JPH0542700B2 - - Google Patents
Info
- Publication number
- JPH0542700B2 JPH0542700B2 JP17845184A JP17845184A JPH0542700B2 JP H0542700 B2 JPH0542700 B2 JP H0542700B2 JP 17845184 A JP17845184 A JP 17845184A JP 17845184 A JP17845184 A JP 17845184A JP H0542700 B2 JPH0542700 B2 JP H0542700B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- input
- shift register
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- UDCWMKJVKMPGDB-MYQRWESPSA-N alpha-L-Fucp-(1->3)-{alpha-D-Manp-(1->3)-[alpha-D-Manp-(1->6)]-[beta-D-Xylp-(1->2)]-beta-D-Manp-(1->4)-beta-D-GlcpNAc-(1->4)}-D-GlcpNAc Chemical compound O[C@H]1[C@H](O)[C@H](O)[C@H](C)O[C@H]1O[C@H]1[C@H](O[C@H]2[C@@H]([C@@H](O)[C@H](O[C@H]3[C@H]([C@@H](O[C@@H]4[C@H]([C@@H](O)[C@H](O)[C@@H](CO)O4)O)[C@H](O)[C@@H](CO[C@@H]4[C@H]([C@@H](O)[C@H](O)[C@@H](CO)O4)O)O3)O[C@H]3[C@@H]([C@@H](O)[C@H](O)CO3)O)[C@@H](CO)O2)NC(C)=O)[C@@H](CO)OC(O)[C@@H]1NC(C)=O UDCWMKJVKMPGDB-MYQRWESPSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ処理システムにおける入出
力チヤネル装置のデータ転送制御方式に係り、特
に、データバツフアを有する入出力チヤネル装置
が用いられる場合の改良されたデータ転送制御方
式に関するものである。
力チヤネル装置のデータ転送制御方式に係り、特
に、データバツフアを有する入出力チヤネル装置
が用いられる場合の改良されたデータ転送制御方
式に関するものである。
入出力チヤネル装置は、データ処理システムに
おいて、入出力装置と主記憶装置との間でのデー
タ転送を行なうためのものであり、高速のデータ
転送を行なうための入出力チヤネル装置には、デ
ータバツフアが設けられているのが一般的であ
る。従来の入出力チヤネル装置においては、主記
憶装置との間のデータ転送制御におけるデータス
トア動作の際に必要となる書込みマーク情報を生
成するために、データバツフアの１バイトにつき
１ビツトのマークビツトを持つ構成とし、入出力
装置から有効なデータが転送されてくる毎にデー
タバツフアへデータをストアするとともに対応す
るマークビツトを“１”にしておき、その後、デ
ータバツフアから主記憶装置へのデータ転送を行
なう際に、このマークビツトを主記憶装置とのデ
ータ転送バイト幅に応じたデータストア用書込み
マーク情報として主記憶装置へ送出するようにさ
れていた。
おいて、入出力装置と主記憶装置との間でのデー
タ転送を行なうためのものであり、高速のデータ
転送を行なうための入出力チヤネル装置には、デ
ータバツフアが設けられているのが一般的であ
る。従来の入出力チヤネル装置においては、主記
憶装置との間のデータ転送制御におけるデータス
トア動作の際に必要となる書込みマーク情報を生
成するために、データバツフアの１バイトにつき
１ビツトのマークビツトを持つ構成とし、入出力
装置から有効なデータが転送されてくる毎にデー
タバツフアへデータをストアするとともに対応す
るマークビツトを“１”にしておき、その後、デ
ータバツフアから主記憶装置へのデータ転送を行
なう際に、このマークビツトを主記憶装置とのデ
ータ転送バイト幅に応じたデータストア用書込み
マーク情報として主記憶装置へ送出するようにさ
れていた。
このように、従来のデータ転送制御方式では、
データバツフアの１バイトにつき１ビツトのマー
クビツトを必要とするため、データバツフアの量
すなわちバイト数が多くなると、このマークビツ
トのためのハードウエア量も多くなるという欠点
があつた。
データバツフアの１バイトにつき１ビツトのマー
クビツトを必要とするため、データバツフアの量
すなわちバイト数が多くなると、このマークビツ
トのためのハードウエア量も多くなるという欠点
があつた。
この発明は、上記のような従来のデータ転送方
式の欠点を除去するためになされたもので、入出
力チヤネル装置のデータ転送における主記憶装置
へのデータストア動作では、データ転送の最初と
最後だけが部分書込みの対象部分であり、それ以
外は全書込みであることに着目して、１個のシフ
トレジスタを基本とする少量のハードウエアによ
つて書込みマーク情報を生成させることができる
ようにした、入出力チヤネル装置のデータ転送制
御方式を提供することを目的とするものである。
式の欠点を除去するためになされたもので、入出
力チヤネル装置のデータ転送における主記憶装置
へのデータストア動作では、データ転送の最初と
最後だけが部分書込みの対象部分であり、それ以
外は全書込みであることに着目して、１個のシフ
トレジスタを基本とする少量のハードウエアによ
つて書込みマーク情報を生成させることができる
ようにした、入出力チヤネル装置のデータ転送制
御方式を提供することを目的とするものである。
以下、この発明の一実施例を図面に従つて説明
する。第１図において、１は主記憶装置MMU、
２は入出力チヤネル装置CH、３は入出力Ｉ／
Ｏ、４はCH２のためのデータバツフアBUFFER
で、例えば32バイトの容量のものである。５は書
込みマーク情報生成部MARK、、６はMMU１へ
のデータ転送時にPUFFER４の読出しアドレス
を生成するために用いられるアドレスカウンタ
RAR、７はＩ／Ｏ３からのデータ転送時に
BUFFER４の書込みアドレスを生成するために
用いれるアドレスカウンタWAR、８はMMU１
とのデータ転送動作を制御するメモリ転送制御部
MMXF、９はＩ／Ｏ３とのデータ転送動作を制
御するIO転送制御部IOXF、１０は８バイト幅の
データバスと８ビツト幅のマークバスを有するメ
モリインタフエース、１１は１バイト幅のデータ
バスを有するＩ／Ｏインタフエース、１２はCH
２からMMU１へ送出される８バイト幅のストア
データ信号、１３はCH２からMMU１へ送出さ
れる８ビツト幅のマーク信号、１４はアドレスカ
ウンタRAR６から出力され、BUFFER４から８
バイト幅の読出しをするための読出しアドレス信
号、１５はアドレスカウンタWAR７から出力さ
れ、BUFFER４へ１バイト幅の書込みをするた
めの書込みアドレス信号、１６はIO転送制御部
IOXF９から出力されるBUFFER４の書込み許
可信号、１７はメモリ転送制御部MMXF８から
出力されるメモリサイクル動作信号MMXFER、
１８はアドレスカウンタRAR６を初期化および
カウントアツプするためのタイミング信号、１９
はIO転送制御部IOXF９から出力されるＩ／Ｏ３
とのIOデータ転送完了信号（IOEND）、２０は
書込みマーク情報生成部MARK５におけるマー
クビツト生成およびアドレスカウンタWAR７を
カウントアツプするためのIO転送動作信号
IOXFER、２１はアドレスカウンタWAR７から
出力される８バイト単位の境界、すなわち、メモ
リのダブルワード境界を示す境界検知信号
DWBOUNDARY、２２はMMU１へ転送すべき
８バイト単位の境界に達したデータがBUFFER
４内に１組でも存在していることを示すメモリデ
ータレデイ信号MDREADYである。
する。第１図において、１は主記憶装置MMU、
２は入出力チヤネル装置CH、３は入出力Ｉ／
Ｏ、４はCH２のためのデータバツフアBUFFER
で、例えば32バイトの容量のものである。５は書
込みマーク情報生成部MARK、、６はMMU１へ
のデータ転送時にPUFFER４の読出しアドレス
を生成するために用いられるアドレスカウンタ
RAR、７はＩ／Ｏ３からのデータ転送時に
BUFFER４の書込みアドレスを生成するために
用いれるアドレスカウンタWAR、８はMMU１
とのデータ転送動作を制御するメモリ転送制御部
MMXF、９はＩ／Ｏ３とのデータ転送動作を制
御するIO転送制御部IOXF、１０は８バイト幅の
データバスと８ビツト幅のマークバスを有するメ
モリインタフエース、１１は１バイト幅のデータ
バスを有するＩ／Ｏインタフエース、１２はCH
２からMMU１へ送出される８バイト幅のストア
データ信号、１３はCH２からMMU１へ送出さ
れる８ビツト幅のマーク信号、１４はアドレスカ
ウンタRAR６から出力され、BUFFER４から８
バイト幅の読出しをするための読出しアドレス信
号、１５はアドレスカウンタWAR７から出力さ
れ、BUFFER４へ１バイト幅の書込みをするた
めの書込みアドレス信号、１６はIO転送制御部
IOXF９から出力されるBUFFER４の書込み許
可信号、１７はメモリ転送制御部MMXF８から
出力されるメモリサイクル動作信号MMXFER、
１８はアドレスカウンタRAR６を初期化および
カウントアツプするためのタイミング信号、１９
はIO転送制御部IOXF９から出力されるＩ／Ｏ３
とのIOデータ転送完了信号（IOEND）、２０は
書込みマーク情報生成部MARK５におけるマー
クビツト生成およびアドレスカウンタWAR７を
カウントアツプするためのIO転送動作信号
IOXFER、２１はアドレスカウンタWAR７から
出力される８バイト単位の境界、すなわち、メモ
リのダブルワード境界を示す境界検知信号
DWBOUNDARY、２２はMMU１へ転送すべき
８バイト単位の境界に達したデータがBUFFER
４内に１組でも存在していることを示すメモリデ
ータレデイ信号MDREADYである。
第２図は、第１図におけるCH２内の書込みマ
ーク情報生成部MARK５の概略構成を示すブロ
ツク図で、第１図と同一部分には同一符号を用い
て表示してあり、その部分の説明は省略する。こ
の第２図において、３１は並列入出力機能と左右
ビツトシフト機能とをもち、マークビツトの生成
と保持を行うシフトレジスタ、３２はチヤネル指
令語CCWの取出しと保持を行うCCW制御部、３
３はBUFFER４内のデータ格納状態を制御する
バツフアステート制御部、３４，３５はインバー
タ回路、３６はシフトレジスタ３１の並列入力許
可端子PRENBへの信号を生成するオア回路、３
７はシフトレジスタ３１のシフト許可端子SENB
への信号を生成するアンド回路、３８はシフトレ
ジスタ３１の右シフト入力端子SIRと左シフト入
力端子SILへ送るICデータ転送完了信号IOEND
１９の反転信号NOT IOEND、３９はCCW制御
部３２からの初期セツト信号、４０はオア回路３
６からのシフトレジスタ用並列入力許可信号、４
１はシフトレジスタ３１のシフトモード制御端子
SMへ送るシフトモード信号FORKARDで、
CCWのコマンドがリードフオワードの場合に
“１”となりリードバツクワードの場合に“０”
となるものである。４２はメモリデータレデイ信
号MDREADY２２の反転信号
NOTMDREADY、４３はアンド回路３７から
のシフトレジスタ用シフト許可信号である。ここ
で、シフトレジスタ３１の動作機能について説明
すると、並列入力許可端子PRENBが“１”にな
つた時メモリサイクル動作信号MMXFER１７を
入力とする並列入力動作が行われ、シフトモード
制御端子SMが“１”の時にシフト許可端子
SENBが“１”になると左イシフト入力端子SIL
からNOTIOEND信号３８を入力とする左１ビツ
トシフト動作を行い、他方、シフトモード制御端
子SMが“０”の時にシフト許可端子SENBが
“１”になると右シフト入力端子SIRから
NOTIOEND信号３８を入力とする右１ビツトシ
フト動作を行い、シフト動作時のシフト出力ビツ
トは失なわれるものとする。また、本実施例で
は、MMU１へのデータ転送は１回のメモリサイ
クルで８バイトを単位として行なうものとし、シ
フトレジスタ３１のビツト長は８ビツトで構成さ
れているものとする。
ーク情報生成部MARK５の概略構成を示すブロ
ツク図で、第１図と同一部分には同一符号を用い
て表示してあり、その部分の説明は省略する。こ
の第２図において、３１は並列入出力機能と左右
ビツトシフト機能とをもち、マークビツトの生成
と保持を行うシフトレジスタ、３２はチヤネル指
令語CCWの取出しと保持を行うCCW制御部、３
３はBUFFER４内のデータ格納状態を制御する
バツフアステート制御部、３４，３５はインバー
タ回路、３６はシフトレジスタ３１の並列入力許
可端子PRENBへの信号を生成するオア回路、３
７はシフトレジスタ３１のシフト許可端子SENB
への信号を生成するアンド回路、３８はシフトレ
ジスタ３１の右シフト入力端子SIRと左シフト入
力端子SILへ送るICデータ転送完了信号IOEND
１９の反転信号NOT IOEND、３９はCCW制御
部３２からの初期セツト信号、４０はオア回路３
６からのシフトレジスタ用並列入力許可信号、４
１はシフトレジスタ３１のシフトモード制御端子
SMへ送るシフトモード信号FORKARDで、
CCWのコマンドがリードフオワードの場合に
“１”となりリードバツクワードの場合に“０”
となるものである。４２はメモリデータレデイ信
号MDREADY２２の反転信号
NOTMDREADY、４３はアンド回路３７から
のシフトレジスタ用シフト許可信号である。ここ
で、シフトレジスタ３１の動作機能について説明
すると、並列入力許可端子PRENBが“１”にな
つた時メモリサイクル動作信号MMXFER１７を
入力とする並列入力動作が行われ、シフトモード
制御端子SMが“１”の時にシフト許可端子
SENBが“１”になると左イシフト入力端子SIL
からNOTIOEND信号３８を入力とする左１ビツ
トシフト動作を行い、他方、シフトモード制御端
子SMが“０”の時にシフト許可端子SENBが
“１”になると右シフト入力端子SIRから
NOTIOEND信号３８を入力とする右１ビツトシ
フト動作を行い、シフト動作時のシフト出力ビツ
トは失なわれるものとする。また、本実施例で
は、MMU１へのデータ転送は１回のメモリサイ
クルで８バイトを単位として行なうものとし、シ
フトレジスタ３１のビツト長は８ビツトで構成さ
れているものとする。
第３図はこの発明によるリードフオーワードコ
マンドの動作例を示すもので、転送データアドレ
スで指定される最初のバイト位置がバイト５であ
つて、転送データカウントが15バイトの場合の動
作例が示されている。第４図はリードバツクワー
ドコマンドの動作例を示すもので、転送データア
ドレスで指定される最初のバイト位置がバイト３
であつて、転送データカウントが15バイトの場合
の動作例が示されている。これらの第３図および
第４図において、５１ａ，５１ｂはBUFFER４
における転送データの格納状態、５２ａ，５２ｂ
はCCWの取出しが完了しデータ転送開始前のシ
フトレジスタ３１におけるマークビツト保持状
態、５３ａ，５３ｂは１回目のメモリデータ転送
時のシフトレジスタ３１におけるマークビツト保
持状態、５４ａ，５４ｂ，５６ａ，５６ｂはメモ
リデータ転送のメモリサイクル完了後のシフトレ
ジスタ３１におけるマークビツト保持状態、５５
ａ，５５ｂは２回目のメモリデータ転送時のシフ
トレジスタ３１におけるマークビツト保持状態、
５７ａ，５７ｂは３回目のメモリデータ転送時の
シフトレジスタ３１におけるマークビツト保持状
態である。
マンドの動作例を示すもので、転送データアドレ
スで指定される最初のバイト位置がバイト５であ
つて、転送データカウントが15バイトの場合の動
作例が示されている。第４図はリードバツクワー
ドコマンドの動作例を示すもので、転送データア
ドレスで指定される最初のバイト位置がバイト３
であつて、転送データカウントが15バイトの場合
の動作例が示されている。これらの第３図および
第４図において、５１ａ，５１ｂはBUFFER４
における転送データの格納状態、５２ａ，５２ｂ
はCCWの取出しが完了しデータ転送開始前のシ
フトレジスタ３１におけるマークビツト保持状
態、５３ａ，５３ｂは１回目のメモリデータ転送
時のシフトレジスタ３１におけるマークビツト保
持状態、５４ａ，５４ｂ，５６ａ，５６ｂはメモ
リデータ転送のメモリサイクル完了後のシフトレ
ジスタ３１におけるマークビツト保持状態、５５
ａ，５５ｂは２回目のメモリデータ転送時のシフ
トレジスタ３１におけるマークビツト保持状態、
５７ａ，５７ｂは３回目のメモリデータ転送時の
シフトレジスタ３１におけるマークビツト保持状
態である。
次に、前述した図面に示されるこの発明の一実
施例の動作について説明する。
施例の動作について説明する。
リードフオワードコマンドの場合は、CCWの
取出し完了時にCCW制御部３２からの初期セツ
ト信号３９がオア回路３６に入力され並列入力許
可信号４０が“１”となりシフトレジスタ３１は
並列入力動作を行うが、この時点ではまたメモリ
データ転送が開始されておらずメモリサイクル動
作信号MMXFER１７が“０”であることから、
シフトレジスタ３１は全て“０”のマークビツト
保持状態５２ａとなる。また、アドレスカウンタ
WAR７の下位３ビツトにはCCWの取出し動作に
おいてCCW内データアドレスの下位３ビツトが
セツトされるものとする。このCCW内データア
ドレスは、転送データアドレスの先頭バイトアド
レスを示すものである。Ｉ／Ｏ３とのデータ転送
動作が開始されるとＩ／Ｏ転送制御部IOXF９か
らの書込み許可信号１６により書込みアドレス信
号１５で指定されるBUFFER４内にバイトデー
タを順次ストアしていく。この時、１バイト分を
ストアする毎にIO転送制御部IOX９からIO転送
動作信号IOXFER２０が出力され、アドレスカ
ウンタWAR７がバイトアドレスの単位で＋１ず
つ更新されるものとする。書込みマーク情報生成
部MARK５内のシフトレジスタ３１は、シフト
モード制御端子SMへの入力信号であるシフトモ
ード信号FORWARD４１がCCW制御部３２によ
り“１”にされており、また、最初はバツフアス
テート制御部３３からのメモリデータレデイ信号
MDREADY２２が“０”であることからNOT
MD READY信号４２は“１”となり、IO転送
動作信号IOXFER２０が到来する毎に、つまり、
BUFFER４内に１バイト分のデータがストアさ
れる毎にアンド回路３７からのシフト許可信号４
３が出力され、シフトレジスタ３１は左ビツトシ
フト動作を行う。この時、シフトレジスタ３１の
左シフト入力端子SILへの入力信号源となるIOデ
ータ転送完了信号IOEND１９は、Ｉ／Ｏ３との
データ転送が完了していない状態なので“０”で
あり、そのために、NOTIOEND信号３８が
“１”となる。したがつて、シフトレジスタ３１
は左シフト入力端子SILから“１”のシフト入力
データをとり込み、第３図の５１ａで示される
BUFFER４内のバイト位置５からデータ＃１〜
＃３がストアされた時点ではビツト５〜７が
“１”のマークビツト保持状態５３ａとなる。こ
の場合、転送データアドレスで指定される最初の
バイト位置がバイト５でありBUFFER４内へ３
バイトのデーを昇順にストアした時点でアドレス
カウンタWAR７から境界検知信号
DWBOUNDARY２１が出力され、バツフアス
テート制御部３３では、MMU１へ転送すべき８
バイト単位の境界に達したデータがそろつたもの
として、メモリデータレデイ信号MDREADY２
２を“１”にする。これにより、
NOTMDREADY信号４２は“０”となつて、
アンド回路３７が禁止状態に移行し、その後、
IO転送動作信号IOXFER２０が到来しても、シ
フト許可信号４３が出力されることはなく、シフ
トレジスタ３１の内容は保持される。MMU１と
のデータ転送動作が開始されメモリインタフエー
ス１０を通してストアデータ信号１２とマーク信
号１３を送り終えると、メモリ転送制御部
MMXF８からメモリサイクル動作信号
MMXFER１７が出力され、オア回路３６の出力
である並列入力許可信号４０が“１”となる。こ
れによりシフトレジスタ３１は並列入力動作を行
うが、この時の並列入力信号はメモリサイクル動
作信号MMXFER１７であり、当然“１”である
ことから、シフトレジスタ３１は全て“１”のマ
ークビツト保持状態５４ａ，５６ａとなる。この
時、バツフアステート制御部３３はメモリサイク
ル動作信号MMXFER１７によりデータ格納状態
を制御し、また、アドレスカウンタRAR６はメ
モリ転送制御部MMXF８からのタイミング信号
１８によりダブルワードアドレスの単位で＋１ず
つ更新されるものとする。データ転送の部分書込
みの対象でない途中のデータ転送は全書込みであ
り、前述したメモリサイクル動作信号MMXFER
１７による全て“１”のマーク情報あるいは、先
のメモリデータ転送後次に送るべき８バイト単位
のデータがまだそろつていない時はその後シフト
入力した“１”のマーク情報を用いるのでシフト
レジスタ３１は全て“１”のマークビツト保持状
態５５ａであればよい。最後にＩ／Ｏ３から受け
取つたデータ＃15をBUFFER４内のバイト位置
３へストアした時点でIO転送制御部IOXF９から
IOデータ転送完了信号IOEND１９が出力される
のでNOTIOEND信号３８“０”となり、シフト
レジスタ３１は左シフト入力端子SILから“０”
のシフト入力データをとり込める状態になる。バ
ツフアステート制御部３３でBUFFER４内に
MMU１へ転送すべき８バイト単位の境界に達し
たデータが無くなるとメモリデータレデイ信号
MDREADY２２を“０”にするので、IO転送制
御部IOXF９はこのメモリデータレデイ信号
MDREADY２２が“０”であるという条件、さ
らにはIOデータ転送が完了しているという条件
の両方が充たされているということで、アドレス
カウンタWAR７から境界検知信号DW
BOUNDARY２１が出力されてバツフアステー
ト制御部３３においてメモリデータレデイ信号
MDREADY２２が再度“１”にセツトされるま
で、部分書込みの端数処理のために擬似のIOデ
ータ転送動作を開始してIO転送動作信号
IOXFER２０を出力する。アンド回路３７では、
この間NOT MD READY４２が“１”なので
許可状態にありIO転送動作信号IOXFER２０が
到来する毎にシフト許可信号４３を出力し、これ
によりシフトレジスタ３１は左シフト入力端子
SILから“０”のシフト入力データをとり込み、
８バイト単位の境界に達した時点ではビツト４〜
７が“０”のマークビツト保持状態５７ａとな
る。ここでメモリデータレデイ信号MD
READY２２が“１”にセツトされるのでシフト
レジスタ３１の内容は保持されて、メモリデータ
転送動作時にマーク信号としてMMU１へ送られ
る。
取出し完了時にCCW制御部３２からの初期セツ
ト信号３９がオア回路３６に入力され並列入力許
可信号４０が“１”となりシフトレジスタ３１は
並列入力動作を行うが、この時点ではまたメモリ
データ転送が開始されておらずメモリサイクル動
作信号MMXFER１７が“０”であることから、
シフトレジスタ３１は全て“０”のマークビツト
保持状態５２ａとなる。また、アドレスカウンタ
WAR７の下位３ビツトにはCCWの取出し動作に
おいてCCW内データアドレスの下位３ビツトが
セツトされるものとする。このCCW内データア
ドレスは、転送データアドレスの先頭バイトアド
レスを示すものである。Ｉ／Ｏ３とのデータ転送
動作が開始されるとＩ／Ｏ転送制御部IOXF９か
らの書込み許可信号１６により書込みアドレス信
号１５で指定されるBUFFER４内にバイトデー
タを順次ストアしていく。この時、１バイト分を
ストアする毎にIO転送制御部IOX９からIO転送
動作信号IOXFER２０が出力され、アドレスカ
ウンタWAR７がバイトアドレスの単位で＋１ず
つ更新されるものとする。書込みマーク情報生成
部MARK５内のシフトレジスタ３１は、シフト
モード制御端子SMへの入力信号であるシフトモ
ード信号FORWARD４１がCCW制御部３２によ
り“１”にされており、また、最初はバツフアス
テート制御部３３からのメモリデータレデイ信号
MDREADY２２が“０”であることからNOT
MD READY信号４２は“１”となり、IO転送
動作信号IOXFER２０が到来する毎に、つまり、
BUFFER４内に１バイト分のデータがストアさ
れる毎にアンド回路３７からのシフト許可信号４
３が出力され、シフトレジスタ３１は左ビツトシ
フト動作を行う。この時、シフトレジスタ３１の
左シフト入力端子SILへの入力信号源となるIOデ
ータ転送完了信号IOEND１９は、Ｉ／Ｏ３との
データ転送が完了していない状態なので“０”で
あり、そのために、NOTIOEND信号３８が
“１”となる。したがつて、シフトレジスタ３１
は左シフト入力端子SILから“１”のシフト入力
データをとり込み、第３図の５１ａで示される
BUFFER４内のバイト位置５からデータ＃１〜
＃３がストアされた時点ではビツト５〜７が
“１”のマークビツト保持状態５３ａとなる。こ
の場合、転送データアドレスで指定される最初の
バイト位置がバイト５でありBUFFER４内へ３
バイトのデーを昇順にストアした時点でアドレス
カウンタWAR７から境界検知信号
DWBOUNDARY２１が出力され、バツフアス
テート制御部３３では、MMU１へ転送すべき８
バイト単位の境界に達したデータがそろつたもの
として、メモリデータレデイ信号MDREADY２
２を“１”にする。これにより、
NOTMDREADY信号４２は“０”となつて、
アンド回路３７が禁止状態に移行し、その後、
IO転送動作信号IOXFER２０が到来しても、シ
フト許可信号４３が出力されることはなく、シフ
トレジスタ３１の内容は保持される。MMU１と
のデータ転送動作が開始されメモリインタフエー
ス１０を通してストアデータ信号１２とマーク信
号１３を送り終えると、メモリ転送制御部
MMXF８からメモリサイクル動作信号
MMXFER１７が出力され、オア回路３６の出力
である並列入力許可信号４０が“１”となる。こ
れによりシフトレジスタ３１は並列入力動作を行
うが、この時の並列入力信号はメモリサイクル動
作信号MMXFER１７であり、当然“１”である
ことから、シフトレジスタ３１は全て“１”のマ
ークビツト保持状態５４ａ，５６ａとなる。この
時、バツフアステート制御部３３はメモリサイク
ル動作信号MMXFER１７によりデータ格納状態
を制御し、また、アドレスカウンタRAR６はメ
モリ転送制御部MMXF８からのタイミング信号
１８によりダブルワードアドレスの単位で＋１ず
つ更新されるものとする。データ転送の部分書込
みの対象でない途中のデータ転送は全書込みであ
り、前述したメモリサイクル動作信号MMXFER
１７による全て“１”のマーク情報あるいは、先
のメモリデータ転送後次に送るべき８バイト単位
のデータがまだそろつていない時はその後シフト
入力した“１”のマーク情報を用いるのでシフト
レジスタ３１は全て“１”のマークビツト保持状
態５５ａであればよい。最後にＩ／Ｏ３から受け
取つたデータ＃15をBUFFER４内のバイト位置
３へストアした時点でIO転送制御部IOXF９から
IOデータ転送完了信号IOEND１９が出力される
のでNOTIOEND信号３８“０”となり、シフト
レジスタ３１は左シフト入力端子SILから“０”
のシフト入力データをとり込める状態になる。バ
ツフアステート制御部３３でBUFFER４内に
MMU１へ転送すべき８バイト単位の境界に達し
たデータが無くなるとメモリデータレデイ信号
MDREADY２２を“０”にするので、IO転送制
御部IOXF９はこのメモリデータレデイ信号
MDREADY２２が“０”であるという条件、さ
らにはIOデータ転送が完了しているという条件
の両方が充たされているということで、アドレス
カウンタWAR７から境界検知信号DW
BOUNDARY２１が出力されてバツフアステー
ト制御部３３においてメモリデータレデイ信号
MDREADY２２が再度“１”にセツトされるま
で、部分書込みの端数処理のために擬似のIOデ
ータ転送動作を開始してIO転送動作信号
IOXFER２０を出力する。アンド回路３７では、
この間NOT MD READY４２が“１”なので
許可状態にありIO転送動作信号IOXFER２０が
到来する毎にシフト許可信号４３を出力し、これ
によりシフトレジスタ３１は左シフト入力端子
SILから“０”のシフト入力データをとり込み、
８バイト単位の境界に達した時点ではビツト４〜
７が“０”のマークビツト保持状態５７ａとな
る。ここでメモリデータレデイ信号MD
READY２２が“１”にセツトされるのでシフト
レジスタ３１の内容は保持されて、メモリデータ
転送動作時にマーク信号としてMMU１へ送られ
る。
次にリードバツクワードコマンドの場合につい
て説明するが、前述したリードフオワードコマン
ドの場合と同様な動作をする部分については重複
した説明を省略する。
て説明するが、前述したリードフオワードコマン
ドの場合と同様な動作をする部分については重複
した説明を省略する。
シフトレジスタ３１が全て“０”のマークビツ
ト保持状態５２ｂにおいて、Ｉ／Ｏ３とのデータ
転送動作が開始されるとBUFFER４内にバイト
データを順次ストアしていくが、この時、１バイ
ト分がストアされる毎にIO転送制御部IOXF９か
らIO転送動作信号IO XFER２０が出力され、ア
ドレスカウンタWAR７がバイトアドレスの単位
で−１ずつ更新されるものとする。書込みマーク
情報生成部MARX５内のシフトレジスタ３１は、
シフトモード信号FORWARD４１がCCW制御部
３２により“０”になつており、またNOT IO
END信号３８が“１”の状態にあるので、IO転
送動作信号IOXFER２０が到来する毎に右シフ
ト入力端子SIRから“１”のシフト入力データを
とり込み、第４図の５１ｂで示されるBUFFER
４内のバイト位置３からデータ＃１〜＃４がスト
アされた時点ではビツト３〜０が“１”のマーク
ビツト保持状態５３ｂとなる。この場合、最初の
バイト位置がバイト３でありBUFFER４内へ４
バイトのデータを逆順にストアした時点でアドレ
スカウンタWAR７から境界検知信号DW
BOUNDARY２１が出力され、バツフアステー
ト制御部３３でメモリデータレデイ信号MD図
READY２２を“１”にするので、その後シフト
レジスタ３１の内容が保持されてメモリデータ転
送へ移る。メモリデータ転送動作が完了する毎に
シフトレジスタ３１は全て“１”のマークビツト
保持状態５４ｂ，５６ｂとなり、この時、アドレ
スカウンタRAR６はダブルワードアドレスの単
位で−１ずつ更新されるものとする。最後にＩ／
Ｏ３から受け取つたデータ＃15をBUFFER４内
のバイト位置５へストアした時点でIOデータ転
送完了信号IO END１９が出力されるのでNOT
IO END信号３８が“０”となり、シフトレジス
タ３１は右シフト入力端子SIRから“０”のシフ
ト入力データをとり込める状態になる。バツフア
ステート制御部３３ではBUFFER４内にMMU
１へ転送すべき８バイト単位の境界に達したデー
タが無くなるとメモリデータレデイ信号MD
READY２２を“０”にするので、IO転送制御部
IOXF９はメモリデータレデイ信号MD READY
２２が再度“１”にセツトされるまで、部分書込
み端数処理のために擬似のIOデータ転送動作を
開始してIO転送動作信号IOXFER２０を出力す
る。これによりシフトレジスタ３１は右シフト入
力端子SIRから“０”のシフト入力データをとり
込み、８バイト単位の境界に達した時点ではビツ
ト４〜０が“０”のマークビツト保持状態５７ｂ
となる。
ト保持状態５２ｂにおいて、Ｉ／Ｏ３とのデータ
転送動作が開始されるとBUFFER４内にバイト
データを順次ストアしていくが、この時、１バイ
ト分がストアされる毎にIO転送制御部IOXF９か
らIO転送動作信号IO XFER２０が出力され、ア
ドレスカウンタWAR７がバイトアドレスの単位
で−１ずつ更新されるものとする。書込みマーク
情報生成部MARX５内のシフトレジスタ３１は、
シフトモード信号FORWARD４１がCCW制御部
３２により“０”になつており、またNOT IO
END信号３８が“１”の状態にあるので、IO転
送動作信号IOXFER２０が到来する毎に右シフ
ト入力端子SIRから“１”のシフト入力データを
とり込み、第４図の５１ｂで示されるBUFFER
４内のバイト位置３からデータ＃１〜＃４がスト
アされた時点ではビツト３〜０が“１”のマーク
ビツト保持状態５３ｂとなる。この場合、最初の
バイト位置がバイト３でありBUFFER４内へ４
バイトのデータを逆順にストアした時点でアドレ
スカウンタWAR７から境界検知信号DW
BOUNDARY２１が出力され、バツフアステー
ト制御部３３でメモリデータレデイ信号MD図
READY２２を“１”にするので、その後シフト
レジスタ３１の内容が保持されてメモリデータ転
送へ移る。メモリデータ転送動作が完了する毎に
シフトレジスタ３１は全て“１”のマークビツト
保持状態５４ｂ，５６ｂとなり、この時、アドレ
スカウンタRAR６はダブルワードアドレスの単
位で−１ずつ更新されるものとする。最後にＩ／
Ｏ３から受け取つたデータ＃15をBUFFER４内
のバイト位置５へストアした時点でIOデータ転
送完了信号IO END１９が出力されるのでNOT
IO END信号３８が“０”となり、シフトレジス
タ３１は右シフト入力端子SIRから“０”のシフ
ト入力データをとり込める状態になる。バツフア
ステート制御部３３ではBUFFER４内にMMU
１へ転送すべき８バイト単位の境界に達したデー
タが無くなるとメモリデータレデイ信号MD
READY２２を“０”にするので、IO転送制御部
IOXF９はメモリデータレデイ信号MD READY
２２が再度“１”にセツトされるまで、部分書込
み端数処理のために擬似のIOデータ転送動作を
開始してIO転送動作信号IOXFER２０を出力す
る。これによりシフトレジスタ３１は右シフト入
力端子SIRから“０”のシフト入力データをとり
込み、８バイト単位の境界に達した時点ではビツ
ト４〜０が“０”のマークビツト保持状態５７ｂ
となる。
なお、上記実施例ではデータバツフア
BUFFER４の容量を32バイトとし、Ｉ／Ｏイン
タフエース１１のデータ幅を１バイトとし、か
つ、メモリインタフエース１０のデータ幅を８バ
イトとして書込みマーク情報生成用のシフトレジ
スタ３１が８ビツト長であるとしたが、これらの
事項は設計によつて決定されるべきものであり、
この発明は上記実施例として示した具体的数値に
限定されるものではない。
BUFFER４の容量を32バイトとし、Ｉ／Ｏイン
タフエース１１のデータ幅を１バイトとし、か
つ、メモリインタフエース１０のデータ幅を８バ
イトとして書込みマーク情報生成用のシフトレジ
スタ３１が８ビツト長であるとしたが、これらの
事項は設計によつて決定されるべきものであり、
この発明は上記実施例として示した具体的数値に
限定されるものではない。
以上のように、この発明によれば、データバツ
フアの量に依存しないで、１個のシフトレジスタ
を基本とする少ないハードウエア量の書込みマー
ク情報生成手段を用いたデータ転送制御方式を構
成することができる。よつて、データバツフアの
量が多くなつても、書込みマーク情報を生成させ
るために必要なハードウエア量は少なくてすみ、
装置の価格上昇を大いに抑えられる効果がある。
フアの量に依存しないで、１個のシフトレジスタ
を基本とする少ないハードウエア量の書込みマー
ク情報生成手段を用いたデータ転送制御方式を構
成することができる。よつて、データバツフアの
量が多くなつても、書込みマーク情報を生成させ
るために必要なハードウエア量は少なくてすみ、
装置の価格上昇を大いに抑えられる効果がある。
第１図はこの発明の一実施例による入出力チヤ
ネル装置とその関連装置を含むブロツク図、第２
図は第１図の入出力チヤネル装置における書込み
マーク情報生成部５の内部構成を示すブロツク
図、第３図および第４図は第１図におけるデータ
バツフア４と第２図におけるシフトレジスタ３１
の動作態様の説明図である。 １……主記憶装置（MMU）、２……入出力チ
ヤネル装置（CH）、３……入出力装置（Ｉ／
Ｏ）、４……データバツフア（BUFFER）、５…
…書込みマーク情報生成部（MARK）、３１……
シフトレジスタ。なお、図中、同一符号は同一、
又は相当部分を示す。
ネル装置とその関連装置を含むブロツク図、第２
図は第１図の入出力チヤネル装置における書込み
マーク情報生成部５の内部構成を示すブロツク
図、第３図および第４図は第１図におけるデータ
バツフア４と第２図におけるシフトレジスタ３１
の動作態様の説明図である。 １……主記憶装置（MMU）、２……入出力チ
ヤネル装置（CH）、３……入出力装置（Ｉ／
Ｏ）、４……データバツフア（BUFFER）、５…
…書込みマーク情報生成部（MARK）、３１……
シフトレジスタ。なお、図中、同一符号は同一、
又は相当部分を示す。
Claims (1)
- １ 入出力装置と主記憶装置との間でのデータ転
送をデータバツフアでバツフアリングしながら行
なう入出力チヤネル装置のデータ転送制御方式に
おいて、入出力装置からのデータを主記憶装置へ
転送する際に必要となる書込みマーク情報を生成
するため、並列入出力機能と左右ビツトシフト機
能を有するシフトレジスタを基本とする書込みマ
ーク情報生成部を備え、所定のチヤネル指令語に
基づく転送データの先頭バイトアドレスの指定か
ら最初の主記憶装置へのデータストア動作までの
段階では、入出力装置から転送されるデータバイ
ト毎に１ビツトの対応マーク情報を上記シフトレ
ジスタに対してシフト入力して生成し、主記憶装
置への全書込み対象部分である中間のデータ転送
の段階では、直前の主記憶装置へのデータストア
動作後に全書込み用マーク情報を上記シフトレジ
スタに並列入力して生成し、入出力装置から主記
憶装置への最終のデータ転送が部分書込みである
ときには、上記シフトレジスタ内のマーク情報を
転送データの最終バイトアドレスに対応した所定
の位置までシフトしてからデータストア動作を行
うことを特徴とする入出力チヤネル装置のデータ
転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845184A JPS6158070A (ja) | 1984-08-29 | 1984-08-29 | 入出力チヤネル装置のデ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845184A JPS6158070A (ja) | 1984-08-29 | 1984-08-29 | 入出力チヤネル装置のデ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158070A JPS6158070A (ja) | 1986-03-25 |
| JPH0542700B2 true JPH0542700B2 (ja) | 1993-06-29 |
Family
ID=16048746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17845184A Granted JPS6158070A (ja) | 1984-08-29 | 1984-08-29 | 入出力チヤネル装置のデ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158070A (ja) |
-
1984
- 1984-08-29 JP JP17845184A patent/JPS6158070A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158070A (ja) | 1986-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5088061A (en) | Routing independent circuit components | |
| US20060195650A1 (en) | Method to detect NAND-flash parameters by hardware automatically | |
| EP0292501B1 (en) | Apparatus and method for providing a cache memory unit with a write operation utilizing two system clock cycles | |
| US6802036B2 (en) | High-speed first-in-first-out buffer | |
| EP1238339A1 (en) | Interface for a memory unit | |
| JPH0542700B2 (ja) | ||
| JP3167228B2 (ja) | Ｖｃｃテーブルのアクセス方法及びバーチャルチャネル変換装置 | |
| JPS60181851A (ja) | 部分書込み制御方式 | |
| JP2873229B2 (ja) | バッファメモリ制御装置 | |
| EP0661648A2 (en) | Digital signal processing circuit | |
| JP3305975B2 (ja) | アドレスカウンタ回路及び半導体メモリ装置 | |
| US11650738B2 (en) | Integrity check of a memory | |
| JP3520570B2 (ja) | メモリアクセス制御装置 | |
| JPS6349809B2 (ja) | ||
| JPH0736166B2 (ja) | データ転送方式 | |
| JPS5919376B2 (ja) | バツフアメモリのコントロ−ル方式 | |
| JPH01255933A (ja) | 掃出し制御方式 | |
| KR0121145B1 (ko) | 씨디롬 디코더의 디엠에이 제어회로 | |
| KR100557933B1 (ko) | 버스 효율 향상을 위한 라이트 버퍼의 구조 | |
| JPS6025090A (ja) | 磁気バブルメモリ装置 | |
| JPS5936359B2 (ja) | デ−タバツフア装置 | |
| JPH05298179A (ja) | メモリ制御システム | |
| JPH0241058B2 (ja) | ||
| JPH0696006A (ja) | Ｄｍａコントローラ | |
| JPS6047626B2 (ja) | デ−タ・バッファ制御方式 |