JPS6349809B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はインターリーブ可能な記憶装置に関す
る。

情報処理装置に用いる記憶装置には、メモリ回
路のほかに記憶装置の信頼性を向上させるための
誤り訂正および書込データ幅の異なる書込みが可
能なように部分書込みの動作を行なわせるための
データ制御回路が含まれている場合が多い。

またメモリ回路のアクセス効率を向上するた
め、これを複数のメモリバンクに分割しインター
リーブ動作を行わせることも広く行なわれてい
る。

この場合、一般に、データ制御回路も複数個設
け、各データ制御回路は自己の分担するメモリバ
ンクに対する前記誤り訂正、部分書込み動作を行
なうが、従来装置においては各データ制御回路ご
とに自己の分担するメモリバンクが予め固定的に
定められている。このためデータ制御回路の使用
効率をフルに発揮できないという欠点を有してい
る。

また従来装置においては、データ制御回路のメ
モリバンク側に対するデータ入出力端子と、この
メモリバンクを使用している中央処理装置側に対
するデータ入出力端子とを別に設けておのおのに
対する入出力データが互いに競合するのを避けて
いる。しかしながらこのためにデータ入出力端子
の数が多くなり、データ制御回路を大規模集積化
しようとすると、データ入出力端子用ピンの増加
のためにその実現を困難にするという欠点を有し
ている。

本発明の目的は従来の上述の欠点を除去したイ
ンターリーブ可能な記憶装置を提供するにある。

本発明の他の目的は、インターリーブを行なう
誤り訂正機能を有する記憶装置において、同一の
アドレスの記憶データ幅のうちの一部に書込みを
行う部分書込み動作（例えば４バイトのデータ幅
のうちの１〜３バイトに対して書込みを行う動
作）を含む、読出し、書込み動作を効率よく行う
記憶装置を提供することにある。

本発明の装置は、複数個のメモリバンクからな
り誤り訂正を行なう記憶装置において、読出しデ
ータ入出力端子および書込みデータ入出力端子を
共用し誤り訂正兼誤り訂正用チエツクビツト発生
を行なう複数個のデータ制御回路と、複数個のメ
モリバンクと、前記複数個のデータ制御回路前記
複数個のメモリバンク並びに前記メモリバンクを
使用する中央処理装置からの読出し書込みデータ
兼用バスに接続された選択回路と、前記複数個の
データ制御回路前記複数個のメモリバンクおよび
前記選択回路を制御する制御部を有し、前記制御
部は前記複数個のデータ制御回路と前記複数個の
メモリバンクとの対応を前記各メモリバンクへの
インターリーブ動作の要求に応答して変化するよ
う制御する。

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。本実施例は２個のデータ制御回路１−１お
よび１−２、４個のメモリバンク２−１，２−
２，２−３、および２−４、選択回路３および制
御部４を含んでいる。

さらにこの各データ制御回路１は第２図に示す
ように読出しレジスタ１１、書込みレジスタ１
２、読出し／書込みレジスタ１３、シンドローム
発生回路１４、デコード回路１５、選択回路１
６、誤り訂正用チエツクビツト発生回路１７、誤
り訂正回路１８、切替回路１９およびドライバ２
０を含んでいる。

このデータ制御回路１は外部（メモリバンクお
よび中央処理装置）との間で読出しデータ、書込
みデータ部分書込みデータの授受を行なうがこれ
らのデータの入出力はすべて共通の入出力端子２
００を介して行なわれる。これによつてこのデー
タ制御回路を大規模集積（LSI）化した場合のピ
ン数の節約をはかりその実現を容易にしている。

さて本実施例の記憶装置のデータ書込みデータ
読出しおよびデータ部分書込みに対する動作は下
記の通りである。

まず、中央処理装置（図示せず。以下CPU）
が、あるメモリバンクにデータを書込む場合に
は、CPUは制御部４に書き込むべきメモリアド
レスとこれがメモリに対する書込み動作であるこ
とを指定し、かつデータバス3000を介して書込み
データを選択回路３に転送する。

制御部４は前述の指定を受けると必要な制御情
報を発生して回路１−１〜１−２、回路３および
メモリバンク２−１〜２−４を制御して以下に述
るような書込み動作を行なわせる。

まず、現在直に使用可能な方のデータ制御回路
１−１（または１−２）を選び、前記データバス
3000がデータ制御回路１−１の前記入出力端子２
００に接続されるように選択回路３を制御する。

一方、データ制御回路１−１（または１−２、
以後回路１）は書込みデータ取込み状態に制御さ
れ、その結果、ドライバ２０はデイセーブルされ
てハイ出力インピーダンスとなり、前述のように
してデータ入出力端子２００に転送される書込み
データは書込みレジスタ１２に取り込み格納され
る。

ついで、選択回路１６は、その入力としてレジ
スタ１２の出力を選択するように制御され、この
選択した書込みデータを誤り訂正用チエツクビツ
ト発生回路１７および誤り訂正回路１８に供給す
る。

この結果回路１７はこの書込みデータに対する
誤り訂正用チエツクビツトを発生し、これも回路
１８に供給されるが、データ書込み動作において
は、回路１８は、これら供給された書込みデータ
およびチエツクビツトに何等変更を加えることな
くそのまま並列に切替回路１９を介し（この時点
では回路１９は回路１８の出力を選ぶように制御
される）レジスタ１３に格納する。

かくして、レジスタ１３に格納された書込みデ
ータおよびこのデータに対応する誤り訂正用チエ
ツクビツトは、次にドライバ２０がイネーブルさ
れ入出力端子２００を介して選択回路３に転送さ
れる。

この時点において、選択回路３は、制御部４か
らの制御信号により、前記制御回路１−１（また
は１−２）からの出力情報を指定されたメモリア
ドレスを含むメモリバンク（これを２−ｋとす
る）に接続するように制御され、かくして前記書
込みデータとそれに対する誤り訂正用チエツクビ
ツトは、メモリ回路の指定されたメモリアドレス
に書込まれる。

次にデータ読出しに対する動作は次のようにな
る。

CPUがあるメモリアドレスからデータを読出
す場合には、CPUは制御部４に読出すべきメモ
リアドレスとこれがメモリからの読出し動作であ
ることを指定する。

制御部４は、その時点において直ちに使用可能
な側のデータ制御回路１−１（または１−２）を
選び、選択回路３を制御して指定されたメモリア
ドレスを含むメモリバンク（これを２−ｋとす
る）からのデータ出力ラインが選択回路３を介し
てこの選ばれたデータ制御回路１−１（または１
−２）のデータ入出力端子２００に接続されるよ
うにする。この結果、指定されたメモリアドレス
からの読出しデータとそれに対する誤り訂正用チ
エツクビツトとはデータ制御回路１−１（または
１−２、以後回路１）のデータ入出力端子２００
に転送される。

一方、回路１は読出しデータ取込み状態に制御
され、その結果、ドライバ２０はデイセーブルさ
れてハイ出力インピーダンスとなり、入出力端子
２００に転送された情報は読出しレジスタ１１に
格納される。

データ読出し動作においては、選択回路１６は
入力としてレジスタ１１の出力を選ぶように選択
されその結果、レジスタ１１に格納された読出し
データ（誤り訂正用チエツクビツトは除く）は回
路１６を介して回路１８に供給される。

一方、レジスタ１１の出力はシンドローム発生
回路１４に導かれ、ここで読出しデータおよび誤
り訂正用チエツクビツトを用いてシンドロームが
発生される。このシンドローム出力はデコード回
路１５においてこのシンドロームによつて定まる
誤り訂正指定信号に変換され、誤り訂正回路１８
に導かれ、ここで回路１８に供給された前記読出
しデータとの間でビツト対応の排他的論理和が取
られ誤り訂正が実行される。読み出された情報に
誤りが全くない場合には、シンドローム発生回路
１４の出力はすべて“０”になり、またこの結果
デコード回路１５の出力もすべて“０”になり、
読出しデータに対する訂正は行なわれない。

さて、こうして誤り訂正が行なわれた読出しデ
ータは切替回路１９を介し（この時点では回路１
９は回路１８の出力を選択するように制御されて
いる）、レジスタ１３に格納される。ついでドラ
イバ２０がイネーブルされレジスタ１３の読出し
データはデータ入出力端子２００に出力される。

一方、この時点において制御部４は前記端子２
００の出力をデータバス3000に接続するように制
御され、かくして誤り訂正を受けた読出しデータ
はCPUに転送される。

最後に、部分書込みの場合の動作は次のように
なる。

CPUは、制御部４に、部分書込みを行うべき
メモリアドレスと部分書込みを行うべきバイト位
置とこれが部分書込み動作であることを指定し、
かつ部分書込みを行うべきデータをデータバス
3000を介して選択回路３に転送する。制御部４は
前述の指定を受けると、まず現在直に使用可能な
方のデータ制御回路１−１（または１−２）を選
び、前記データバス3000が、データ制御回路１−
１の前記入出力端子２００に接続されるように選
択回路３を制御する。

一方データ制御回路１−１（または１−２、以
後回路１）は部分書込みデータ取込み状態に制御
され、その結果ドライバ２０はデイセーブルされ
てハイ出力インピーダンスとなり、前述のように
してデータ入力端子２００に転送された部分書込
みデータは切替回路１９を介して読出し／書込み
レジスタ１３に格納される。

ついで、制御部４からの制御情報により、指定
されたメモリアドレスを含むメモリバンクから部
分書込みが行なわれるべきデータ（被部分書込み
データ）が対応する誤り訂正チエツクビツトとと
もに読み出され、これは選択回路３を介して前記
回路１のデータ入出力端子２００に転送される。

この誤り訂正チエツクビツトを含む被部分書込
みデータは、入出力端子２００から読出しレジス
タ１１に取り込み格納される。

ついで、制御部４からの制御情報により選択回
路１６が制御され、レジスタ１３に格納された部
分書込みデータの中の部分書込みを指定されたバ
イト位置のバイトデータと、レジスタ１１に格納
された被部分書込みデータの中のそれ以外のバイ
ト位置のバイトデータとが選択結合される。かく
して回路１６の出力にはこうして部分置換えされ
たデータが現われ、この部分置換えデータは誤り
訂正チエツクビツト発生回路１７においてこの部
分置換えデータに対する誤り訂正用チエツクビツ
トが発生され、部分置換えデータとともに回路１
８に供給される。

一方、レジスタ１１に格納された前記被部分書
込みデータはシンドローム発生回路１４に供給さ
れ、もし誤りがある場合にはシンドロームを発生
する。このシンドロームはデコード回路１５にお
いて誤り訂正指定信号に変換される（すなわち被
部分書込みデータの誤りを訂正すべきビツト位置
だけが“１”で他のビツト位置は“０”をもつ信
号に変換される）。このデコード回路１５には制
御部４から部分書込みを行うべきバイト位置の情
報が供給されており、このバイト位置情報により
誤り訂正指定信号が部分書込みを行なうべきバイ
ト位置以外のバイト部分に存在するか否かがチエ
ツクされる。もし存在しない場合（つまり誤りが
全くないか、または誤りがあつても部分書込みを
行うべきバイト位置にあるため最終的に部分書込
みデータで置き換えられる場合）には回路１５の
出力はデイセーブルされる。この場合には前述の
回路１８に供給された部分置換えデータとそれに
対する誤り訂正用チエツクビツトとは回路１８に
おいて何等変更を受けることなくそのまま並列に
切替回路１９を介してレジスタ１３に格納され
る。

このデータは、以後、前述の通常のデータ書込
みの場合と同様にして、選択回路３を介し、被部
分書込みデータが読み出されたメモリバンクのも
とのメモリアドレスに格納される。

もし、回路１５において部分書込みを行なうべ
きバイト位置以外のバイトデータ部分に誤り訂正
ビツトが立つている場合には回路１５はイネーブ
ルされ、この誤り訂正ビツトは、対応するビツト
位置の回路１８に供給された前記部分切換えデー
タを訂正し（ビツト対応の排他的論理和がとら
れ）また、シンドローム発生回路１４で発生した
シンドロームがそのまま回路１８に供給され、こ
こで前記部分置換えデータに対する誤り訂正チエ
ツクビツトに対しビツト対応の排他的論理和がと
られ、かくして回路１８の出力には誤りの訂正さ
れた部分置換えデータとそれに対する正しい誤り
訂正チエツクビツトとが並列に得られる。これら
は、切替回路１９を介していつたんレジスタ１３
に格納され、以下前述と同様にして部分書込みを
指定したメモリアドレスに格納され部分書込み動
作が完了する。

以上のように動作するこの実施例の回路におい
ては、制御部４からの制御情報によりデータ制御
回路１−１〜１−２とメモリバンク２−１〜２−
４との結合を必要に応じて自由に変えて運用する
ことができる。

第３図にこのような組合せのいくつかの例をタ
イムチヤートとして示す。

第３図Ａはメモリバンク２−１およびメモリバ
ンク２−２に対する部分書込み要求が相つづくク
ロツクに同期して、１クロツクごとに連続して発
生する場合を示す。この場合には同図に示すよう
に、メモリバンク２−１に対する部分書込み要求
をデータ制御回路１−１で処理し、つづいて起る
メモリバンク２−２に対する部分書込み要求をデ
ータ制御回路１−２で処理する（部分書込み動作
においては、読出しレジスタ１１に格納されたデ
ータを１クロツク周期よりも長い期間保持してい
る必要があるため、１クロツクおくれで相続いて
起る２つの部分書込み要求を同一のデータ制御回
路を用いて処理することはできない）。

これに対して第３図Ｂは相つづくクロツクの最
初にメモリバンク２−１に対する部分書込み要求
が、次にメモリバンク２−２に対する全書込み要
求（通常の書込み要求）が、さらに、メモリバン
ク２−３に対して再び部分書込み要求がある場合
のタイムチヤートを示す。この場合には、最初の
相つづく二つの要求は第３図Ｂに示すように同じ
データ制御回路１−１（または１−２）を用いて
並列に処理することができる。但し、この場合に
はデータ制御回路１−１は最初にCPUからデー
タバス3000を介して送られるメモリバンク２−１
対する部分書込みデータはレジスタ１２に格納
し、つづいてCPUから送られるメモリバンク２
−２に対する全書込みデータはレジスタ１３に格
納するように制御される。

この状態で、指定されたメモリバンク２−１か
ら被部分書込みデータが読み出されレジスタ１１
に格納され前述の部分置換えの動作が行なわれる
前に、レジスタ１３に格納された全書込みデータ
は、選択回路１６、誤り訂正用チエツクビツト発
生回路１７、誤り訂正回路１８を用いて誤り訂正
用チエツクビツトを含む全書込み用データを発生
し、これを再びレジスタ１３に格納することによ
り第３図のＢで示す動作を行わせることができ
る。

こうして部分書込み要求と、それより１クロツ
クおくれて起る他のメモリバンクに対する全書込
み要求とを同一のデータ制御回路を用いて処理す
ることが可能となる。さらにつづいて起る三つ目
の部分書込み要求はこれを別のデータ制御回路１
−２（または１−１）にまわすようにすればよ
い。

第３図Ｃは、相続くクロツクに、それぞれ異な
るメモリバンクに対し、部分書込み、全書込み、
全書込みおよび部分書込みの順序で書込み要求が
起る場合を示す。今までの説明で明らかなよう
に、はじめの二つの要求を同一のデータ制御回路
１−１（または１−２）を用い、あとの二つを別
のデータ制御回路１−２（または１−１）を用い
て第３図Ｃに示すように処理することができる。

以上に述べた実施例においては、２個のデータ
制御回路と４個のメモリバンクの構成例を示した
が、これらの個数は勿論これに限るものではな
い。

また、データ制御回路１−１（または１−２）
のデータ入出力端子２００における読出し動作時
のデータ入出力タイミングと部分書込み動作時の
データ入出力タイミングとの違いは、前述の第１
図および第２図を参照した動作説明から明らかな
ように、部分書込み動作時にはCPUからデータ
バス3000を介して書込みデータが入力され、読出
し動作時にはこのデータが無いことである。従つ
て第３図に示した部分書込み動作のタイムチヤー
トを読出し動作に置替えても、データ入出力端子
２００においてデータの競合は発生せず動作上に
何らの問題もない。

以上のように、本発明を用いるとデータ入出力
端子を共用化した複数のデータ制御回路を用い、
複数のメモリバンクとの間の対応をメモリバンク
へのデータ書込み要求データ部分書込み要求また
はメモリバンクからのデータ読出し要求の状況に
応じて最も効率よく選択できる柔軟性に富むメモ
リインターリーブ可能な記憶装置を提供すること
ができる。また、データ制御回路として入出力デ
ータ用のピン数の少ない、大規模集積化に適し
た、読出し書込み兼用でデータおよびチエツクビ
ツトの入出力ピンを共用できる誤り訂正兼誤り訂
正用チエツクビツト発生を行なうデータ制御回路
を用いてインターリーブ動作を行なう回路構成を
提供することができる。

これにより記憶装置の性能向上を達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は本実施例で用いるデータ制御回路の詳細
を示すブロツク図および第３図Ａ，ＢおよびＣは
本実施例の動作を説明するためのタイムチヤート
である。 図において、１，１−１，１−２……データ制
御回路、２−１〜２−４……メモリバンク、３…
…選択回路、４……制御部、１１……読出しレジ
スタ、１２……書込みレジスタ、１３……読出し
書込みレジスタ、１４……シンドローム発生回
路、１５……デコード回路、１６……選択回路、
１７……誤り訂正用チエツクビツト発生回路、１
８……誤り訂正回路、１９……切替回路、２０…
…ドライバ。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のメモリバンクからなり誤り訂正を行
   なう記憶装置において、 読出しデータ入出力端子および書込みデータ入
   出力端子を共用し誤り訂正兼誤り訂正用チエツク
   ビツト発生を行なう複数個のデータ制御回路と、 複数個のメモリバンクと、 前記複数個のデータ制御回路、前記複数個のメ
   モリバンク並びに前記メモリバンクを使用する中
   央処理装置からの読出し書込みデータ兼用バスに
   接続された選択回路と、 前記複数個のデータ制御回路、前記複数個のメ
   モリバンクおよび前記選択回路を制御する制御部
   を有し、 前記制御部はインターリーブ動作において、前
   記複数個のデータ制御回路と前記複数個のメモリ
   バンクとの対応を前記データ制御回路のデータ入
   出力端子上でデータに衝突が起らないよう前記選
   択回路を制御してとることを特徴とするインター
   リーブ可能な記憶装置。