JP3782840B2 - 外部記憶装置およびそのメモリアクセス制御方法 - Google Patents
外部記憶装置およびそのメモリアクセス制御方法Info
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Description
【０００１】
【発明の属する技術分野】
本発明は、静的記憶装置を用いた、コンピュータの外部記憶装置に係わり、特に、任意バイト幅を持つセクタデータをセクタ単位に連続アクセスするときに、セクタデータのエラー検出およびエラー訂正を高速に処理するための外部記憶装置に関する。
【０００２】
【従来の技術】
従来、メモリ制御における信頼性向上と高速アクセスを同時に実現する技術としては、特公平６−１０５４４３号公報に記載されているように、メモリから出力されるｘバイト幅のデータを奇数部（ｘ／２バイト幅）と偶数部（ｘ／２バイト幅）に分割して、奇数部と偶数部のそれぞれについて、エラー訂正コードを用いてエラー検出およびエラー訂正を行ない、奇数部と偶数部から出力されるｘ／２バイト幅のデータをインタリーブ制御によって、ｘ／２バイト幅のシステムバスに連続して出力する方式がある。
【０００３】
ところで、ｍバイト（例えば５１２バイト）幅を持つセクタデータに対し、エラー検出およびエラー訂正を行なうには、ｍバイト幅のセクタデータをｎバイト（例えば１バイト）単位に、ｍ／ｎ回（ｍはｎの倍数である）にわけて、エラー訂正手段に入力する必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術でのエラー検出およびエラー訂正は、システムバスのバイト幅と同じバイト幅のデータに対して行うものであり、システムバスのバイト幅より大きなｍバイト幅のセクタデータに対するエラー検出およびエラー訂正を行なうものにはそのまま適用できない。しかも、上記従来技術では、奇数部と偶数部の両方に、別個のエラー訂正手段を必要としている。
【０００５】
本発明の目的は、システムバスのバイト幅よりも大きなｍバイト幅のセクタデータに対してエラー検出およびエラー訂正を行なう場合に、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。
【０００６】
本発明の他の目的は、単一のエラー訂正手段を用いて、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、
ホストコンピュータとのインタフェースを司るシステムインタフェース部と、該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第１のメモリおよび第２のメモリと、
前記ホストコンピュータから前記第１および第２のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第１および第２のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第１および第２のメモリの一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記第１および第２のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置を提供する。
【０００８】
この外部記憶装置において、好ましくは、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記第１のメモリのメモリバスを接続するとともに、その他方へ前記第２のメモリのメモリバスを接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記第１および第２のメモリのセクタデータの読み出しを行う。
【０００９】
前記ホストコンピュータから前記第１および第２のメモリへのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記第１および第２のメモリへのセクタデータの格納を行うようにしてもよい。
【００１０】
前記第１および第２のメモリに代えて、システムバスのバス幅の２倍のバス幅のメモリバスを有しセクタデータを格納するメモリを用いてもよい。この場合には、前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータのうち奇数番目のセクタデータを上記メモリバスの上位側のメモリに格納するとともに、偶数番目のセクタデータを上記メモリバスの下位側のメモリに格納し、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記メモリの上位側から読み出して前記エラー訂正手段に供給し、その後、前記メモリの上位側および下位側の一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行う。
【００１１】
また、本発明による外部記憶装置のメモリアクセス制御方法は、
セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第１のメモリ、および、偶数番目のセクタのセクタデータを格納する第２のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段とを有するものにおいて、
ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第１のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第２のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ１番目のセクタデータを前記第１のメモリから前記ホストコンピュータへ転送する間に２番目のセクタデータを前記第２のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ２番目のセクタデータを前記第２のメモリから前記ホストコンピュータへ転送する間に３番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだＮ番目のセクタデータを前記ホストコンピュータへ転送する間にＮ＋１番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うことを特徴とする。
【００１２】
【作用】
本発明によれば、制御手段（例えば、マイクロプロセッサ）は、Ｎ番目のセクタデータとＮ＋１番目のセクタデータを同時に読み出すことを可能とするように、ライト対象の複数のセクタデータをメモリに格納できる。これにより、データ切り替え手段によって、Ｎ番目のセクタデータをシステムバスに出力すると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段に対し出力することができる。したがって、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間は、Ｎ番目のセクタデータをシステムバスに出力するときに、同時に行なうことが可能となるので、セクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することが可能となる。
【００１３】
また、エラー検出・訂正は、常にホストコンピュータに転送しているセクタデータの次のセクタデータについてのみ実行するので、エラー訂正手段は単一個用いればよい。
【００１４】
【実施例】
以下、本発明の実施例を図面を用いて説明する。
【００１５】
図１は、本発明による外部記憶装置の一実施例のシステム構成を示すブロック図である。
【００１６】
１は、ホストコンピュータ２からのコマンドにしたがって、第１のメモリ４および第２のメモリ５に対し、セクタデータをライトまたはリードするメモリ制御装置であり、制御信号２２および外部バス３２によって、ホストコンピュータ２のコマンドを受け付ける。
【００１７】
ホストコンピュータ２は、ホストコンピュータバス３１によって、システムバス３に接続され、制御信号２２とシステムバス３を使用して、メモリ制御装置１に対し、セクタデータのライトおよびリードの動作を行なう。第１のメモリ４および第２のメモリ５は、それぞれセクタデータを格納する記憶手段であり、本実施例では、フラッシュメモリを用いる。フラッシュメモリは、予め定められたバイト数（例えば５１２バイト）のセクタ単位にデータの電気的消去・書き換えが可能な不揮発性の半導体メモリとして知られている。但し、本発明は静的記憶装置である他の書き込み可能メモリに対しても適用することが可能である。ローカルバス６は、メモリ制御装置１、ライトバッファ７そしてマイクロプロセッサ８を接続しているバスである。ライトバッファ７は、ホストコンピュータ２が、ライトしたセクタデータを一時的に格納するための記憶手段であり、ライトバッファバス６１によってローカルバス６に接続される。マイクロプロセッサ８は、マイクロプロセッサバス６２によってローカルバス６に接続され、ホストコンピュータ２がメモリ制御装置１に設定したコマンドを解析し、メモリ制御装置１が行なう動作の設定を行なう。
【００１８】
ここで、システムバス３のバス幅がＭバイトのとき、ローカルバス６のバス幅はシステムバス３と同一のＭバイトであり、第１のメモリバス１１１および第２のメモリバス１１２のバス幅もシステムバス３と同一のＭバイトである。
【００１９】
データ切り替え手段１１は、第１のメモリバス１１１および第２のメモリバス１１２からのセクタデータをＥＣＣバス１１３および内部データバス１１４に切り換える。エラー訂正手段１２は、内部データバス１１４からのセクタデータに対するエラー訂正用符号を生成し、また、ＥＣＣバス１１３からのセクタデータに対するエラー検出およびエラー訂正を行なう。システムインタフェース部１３は、制御信号２２および外部バス３２によって、ホストコンピュータ２からのメモリアクセスに対するコマンドを受け付ける。このとき、システムインタフェース部１３は、割り込み信号１３１をマイクロプロセッサ８に対し出力する。また、システムインタフェース部１３は、制御信号２２によるリード／ライトからセクタデータに対するリード信号１３２、ライト信号１３３、転送終了信号１３４およびタイミング信号１３５を生成する。
【００２０】
ホストコンピュータ２がセクタデータをライトする場合には、ライト信号１３３が出力され、ホストコンピュータ２からのセクタデータは、タイミング信号１３５のタイミングで内部データバス１１４からライトバッファ７に格納される。また、ホストコンピュータ２がセクタデータをリードする場合には、リード信号１３２が出力され、第１のメモリバス１１１または第２のメモリバス１１２のセクタデータをタイミング信号１３５のタイミングで読み出し、データ切り替え手段１１によって内部データバス１１４に切り替え、システムインタフェース部１３からホストコンピュータ２に出力する。さらに、ホストコンピュータ２にセクタデータを出力すると同時に、第１のメモリバス１１１または第２のメモリバス１１２のセクタデータをデータ切り替え手段１１でＥＣＣバス１１３に切り換え、エラー訂正手段１２において、エラー検出およびエラー訂正を行なう。
【００２１】
図１において、システムインタフェース部１３より下側に示した部分は、図２０にその外観を示すようなメモリカード内に内蔵することが可能である。
【００２２】
図２は、システムインタフェース部１３の構成を示すブロック図である。
【００２３】
データバッファ１３６は、外部バス３２からのセクタデータおよび、内部データバス１１４からのセクタデータをバッファリングする。アクセス設定レジスタ１３７には、ホストコンピュータ２からのコマンドが設定される。コマンドは、アクセスするセクタデータの先頭アドレス、アクセスの種類（リードまたはライト）およびアクセスするセクタ数を示している。ホストコンピュータ２がアクセス設定レジスタ１３７にコマンドを設定すると、アクセス設定レジスタ１３７は割り込み信号１３１を出力する。また、アクセス設定レジスタ１３７は、設定されたコマンドにより、リード信号１３２またはライト信号１３３を出力する。制御信号デコード部１３８は、制御信号２２から、転送終了信号１３４およびタイミング信号１３５を出力する。転送終了信号１３４は、一つのセクタデータに対するアクセスが終了すると出力される。タイミング信号１３５は、ホストコンピュータ２がセクタデータをリードまたはライトするときの制御信号２２から生成される。ステータスレジスタ１３９は、メモリ制御装置１の状態を示すデータを格納する。割り込み信号１３１が出力されたとき、および転送終了信号１３４が出力されたとき、ステータスレジスタ１３９はビジー状態に設定される。また、ステータスレジスタ１３９をレディー状態に設定するのは、マイクロプロセッサ８が行なう。ステータスレジスタ１３９がビジー状態であるとき、ホストコンピュータ２は、セクタデータのリードおよびライトを行なわない。
【００２４】
図３は、データ切り換え手段１１の構成を示すブロック図である。
【００２５】
データ選択設定レジスタ１１５は、マイクロプロセッサ８が設定する記憶手段であり、ＥＣＣバス１１３および内部データバス１１４に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択するための情報が設定される。リードデータ選択回路１１６は、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択する。エラー訂正手段入力データ選択回路１１７は、データ選択設定レジスタ１１５の内容に従って、ＥＣＣバス１１３に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択する。
【００２６】
図４にリードデータ選択回路１１６の真理値表を示す。データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に出力するデータが、第１のメモリバス１１１または第２のメモリバス１１２から選択される。
【００２７】
図５にエラー訂正手段入力データ選択回路１１７の真理値表を示す。データ選択設定レジスタ１１５の内容に従って、ＥＣＣバス１１３に出力するデータが、第１のメモリバス１１１または第２のメモリバス１１２から選択される。
【００２８】
以下に、システムバス３のバス幅が１バイトの場合における、ホストコンピュータ２がセクタデータのリードまたはライトを行なう動作についてフローチャートを用いて説明する。
【００２９】
図６は、ホストコンピュータ２がセクタデータをリードまたはライトするときのフローチャートである。
【００３０】
まず、Ｓ００１において、システムインタフェース部１３内のアクセス設定レジスタ１３７にコマンドを設定する。このコマンドは、アクセス開始セクタのセクタ番号と、連続アクセスするセクタ数を含む。その後、ステータスレジスタ１３９を監視する（Ｓ００２）。ステータスレジスタ１３９がレディー状態に設定されると、ホストコンピュータ２は、１バイト単位にデータバッファ１３６に対し、リードまたはライトを行なう（Ｓ００３）。一つのセクタデータに対し、リードまたはライトが終了するまでＳ００３の動作を繰り返す（Ｓ００４）。全てのセクタデータに対してリードまたはライトが終了していない場合には（Ｓ０００５，Ｎｏ）、前記Ｓ００２からＳ００４までの動作を繰り返し、全てのセクタデータに対してリードまたはライトが終了すると、ホストコンピュータ２のリードまたはライト動作が終了する。
【００３１】
図７から図１１は、マイクロプロセッサ８の動作を示すフローチャートである。
【００３２】
まず、Ｓ１０１において、マイクロプロセッサ８は、ホストコンピュータ２がアクセス設定レジスタ１３７にコマンドを設定したことを示す割り込み信号１３１が出力されたことを監視する。割り込み信号１３１が出力されると、マイクロプロセッサ８は、アクセス設定レジスタ１３７を読み出し、ホストコンピュータ２が設定したコマンドを解析する（Ｓ１０２）。
【００３３】
次いで、Ｓ１０３において、アクセスの種類が「ライト」の場合にはＳ１０４を実行し、「リード」の場合には、図９に示すフローチャートの動作を実行する。
【００３４】
アクセス設定レジスタ１３７のコマンドが「ライト」を示している場合、ホストコンピュータ２がライトするセクタデータをライトバッファ７に格納するために、マイクロプロセッサ８はライトバッファ７に対し、アドレス８１を出力し（Ｓ１０４）、ステータスレジスタ１３９にレディー状態を設定する（Ｓ１０５）。
【００３５】
その後、一つのセクタデータがホストコンピュータ２からライトバッファ７に格納されると、制御信号デコード部１３８から転送終了信号１３４出力される。マイクロプロセッサ８は、Ｓ１０６において、転送終了信号１３４が出力されたことを検出すると、エラー訂正手段１２に格納されているエラー訂正用符号を読み出す（Ｓ１０７）。次いで、マイクロプロセッサ８は、図８に示すフローチャートの動作を実行する。
【００３６】
ライトバッファ７に格納されてセクタデータが２Ｎ−１番目（すなわち奇数番目）のセクタデータの場合には、第１のメモリ４に対する第１のメモリアドレス８２を出力し（Ｓ１０９）、ライトバッファ７から第１のメモリ４にセクタデータを転送し、さらに、エラー訂正用符号を第１のメモリ４に格納する（Ｓ１１０）。また、ライトバッファ７に格納されてセクタデータが２Ｎ番目（すなわち偶数番目）のセクタデータの場合には、第２のメモリ５に対する第２のメモリアドレス８３を出力し（Ｓ１１１）、ライトバッファ７から第２のメモリ５にセクタデータを転送し、さらに、エラー訂正用符号を第２のメモリ５に格納する（Ｓ１１２）。
【００３７】
図１７に、第１のメモリ４および第２のメモリ５に格納されたデータの様子を示す。図から分かるように、第１および第２のメモリの各アドレスには、１セクタ（ここでは５１２バイト）のデータとそれに対して生成されたエラー訂正用符号を格納している。本実施例におけるエラー訂正用符号は、１セクタ全体のデータに対して１つ（ここでは３バイト）の符号が付与されるものである。
【００３８】
ホストコンピュータ２から全てのセクタデータのライトが終了した場合には、マイクロプロセッサ８は、Ｓ１０１の動作から繰り返し、終了していない場合には、前記Ｓ１０４からＳ１１２までの動作を繰り返す（Ｓ１１３）。
【００３９】
アクセス設定レジスタ１３７のコマンドが「リード」を示している場合、図９に示すフローチャートの動作を実行する。
【００４０】
まず、ホストコンピュータ２が１番目にリードするセクタデータに対するエラー検出およびエラー訂正を行なう。２Ｎ−１番目のセクタデータは、第１のメモリ４に格納されているので、エラー訂正手段１２に１番目のセクタデータを入力するために、マイクロプロセッサ８は、データ選択設定レジスタ１１５に’１’を設定する（Ｓ１１４）。これにより、メモリ制御装置１では、第１のメモリ４からリードしたセクタデータをデータ切り替え手段１１において、ＥＣＣバス１１３に切り換えて出力し、第１のメモリ４からリードしたセクタデータに対するエラー検出およびエラー訂正をエラー訂正手段１２で行なう。ここで、第１のメモリ４からはセクタデータに続いて、エラー訂正用符号も出力され、エラー訂正用符号はエラー訂正手段１２に入力される。これにより、エラー訂正手段１２では、第１のメモリ４からリードしたセクタデータに対する復号が行なわれ、エラー検出ができる。また、メモリ制御装置１では、エラー訂正手段１２に対し、第１のメモリ４からリードしたセクタデータの出力が終了すると、転送終了信号１３４がマイクロプロセッサ８に出力される。マイクロプロセッサ８は、転送終了信号１３４が出力されたことを検出すると（Ｓ１１５）、エラー訂正手段１２に格納されている復号結果を読み出し（Ｓ１１６）、エラーが発生したかどうかを判定する（Ｓ１１７）。エラーが発生していた場合には、マイクロプロセッサ８は、エラー訂正手段１２に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第１のメモリ４に格納されているエラーの発生したセクタデータに訂正結果を書き戻す（Ｓ１１８）。エラーが発生していない場合には、図１０のＳ１１９へ進む。
【００４１】
次いで、マイクロプロセッサ８は、図１０に示すフローチャートの動作を行なう。Ｓ１１９において、マイクロプロセッサ８は、ホストコンピュータ２に出力するセクタデータが２Ｎ−１番目であるかどうかを確認する。Ｓ１２０では、マイクロプロセッサ８は、２Ｎ−１番目のセクタデータをホストコンピュータ２に出力すると同時に、２Ｎ番目のセクタデータをエラー訂正手段１２に入力するために、データ選択設定レジスタ１１５に’０’を設定する。次のＳ１２１では、第１のメモリアドレス８２には、ホストコンピュータ２に出力するセクタデータのアドレスを、第２のメモリアドレス８３には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを出力する。Ｓ１２２では、マイクロプロセッサ８は、２Ｎ番目のセクタデータをホストコンピュータ２に出力すると同時に、２Ｎ＋１番目のセクタデータをエラー訂正手段１２に入力するために、データ選択設定レジスタ１１５に’１’を設定する。Ｓ１２３では、第１のメモリアドレス８２には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを、第２のメモリアドレス８３には、ホストコンピュータ２に出力するセクタデータのアドレスを出力する。その後、マイクロプロセッサ８は、ステータスレジスタ１３９をレディー状態に設定する（Ｓ１２４）。
【００４２】
ステータスレジスタ１３９がレディー状態に設定されたことにより、ホストコンピュータ２はメモリ制御装置１に対しセクタデータのリードを行なう。Ｓ１２５では、転送終了信号１３４が出力されたかどうかを判定している。一つのセクタデータに対するリードが終了すると、メモリ制御装置１の制御信号デコード部１３８から転送終了信号１３４が出力される。転送終了信号１３４が出力されたことにより、マイクロプロセッサ８はエラー訂正手段１２に格納されている復号結果を読み出し（Ｓ１２６）、エラーが発生したかどうかを判定する（図１１のＳ１２７）。エラーが発生していた場合には、マイクロプロセッサ８は、エラー訂正手段１２に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第１のメモリ４または第２のメモリ５に格納されているエラーの発生したセクタデータに訂正結果を書き戻す（Ｓ１２８）。発生していない場合には、Ｓ１２９へ進む。
【００４３】
ホストコンピュータ２が全てのセクタデータのリードを終了した場合には、マイクロプロセッサ８はＳ１０１の動作から繰り返し、終了していない場合には、前記Ｓ１１９からＳ１２８までの動作を繰り返す（Ｓ１２９）。
【００４４】
次に、図１６、図１８および図１９に示したタイミング図により、図１の装置の具体的な処理例を説明する。
【００４５】
図１６は、ホストコンピュータ２からメモリ４、５へセクタデータを書き込むライト動作を示す。時点ｔ０で、ホストコンピュータ２からアクセス設定レジスタ１３７にライトコマンドを設定すると、時点ｔ１で割り込み信号１３１が発生し、マイクロプロセッサ８に割り込みをかける。時点ｔ１で、ステータスレジスタ１３９はビジー信号を発生する。その後、時点ｔ２で、ステータスレジスタ１３９がレディー信号を発生し、マイクロプロセッサ８がライトバッファ７に対してアドレス８１を発生する。時点ｔ３以降、ライトバッファ７の指定されたアドレス位置に、タイミング信号１３５にしたがって５１２バイトのデータ１〜５１２が１バイトずつ順次書き込まれる。また、タイミング信号１３５にしたがって、内部データバス１１４から５１２バイトのデータ１〜５１２が、エラー訂正手段１２に入力され、エラー訂正手段１２では、エラー訂正用符号を生成する。時点ｔ４で最後のデータ５１２が書き込まれると、時点ｔ５で転送終了信号１３４が出力される。その後、このようにしてライトバッファ７に格納されたセクタデータは、図８で説明したように、第１または第２のメモリ４、５に書き込まれる。メモリ４、５への格納結果は、図１７に示すようになる。
【００４６】
図１８、図１９は、ホストコンピュータ２からメモリ４、５のセクタデータを読み出すリード動作を示す。まず、図１８において、時点ｔ６でホストコンピュータ２からアクセス設定レジスタ１３７にリードコマンドを設定すると、次の時点ｔ７で割り込み信号１３１が発生し、マイクロプロセッサ８に割り込みをかける。ここでは、アドレス「１００」以降の複数のセクタのデータを連続して読み出すものとする。時点ｔ８で、読み出すべき１番目のセクタのアドレス「１００」を第１のメモリアドレス８２に与え、時点ｔ８以降、第１のメモリバス１１１から５１２バイトのデータおよび付随する３バイトのエラー訂正用符号を、タイミング信号１３５にしたがって順次１バイトずつ読み出す。これらのデータは、そのままＥＣＣバス１１３に出力されエラー訂正手段１２に入力される。
【００４７】
次に、図１９に移り、エラーチェックの終了した１番目のセクタのデータを今度は内部データバス１１４へ（すなわちホストコンピュータ２側へ）出力するために、データ切り替え手段１１の切り替え状態を反転し、時点ｔ９で第１のメモリアドレス８２のアドレスは「１００」のままとし、第２のメモリアドレス８３のアドレスを「１０１」とする。時点ｔ１０以降、再度第１のメモリ４からアドレス「１００」のセクタデータを読み出す。このセクタデータは内部データバス１１４側に出力される。これと並行して、第２のメモリ５のアドレス「１０１」から２番目のセクタの５１２バイトのデータおよび付随する３バイトのエラー訂正用符号を順次１バイトずつ読み出し、これをエラー訂正手段１２につながるＥＣＣバス１１３に出力する。両セクタデータの読み出しが終了した後、時点ｔ１１で今度は、エラーチェックの終了した第２のメモリ５のアドレス「１０１」を第１のメモリ４のメモリアドレス８２に出力するとともに、第２のメモリアドレスはアドレス「１０１」のままとする。データ切り替え手段１１の切り替え状態を反転する。これにより、時点ｔ１２以降、アドレス「１０１」のセクタデータを内部データバス１１４に出力すると同時に、次のセクタであるアドレス「１０２」のセクタデータをＥＣＣバス１１３側へ出力する。
【００４８】
このようにして、連続したセクタのデータのリード時に、内部データバス１１４には連続的にセクタデータが得られ、その結果、ホストコンピュータ２からは、エラー訂正手段１２によるエラーチェック処理の時間が存在しないようにみえる。
【００４９】
以上説明したように、本実施例によれば、マイクロプロセッサ８は、ライトバッファ７に格納された奇数番目のセクタデータを第１のメモリ４に、偶数番目のセクタデータを第２のメモリ５に格納することにより、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【００５０】
図１２は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。
【００５１】
メモリ９、メモリバス９１、データ切り替え手段９２以外は、図１と同一の構成であり、同一の動作を行なう。メモリ９は、図１の第１のメモリ４および第２のメモリ５の持つバス幅の２倍のバス幅を持ち、メモリバス９１によって、メモリ制御装置１のデータ切り替え手段９２とローカルバス６に接続される。データ切り替え手段９２は、メモリバス９１からの上位データと下位データを内部データバス１１４およびＥＣＣバス１１３に切り換える。
【００５２】
図１３は、データ切り替え手段９２の構成を示すブロック図である。
【００５３】
データ選択設定レジスタ１１５、リードデータ選択回路１１６、エラー訂正手段入力データ選択回路１１７は、図３のブロック図に示すものと同一の動作を行なう。メモリバス９１からのデータは、上位データ９１１と下位データ９１２として、リードデータ選択レジスタ１１６およびエラー訂正手段入力データ選択回路１１７に入力される。リードデータ選択レジスタ１１６では、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に上位データ９１１または下位データ９１２を出力する。同様に、エラー訂正手段入力データ選択回路１１７においても、ＥＣＣバス１１３に上位データ９１１または下位データ９１２を出力する。
【００５４】
つまり、システムバス３の２倍のバス幅を持つメモリ９に対しても、マイクロプロセッサ８は、ライトバッファ７に格納されている２Ｎ−１番目のセクタデータを同一メモリバス上の上位に、２Ｎ番目のセクタデータを下位に格納することで、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【００５５】
図１４は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。
【００５６】
図１４では、図１のブロック図に示されているライトバッファ７を使用しない構成である。つまり、ホストコンピュータ２がライトするセクタデータは、ライトバッファに一時的に格納されるのではく、直接第１のメモリ４または第２のメモリ５に書き込まれる。そこで、データ切り替え手段９３では、ホストコンピュータ２がセクタデータをライトする場合に、内部データバス１１４からデータを第１のメモリバス１１１または第２のメモリバス１１２に切り換えて出力する。
【００５７】
図１５は、データ切り替え手段９３の構成を示すブロック図である。
【００５８】
データ選択設定レジスタ１１５、リードデータ選択回路１１６、エラー訂正手段入力データ選択回路１１７は、図３のブロック図に示すものと同一の動作を行なう。ライトデータ選択回路１１８は、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４のセクタデータを第１のメモリバス１１１または第２のメモリバス１１２に切り換えて出力する。データ選択設定レジスタ１１５が’０’のとき、内部データバス１１４のセクタデータを第１のメモリバス１１１に出力し、データ選択設定レジスタ１１５が’１’のとき、内部データバス１１４のセクタデータを第２のメモリバス１１２に出力する。
【００５９】
つまり、データ切り替え手段１１のライトデータ選択回路１１８は、２Ｎ−１番目のセクタデータを第１のメモリバス１１１に、２Ｎ番目のセクタデータを第２のメモリバス１１２に出力することで、第１のメモリ４には２Ｎ−１番目のセクタデータ、第２のメモリ５には２Ｎ番目のセクタデータが格納される。これにより、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ホストコンピュータが任意のバイト幅を持つセクタデータをライトするときには、複数（１以上）のメモリから構成される第１のメモリには２Ｎ−１番目のセクタデータを、第２のメモリには２Ｎ番目のセクタデータを格納できる。これにより、ホストコンピュータがセクタデータをリードするときには、第１のメモリから読み出した２Ｎ＋１番目のセクタデータをホストコンピュータに出力すると同時に、第２のメモリから読み出した２Ｎ番目のセクタデータ（次にホストコンピュータがリードするセクタデータ）をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。また、第２のメモリから読み出した２Ｎ番目のセクタデータをホストコンピュータに出力すると同時に、第１のメモリから読み出した２Ｎ−１番目のセクタデータ（次にホストコンピュータがリードするセクタデータ）をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。したがって、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。
【００６１】
さらに、システムバスの２倍のバス幅を持つメモリバスに接続されるメモリに対しても、メモリバスの上位側に２Ｎ−１番目のセクタデータを、下位側に２Ｎ番目のセクタデータを格納する。これにより、メモリバスの上位側に格納されている２Ｎ−１番目のセクタデータと２Ｎ番目のセクタデータを同時に読み出すことが可能となり、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の外部記憶装置のシステム構成を示すブロック図。
【図２】システムインタフェース部１３の構成を示すブロック図。
【図３】データ切り換え手段１１の構成を示すブロック図。
【図４】リードデータ選択回路１１６の真理値表を示す図表。
【図５】エラー訂正手段入力データ選択回路１１７の真理値表。
【図６】ホストコンピュータ２の動作を示すフローチャート。
【図７】マイクロプロセッサ８の動作を示すフローチャート。
【図８】マイクロプロセッサ８の動作を示すフローチャート。
【図９】マイクロプロセッサ８の動作を示すフローチャート。
【図１０】マイクロプロセッサ８の動作を示すフローチャート。
【図１１】マイクロプロセッサ８の動作を示すフローチャート。
【図１２】本発明の外部記憶装置の他の実施例のシステム構成を示すブロック図。
【図１３】データ切り換え手段９２の構成を示すブロック図。
【図１４】本発明の外部記憶装置のさらに他の実施例のシステム構成を示すブロック図。
【図１５】データ切り換え手段９３の構成を示すブロック図。
【図１６】実施例におけるライト処理の動作例を示すタイミング図。
【図１７】第１のメモリ４および第２のメモリ５の説明図。
【図１８】実施例におけるリード処理の動作例を示すタイミング図。
【図１９】図１８のタイミング図に続くタイミング図。
【図２０】本発明の外部記憶装置を内蔵したメモリカードの外観図。
【符号の説明】
１…メモリ制御装置、２…ホストコンピュータ、３…システムバス、４…第１のメモリ、５…第２のメモリ、６…ローカルバス、７…ライトバッファ、８…マイクロプロセッサ、９…メモリ、１１…データ切り替え手段、１２…エラー訂正手段、１３…システムインタフェース部、２２…制御信号、３１…ホストコンピュータバス、３２…外部バス、６１…ライトバッファバス、６２…マイクロプロセッサバス、８１…ライトバッファアドレス、８２…第１のメモリアドレス、８３…第２のメモリアドレス、８４…メモリアドレス、９１…メモリバス、９２…データ切り替え手段、９３…データ切り替え手段、１１１…第１のメモリバス、１１２…第２のメモリバス、１１３…ＥＣＣバス、１１４…内部データバス、１１５…データ選択設定レジスタ、１１６…リードデータ選択回路、１１７…エラー訂正手段入力データ選択回路、１３１…割り込み信号、１３２…リード信号、１３３…ライト信号、１３４…転送終了信号、１３５…タイミング信号、１３６…データバッファ、１３７…アクセス設定レジスタ、１３８…制御信号デコード部、１３９…ステータスレジスタ、９１１…メモリバス９１の上位データ、９１２…メモリバス９１の下位データ。
【発明の属する技術分野】
本発明は、静的記憶装置を用いた、コンピュータの外部記憶装置に係わり、特に、任意バイト幅を持つセクタデータをセクタ単位に連続アクセスするときに、セクタデータのエラー検出およびエラー訂正を高速に処理するための外部記憶装置に関する。
【０００２】
【従来の技術】
従来、メモリ制御における信頼性向上と高速アクセスを同時に実現する技術としては、特公平６−１０５４４３号公報に記載されているように、メモリから出力されるｘバイト幅のデータを奇数部（ｘ／２バイト幅）と偶数部（ｘ／２バイト幅）に分割して、奇数部と偶数部のそれぞれについて、エラー訂正コードを用いてエラー検出およびエラー訂正を行ない、奇数部と偶数部から出力されるｘ／２バイト幅のデータをインタリーブ制御によって、ｘ／２バイト幅のシステムバスに連続して出力する方式がある。
【０００３】
ところで、ｍバイト（例えば５１２バイト）幅を持つセクタデータに対し、エラー検出およびエラー訂正を行なうには、ｍバイト幅のセクタデータをｎバイト（例えば１バイト）単位に、ｍ／ｎ回（ｍはｎの倍数である）にわけて、エラー訂正手段に入力する必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術でのエラー検出およびエラー訂正は、システムバスのバイト幅と同じバイト幅のデータに対して行うものであり、システムバスのバイト幅より大きなｍバイト幅のセクタデータに対するエラー検出およびエラー訂正を行なうものにはそのまま適用できない。しかも、上記従来技術では、奇数部と偶数部の両方に、別個のエラー訂正手段を必要としている。
【０００５】
本発明の目的は、システムバスのバイト幅よりも大きなｍバイト幅のセクタデータに対してエラー検出およびエラー訂正を行なう場合に、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。
【０００６】
本発明の他の目的は、単一のエラー訂正手段を用いて、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、
ホストコンピュータとのインタフェースを司るシステムインタフェース部と、該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第１のメモリおよび第２のメモリと、
前記ホストコンピュータから前記第１および第２のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第１および第２のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第１および第２のメモリの一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記第１および第２のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置を提供する。
【０００８】
この外部記憶装置において、好ましくは、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記第１のメモリのメモリバスを接続するとともに、その他方へ前記第２のメモリのメモリバスを接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記第１および第２のメモリのセクタデータの読み出しを行う。
【０００９】
前記ホストコンピュータから前記第１および第２のメモリへのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記第１および第２のメモリへのセクタデータの格納を行うようにしてもよい。
【００１０】
前記第１および第２のメモリに代えて、システムバスのバス幅の２倍のバス幅のメモリバスを有しセクタデータを格納するメモリを用いてもよい。この場合には、前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータのうち奇数番目のセクタデータを上記メモリバスの上位側のメモリに格納するとともに、偶数番目のセクタデータを上記メモリバスの下位側のメモリに格納し、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記メモリの上位側から読み出して前記エラー訂正手段に供給し、その後、前記メモリの上位側および下位側の一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行う。
【００１１】
また、本発明による外部記憶装置のメモリアクセス制御方法は、
セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第１のメモリ、および、偶数番目のセクタのセクタデータを格納する第２のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段とを有するものにおいて、
ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第１のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第２のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ１番目のセクタデータを前記第１のメモリから前記ホストコンピュータへ転送する間に２番目のセクタデータを前記第２のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ２番目のセクタデータを前記第２のメモリから前記ホストコンピュータへ転送する間に３番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだＮ番目のセクタデータを前記ホストコンピュータへ転送する間にＮ＋１番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うことを特徴とする。
【００１２】
【作用】
本発明によれば、制御手段（例えば、マイクロプロセッサ）は、Ｎ番目のセクタデータとＮ＋１番目のセクタデータを同時に読み出すことを可能とするように、ライト対象の複数のセクタデータをメモリに格納できる。これにより、データ切り替え手段によって、Ｎ番目のセクタデータをシステムバスに出力すると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段に対し出力することができる。したがって、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間は、Ｎ番目のセクタデータをシステムバスに出力するときに、同時に行なうことが可能となるので、セクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することが可能となる。
【００１３】
また、エラー検出・訂正は、常にホストコンピュータに転送しているセクタデータの次のセクタデータについてのみ実行するので、エラー訂正手段は単一個用いればよい。
【００１４】
【実施例】
以下、本発明の実施例を図面を用いて説明する。
【００１５】
図１は、本発明による外部記憶装置の一実施例のシステム構成を示すブロック図である。
【００１６】
１は、ホストコンピュータ２からのコマンドにしたがって、第１のメモリ４および第２のメモリ５に対し、セクタデータをライトまたはリードするメモリ制御装置であり、制御信号２２および外部バス３２によって、ホストコンピュータ２のコマンドを受け付ける。
【００１７】
ホストコンピュータ２は、ホストコンピュータバス３１によって、システムバス３に接続され、制御信号２２とシステムバス３を使用して、メモリ制御装置１に対し、セクタデータのライトおよびリードの動作を行なう。第１のメモリ４および第２のメモリ５は、それぞれセクタデータを格納する記憶手段であり、本実施例では、フラッシュメモリを用いる。フラッシュメモリは、予め定められたバイト数（例えば５１２バイト）のセクタ単位にデータの電気的消去・書き換えが可能な不揮発性の半導体メモリとして知られている。但し、本発明は静的記憶装置である他の書き込み可能メモリに対しても適用することが可能である。ローカルバス６は、メモリ制御装置１、ライトバッファ７そしてマイクロプロセッサ８を接続しているバスである。ライトバッファ７は、ホストコンピュータ２が、ライトしたセクタデータを一時的に格納するための記憶手段であり、ライトバッファバス６１によってローカルバス６に接続される。マイクロプロセッサ８は、マイクロプロセッサバス６２によってローカルバス６に接続され、ホストコンピュータ２がメモリ制御装置１に設定したコマンドを解析し、メモリ制御装置１が行なう動作の設定を行なう。
【００１８】
ここで、システムバス３のバス幅がＭバイトのとき、ローカルバス６のバス幅はシステムバス３と同一のＭバイトであり、第１のメモリバス１１１および第２のメモリバス１１２のバス幅もシステムバス３と同一のＭバイトである。
【００１９】
データ切り替え手段１１は、第１のメモリバス１１１および第２のメモリバス１１２からのセクタデータをＥＣＣバス１１３および内部データバス１１４に切り換える。エラー訂正手段１２は、内部データバス１１４からのセクタデータに対するエラー訂正用符号を生成し、また、ＥＣＣバス１１３からのセクタデータに対するエラー検出およびエラー訂正を行なう。システムインタフェース部１３は、制御信号２２および外部バス３２によって、ホストコンピュータ２からのメモリアクセスに対するコマンドを受け付ける。このとき、システムインタフェース部１３は、割り込み信号１３１をマイクロプロセッサ８に対し出力する。また、システムインタフェース部１３は、制御信号２２によるリード／ライトからセクタデータに対するリード信号１３２、ライト信号１３３、転送終了信号１３４およびタイミング信号１３５を生成する。
【００２０】
ホストコンピュータ２がセクタデータをライトする場合には、ライト信号１３３が出力され、ホストコンピュータ２からのセクタデータは、タイミング信号１３５のタイミングで内部データバス１１４からライトバッファ７に格納される。また、ホストコンピュータ２がセクタデータをリードする場合には、リード信号１３２が出力され、第１のメモリバス１１１または第２のメモリバス１１２のセクタデータをタイミング信号１３５のタイミングで読み出し、データ切り替え手段１１によって内部データバス１１４に切り替え、システムインタフェース部１３からホストコンピュータ２に出力する。さらに、ホストコンピュータ２にセクタデータを出力すると同時に、第１のメモリバス１１１または第２のメモリバス１１２のセクタデータをデータ切り替え手段１１でＥＣＣバス１１３に切り換え、エラー訂正手段１２において、エラー検出およびエラー訂正を行なう。
【００２１】
図１において、システムインタフェース部１３より下側に示した部分は、図２０にその外観を示すようなメモリカード内に内蔵することが可能である。
【００２２】
図２は、システムインタフェース部１３の構成を示すブロック図である。
【００２３】
データバッファ１３６は、外部バス３２からのセクタデータおよび、内部データバス１１４からのセクタデータをバッファリングする。アクセス設定レジスタ１３７には、ホストコンピュータ２からのコマンドが設定される。コマンドは、アクセスするセクタデータの先頭アドレス、アクセスの種類（リードまたはライト）およびアクセスするセクタ数を示している。ホストコンピュータ２がアクセス設定レジスタ１３７にコマンドを設定すると、アクセス設定レジスタ１３７は割り込み信号１３１を出力する。また、アクセス設定レジスタ１３７は、設定されたコマンドにより、リード信号１３２またはライト信号１３３を出力する。制御信号デコード部１３８は、制御信号２２から、転送終了信号１３４およびタイミング信号１３５を出力する。転送終了信号１３４は、一つのセクタデータに対するアクセスが終了すると出力される。タイミング信号１３５は、ホストコンピュータ２がセクタデータをリードまたはライトするときの制御信号２２から生成される。ステータスレジスタ１３９は、メモリ制御装置１の状態を示すデータを格納する。割り込み信号１３１が出力されたとき、および転送終了信号１３４が出力されたとき、ステータスレジスタ１３９はビジー状態に設定される。また、ステータスレジスタ１３９をレディー状態に設定するのは、マイクロプロセッサ８が行なう。ステータスレジスタ１３９がビジー状態であるとき、ホストコンピュータ２は、セクタデータのリードおよびライトを行なわない。
【００２４】
図３は、データ切り換え手段１１の構成を示すブロック図である。
【００２５】
データ選択設定レジスタ１１５は、マイクロプロセッサ８が設定する記憶手段であり、ＥＣＣバス１１３および内部データバス１１４に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択するための情報が設定される。リードデータ選択回路１１６は、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択する。エラー訂正手段入力データ選択回路１１７は、データ選択設定レジスタ１１５の内容に従って、ＥＣＣバス１１３に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択する。
【００２６】
図４にリードデータ選択回路１１６の真理値表を示す。データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に出力するデータが、第１のメモリバス１１１または第２のメモリバス１１２から選択される。
【００２７】
図５にエラー訂正手段入力データ選択回路１１７の真理値表を示す。データ選択設定レジスタ１１５の内容に従って、ＥＣＣバス１１３に出力するデータが、第１のメモリバス１１１または第２のメモリバス１１２から選択される。
【００２８】
以下に、システムバス３のバス幅が１バイトの場合における、ホストコンピュータ２がセクタデータのリードまたはライトを行なう動作についてフローチャートを用いて説明する。
【００２９】
図６は、ホストコンピュータ２がセクタデータをリードまたはライトするときのフローチャートである。
【００３０】
まず、Ｓ００１において、システムインタフェース部１３内のアクセス設定レジスタ１３７にコマンドを設定する。このコマンドは、アクセス開始セクタのセクタ番号と、連続アクセスするセクタ数を含む。その後、ステータスレジスタ１３９を監視する（Ｓ００２）。ステータスレジスタ１３９がレディー状態に設定されると、ホストコンピュータ２は、１バイト単位にデータバッファ１３６に対し、リードまたはライトを行なう（Ｓ００３）。一つのセクタデータに対し、リードまたはライトが終了するまでＳ００３の動作を繰り返す（Ｓ００４）。全てのセクタデータに対してリードまたはライトが終了していない場合には（Ｓ０００５，Ｎｏ）、前記Ｓ００２からＳ００４までの動作を繰り返し、全てのセクタデータに対してリードまたはライトが終了すると、ホストコンピュータ２のリードまたはライト動作が終了する。
【００３１】
図７から図１１は、マイクロプロセッサ８の動作を示すフローチャートである。
【００３２】
まず、Ｓ１０１において、マイクロプロセッサ８は、ホストコンピュータ２がアクセス設定レジスタ１３７にコマンドを設定したことを示す割り込み信号１３１が出力されたことを監視する。割り込み信号１３１が出力されると、マイクロプロセッサ８は、アクセス設定レジスタ１３７を読み出し、ホストコンピュータ２が設定したコマンドを解析する（Ｓ１０２）。
【００３３】
次いで、Ｓ１０３において、アクセスの種類が「ライト」の場合にはＳ１０４を実行し、「リード」の場合には、図９に示すフローチャートの動作を実行する。
【００３４】
アクセス設定レジスタ１３７のコマンドが「ライト」を示している場合、ホストコンピュータ２がライトするセクタデータをライトバッファ７に格納するために、マイクロプロセッサ８はライトバッファ７に対し、アドレス８１を出力し（Ｓ１０４）、ステータスレジスタ１３９にレディー状態を設定する（Ｓ１０５）。
【００３５】
その後、一つのセクタデータがホストコンピュータ２からライトバッファ７に格納されると、制御信号デコード部１３８から転送終了信号１３４出力される。マイクロプロセッサ８は、Ｓ１０６において、転送終了信号１３４が出力されたことを検出すると、エラー訂正手段１２に格納されているエラー訂正用符号を読み出す（Ｓ１０７）。次いで、マイクロプロセッサ８は、図８に示すフローチャートの動作を実行する。
【００３６】
ライトバッファ７に格納されてセクタデータが２Ｎ−１番目（すなわち奇数番目）のセクタデータの場合には、第１のメモリ４に対する第１のメモリアドレス８２を出力し（Ｓ１０９）、ライトバッファ７から第１のメモリ４にセクタデータを転送し、さらに、エラー訂正用符号を第１のメモリ４に格納する（Ｓ１１０）。また、ライトバッファ７に格納されてセクタデータが２Ｎ番目（すなわち偶数番目）のセクタデータの場合には、第２のメモリ５に対する第２のメモリアドレス８３を出力し（Ｓ１１１）、ライトバッファ７から第２のメモリ５にセクタデータを転送し、さらに、エラー訂正用符号を第２のメモリ５に格納する（Ｓ１１２）。
【００３７】
図１７に、第１のメモリ４および第２のメモリ５に格納されたデータの様子を示す。図から分かるように、第１および第２のメモリの各アドレスには、１セクタ（ここでは５１２バイト）のデータとそれに対して生成されたエラー訂正用符号を格納している。本実施例におけるエラー訂正用符号は、１セクタ全体のデータに対して１つ（ここでは３バイト）の符号が付与されるものである。
【００３８】
ホストコンピュータ２から全てのセクタデータのライトが終了した場合には、マイクロプロセッサ８は、Ｓ１０１の動作から繰り返し、終了していない場合には、前記Ｓ１０４からＳ１１２までの動作を繰り返す（Ｓ１１３）。
【００３９】
アクセス設定レジスタ１３７のコマンドが「リード」を示している場合、図９に示すフローチャートの動作を実行する。
【００４０】
まず、ホストコンピュータ２が１番目にリードするセクタデータに対するエラー検出およびエラー訂正を行なう。２Ｎ−１番目のセクタデータは、第１のメモリ４に格納されているので、エラー訂正手段１２に１番目のセクタデータを入力するために、マイクロプロセッサ８は、データ選択設定レジスタ１１５に’１’を設定する（Ｓ１１４）。これにより、メモリ制御装置１では、第１のメモリ４からリードしたセクタデータをデータ切り替え手段１１において、ＥＣＣバス１１３に切り換えて出力し、第１のメモリ４からリードしたセクタデータに対するエラー検出およびエラー訂正をエラー訂正手段１２で行なう。ここで、第１のメモリ４からはセクタデータに続いて、エラー訂正用符号も出力され、エラー訂正用符号はエラー訂正手段１２に入力される。これにより、エラー訂正手段１２では、第１のメモリ４からリードしたセクタデータに対する復号が行なわれ、エラー検出ができる。また、メモリ制御装置１では、エラー訂正手段１２に対し、第１のメモリ４からリードしたセクタデータの出力が終了すると、転送終了信号１３４がマイクロプロセッサ８に出力される。マイクロプロセッサ８は、転送終了信号１３４が出力されたことを検出すると（Ｓ１１５）、エラー訂正手段１２に格納されている復号結果を読み出し（Ｓ１１６）、エラーが発生したかどうかを判定する（Ｓ１１７）。エラーが発生していた場合には、マイクロプロセッサ８は、エラー訂正手段１２に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第１のメモリ４に格納されているエラーの発生したセクタデータに訂正結果を書き戻す（Ｓ１１８）。エラーが発生していない場合には、図１０のＳ１１９へ進む。
【００４１】
次いで、マイクロプロセッサ８は、図１０に示すフローチャートの動作を行なう。Ｓ１１９において、マイクロプロセッサ８は、ホストコンピュータ２に出力するセクタデータが２Ｎ−１番目であるかどうかを確認する。Ｓ１２０では、マイクロプロセッサ８は、２Ｎ−１番目のセクタデータをホストコンピュータ２に出力すると同時に、２Ｎ番目のセクタデータをエラー訂正手段１２に入力するために、データ選択設定レジスタ１１５に’０’を設定する。次のＳ１２１では、第１のメモリアドレス８２には、ホストコンピュータ２に出力するセクタデータのアドレスを、第２のメモリアドレス８３には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを出力する。Ｓ１２２では、マイクロプロセッサ８は、２Ｎ番目のセクタデータをホストコンピュータ２に出力すると同時に、２Ｎ＋１番目のセクタデータをエラー訂正手段１２に入力するために、データ選択設定レジスタ１１５に’１’を設定する。Ｓ１２３では、第１のメモリアドレス８２には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを、第２のメモリアドレス８３には、ホストコンピュータ２に出力するセクタデータのアドレスを出力する。その後、マイクロプロセッサ８は、ステータスレジスタ１３９をレディー状態に設定する（Ｓ１２４）。
【００４２】
ステータスレジスタ１３９がレディー状態に設定されたことにより、ホストコンピュータ２はメモリ制御装置１に対しセクタデータのリードを行なう。Ｓ１２５では、転送終了信号１３４が出力されたかどうかを判定している。一つのセクタデータに対するリードが終了すると、メモリ制御装置１の制御信号デコード部１３８から転送終了信号１３４が出力される。転送終了信号１３４が出力されたことにより、マイクロプロセッサ８はエラー訂正手段１２に格納されている復号結果を読み出し（Ｓ１２６）、エラーが発生したかどうかを判定する（図１１のＳ１２７）。エラーが発生していた場合には、マイクロプロセッサ８は、エラー訂正手段１２に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第１のメモリ４または第２のメモリ５に格納されているエラーの発生したセクタデータに訂正結果を書き戻す（Ｓ１２８）。発生していない場合には、Ｓ１２９へ進む。
【００４３】
ホストコンピュータ２が全てのセクタデータのリードを終了した場合には、マイクロプロセッサ８はＳ１０１の動作から繰り返し、終了していない場合には、前記Ｓ１１９からＳ１２８までの動作を繰り返す（Ｓ１２９）。
【００４４】
次に、図１６、図１８および図１９に示したタイミング図により、図１の装置の具体的な処理例を説明する。
【００４５】
図１６は、ホストコンピュータ２からメモリ４、５へセクタデータを書き込むライト動作を示す。時点ｔ０で、ホストコンピュータ２からアクセス設定レジスタ１３７にライトコマンドを設定すると、時点ｔ１で割り込み信号１３１が発生し、マイクロプロセッサ８に割り込みをかける。時点ｔ１で、ステータスレジスタ１３９はビジー信号を発生する。その後、時点ｔ２で、ステータスレジスタ１３９がレディー信号を発生し、マイクロプロセッサ８がライトバッファ７に対してアドレス８１を発生する。時点ｔ３以降、ライトバッファ７の指定されたアドレス位置に、タイミング信号１３５にしたがって５１２バイトのデータ１〜５１２が１バイトずつ順次書き込まれる。また、タイミング信号１３５にしたがって、内部データバス１１４から５１２バイトのデータ１〜５１２が、エラー訂正手段１２に入力され、エラー訂正手段１２では、エラー訂正用符号を生成する。時点ｔ４で最後のデータ５１２が書き込まれると、時点ｔ５で転送終了信号１３４が出力される。その後、このようにしてライトバッファ７に格納されたセクタデータは、図８で説明したように、第１または第２のメモリ４、５に書き込まれる。メモリ４、５への格納結果は、図１７に示すようになる。
【００４６】
図１８、図１９は、ホストコンピュータ２からメモリ４、５のセクタデータを読み出すリード動作を示す。まず、図１８において、時点ｔ６でホストコンピュータ２からアクセス設定レジスタ１３７にリードコマンドを設定すると、次の時点ｔ７で割り込み信号１３１が発生し、マイクロプロセッサ８に割り込みをかける。ここでは、アドレス「１００」以降の複数のセクタのデータを連続して読み出すものとする。時点ｔ８で、読み出すべき１番目のセクタのアドレス「１００」を第１のメモリアドレス８２に与え、時点ｔ８以降、第１のメモリバス１１１から５１２バイトのデータおよび付随する３バイトのエラー訂正用符号を、タイミング信号１３５にしたがって順次１バイトずつ読み出す。これらのデータは、そのままＥＣＣバス１１３に出力されエラー訂正手段１２に入力される。
【００４７】
次に、図１９に移り、エラーチェックの終了した１番目のセクタのデータを今度は内部データバス１１４へ（すなわちホストコンピュータ２側へ）出力するために、データ切り替え手段１１の切り替え状態を反転し、時点ｔ９で第１のメモリアドレス８２のアドレスは「１００」のままとし、第２のメモリアドレス８３のアドレスを「１０１」とする。時点ｔ１０以降、再度第１のメモリ４からアドレス「１００」のセクタデータを読み出す。このセクタデータは内部データバス１１４側に出力される。これと並行して、第２のメモリ５のアドレス「１０１」から２番目のセクタの５１２バイトのデータおよび付随する３バイトのエラー訂正用符号を順次１バイトずつ読み出し、これをエラー訂正手段１２につながるＥＣＣバス１１３に出力する。両セクタデータの読み出しが終了した後、時点ｔ１１で今度は、エラーチェックの終了した第２のメモリ５のアドレス「１０１」を第１のメモリ４のメモリアドレス８２に出力するとともに、第２のメモリアドレスはアドレス「１０１」のままとする。データ切り替え手段１１の切り替え状態を反転する。これにより、時点ｔ１２以降、アドレス「１０１」のセクタデータを内部データバス１１４に出力すると同時に、次のセクタであるアドレス「１０２」のセクタデータをＥＣＣバス１１３側へ出力する。
【００４８】
このようにして、連続したセクタのデータのリード時に、内部データバス１１４には連続的にセクタデータが得られ、その結果、ホストコンピュータ２からは、エラー訂正手段１２によるエラーチェック処理の時間が存在しないようにみえる。
【００４９】
以上説明したように、本実施例によれば、マイクロプロセッサ８は、ライトバッファ７に格納された奇数番目のセクタデータを第１のメモリ４に、偶数番目のセクタデータを第２のメモリ５に格納することにより、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【００５０】
図１２は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。
【００５１】
メモリ９、メモリバス９１、データ切り替え手段９２以外は、図１と同一の構成であり、同一の動作を行なう。メモリ９は、図１の第１のメモリ４および第２のメモリ５の持つバス幅の２倍のバス幅を持ち、メモリバス９１によって、メモリ制御装置１のデータ切り替え手段９２とローカルバス６に接続される。データ切り替え手段９２は、メモリバス９１からの上位データと下位データを内部データバス１１４およびＥＣＣバス１１３に切り換える。
【００５２】
図１３は、データ切り替え手段９２の構成を示すブロック図である。
【００５３】
データ選択設定レジスタ１１５、リードデータ選択回路１１６、エラー訂正手段入力データ選択回路１１７は、図３のブロック図に示すものと同一の動作を行なう。メモリバス９１からのデータは、上位データ９１１と下位データ９１２として、リードデータ選択レジスタ１１６およびエラー訂正手段入力データ選択回路１１７に入力される。リードデータ選択レジスタ１１６では、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に上位データ９１１または下位データ９１２を出力する。同様に、エラー訂正手段入力データ選択回路１１７においても、ＥＣＣバス１１３に上位データ９１１または下位データ９１２を出力する。
【００５４】
つまり、システムバス３の２倍のバス幅を持つメモリ９に対しても、マイクロプロセッサ８は、ライトバッファ７に格納されている２Ｎ−１番目のセクタデータを同一メモリバス上の上位に、２Ｎ番目のセクタデータを下位に格納することで、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【００５５】
図１４は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。
【００５６】
図１４では、図１のブロック図に示されているライトバッファ７を使用しない構成である。つまり、ホストコンピュータ２がライトするセクタデータは、ライトバッファに一時的に格納されるのではく、直接第１のメモリ４または第２のメモリ５に書き込まれる。そこで、データ切り替え手段９３では、ホストコンピュータ２がセクタデータをライトする場合に、内部データバス１１４からデータを第１のメモリバス１１１または第２のメモリバス１１２に切り換えて出力する。
【００５７】
図１５は、データ切り替え手段９３の構成を示すブロック図である。
【００５８】
データ選択設定レジスタ１１５、リードデータ選択回路１１６、エラー訂正手段入力データ選択回路１１７は、図３のブロック図に示すものと同一の動作を行なう。ライトデータ選択回路１１８は、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４のセクタデータを第１のメモリバス１１１または第２のメモリバス１１２に切り換えて出力する。データ選択設定レジスタ１１５が’０’のとき、内部データバス１１４のセクタデータを第１のメモリバス１１１に出力し、データ選択設定レジスタ１１５が’１’のとき、内部データバス１１４のセクタデータを第２のメモリバス１１２に出力する。
【００５９】
つまり、データ切り替え手段１１のライトデータ選択回路１１８は、２Ｎ−１番目のセクタデータを第１のメモリバス１１１に、２Ｎ番目のセクタデータを第２のメモリバス１１２に出力することで、第１のメモリ４には２Ｎ−１番目のセクタデータ、第２のメモリ５には２Ｎ番目のセクタデータが格納される。これにより、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ホストコンピュータが任意のバイト幅を持つセクタデータをライトするときには、複数（１以上）のメモリから構成される第１のメモリには２Ｎ−１番目のセクタデータを、第２のメモリには２Ｎ番目のセクタデータを格納できる。これにより、ホストコンピュータがセクタデータをリードするときには、第１のメモリから読み出した２Ｎ＋１番目のセクタデータをホストコンピュータに出力すると同時に、第２のメモリから読み出した２Ｎ番目のセクタデータ（次にホストコンピュータがリードするセクタデータ）をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。また、第２のメモリから読み出した２Ｎ番目のセクタデータをホストコンピュータに出力すると同時に、第１のメモリから読み出した２Ｎ−１番目のセクタデータ（次にホストコンピュータがリードするセクタデータ）をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。したがって、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。
【００６１】
さらに、システムバスの２倍のバス幅を持つメモリバスに接続されるメモリに対しても、メモリバスの上位側に２Ｎ−１番目のセクタデータを、下位側に２Ｎ番目のセクタデータを格納する。これにより、メモリバスの上位側に格納されている２Ｎ−１番目のセクタデータと２Ｎ番目のセクタデータを同時に読み出すことが可能となり、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の外部記憶装置のシステム構成を示すブロック図。
【図２】システムインタフェース部１３の構成を示すブロック図。
【図３】データ切り換え手段１１の構成を示すブロック図。
【図４】リードデータ選択回路１１６の真理値表を示す図表。
【図５】エラー訂正手段入力データ選択回路１１７の真理値表。
【図６】ホストコンピュータ２の動作を示すフローチャート。
【図７】マイクロプロセッサ８の動作を示すフローチャート。
【図８】マイクロプロセッサ８の動作を示すフローチャート。
【図９】マイクロプロセッサ８の動作を示すフローチャート。
【図１０】マイクロプロセッサ８の動作を示すフローチャート。
【図１１】マイクロプロセッサ８の動作を示すフローチャート。
【図１２】本発明の外部記憶装置の他の実施例のシステム構成を示すブロック図。
【図１３】データ切り換え手段９２の構成を示すブロック図。
【図１４】本発明の外部記憶装置のさらに他の実施例のシステム構成を示すブロック図。
【図１５】データ切り換え手段９３の構成を示すブロック図。
【図１６】実施例におけるライト処理の動作例を示すタイミング図。
【図１７】第１のメモリ４および第２のメモリ５の説明図。
【図１８】実施例におけるリード処理の動作例を示すタイミング図。
【図１９】図１８のタイミング図に続くタイミング図。
【図２０】本発明の外部記憶装置を内蔵したメモリカードの外観図。
【符号の説明】
１…メモリ制御装置、２…ホストコンピュータ、３…システムバス、４…第１のメモリ、５…第２のメモリ、６…ローカルバス、７…ライトバッファ、８…マイクロプロセッサ、９…メモリ、１１…データ切り替え手段、１２…エラー訂正手段、１３…システムインタフェース部、２２…制御信号、３１…ホストコンピュータバス、３２…外部バス、６１…ライトバッファバス、６２…マイクロプロセッサバス、８１…ライトバッファアドレス、８２…第１のメモリアドレス、８３…第２のメモリアドレス、８４…メモリアドレス、９１…メモリバス、９２…データ切り替え手段、９３…データ切り替え手段、１１１…第１のメモリバス、１１２…第２のメモリバス、１１３…ＥＣＣバス、１１４…内部データバス、１１５…データ選択設定レジスタ、１１６…リードデータ選択回路、１１７…エラー訂正手段入力データ選択回路、１３１…割り込み信号、１３２…リード信号、１３３…ライト信号、１３４…転送終了信号、１３５…タイミング信号、１３６…データバッファ、１３７…アクセス設定レジスタ、１３８…制御信号デコード部、１３９…ステータスレジスタ、９１１…メモリバス９１の上位データ、９１２…メモリバス９１の下位データ。
Claims (8)
- ホストコンピュータとのインタフェースを司るシステムインタフェース部と、
該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第１のメモリおよび第２のメモリと、
前記ホストコンピュータから前記第１および第２のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第１および第２のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第１および第２のメモリの一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記第１および第２のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置。 - 請求項１に記載の外部記憶装置において、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記第１のメモリのメモリバスを接続するとともに、その他方へ前記第２のメモリのメモリバスを接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記第１および第２のメモリのセクタデータの読み出しを行うことを特徴とする外部記憶装置。
- 請求項１または２に記載の外部記憶装置において、
前記ホストコンピュータから前記第１および第２のメモリへのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記第１および第２のメモリへのセクタデータの格納を行うことを特徴とする外部記憶装置。 - ホストコンピュータとのインタフェースを司るシステムインタフェース部と、
該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
前記システムバスのバス幅の２倍のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としてのメモリと、
前記ホストコンピュータから前記メモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータのうち奇数番目のセクタデータを上記メモリバスの上位側のメモリに格納するとともに、偶数番目のセクタデータを上記メモリバスの下位側のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記メモリの上位側から読み出して前記エラー訂正手段に供給し、その後、前記メモリの上位側および下位側の一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置。 - 請求項４に記載の外部記憶装置において、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記メモリバスの上位側を接続するとともに、その他方へ前記メモリバスの下位側を接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記メモリの上位側および下位側のセクタデータの読み出しを行うことを特徴とする外部記憶装置。
- 請求項４または５に記載の外部記憶装置において、
前記ホストコンピュータから前記メモリ上位側および下位側へのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記メモリの上位側および下位側へのセクタデータの格納を行うことを特徴とする外部記憶装置。 - セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第１のメモリ、および、偶数番目のセクタのセクタデータを格納する第２のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、ホストコンピュータから前記第１および第２のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備えるものにおいて、
前記外部記憶装置の制御手段は、
前記ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第１のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第２のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ１番目のセクタデータを前記第１のメモリから前記ホストコンピュータへ転送する間に２番目のセクタデータを前記第２のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ２番目のセクタデータを前記第２のメモリから前記ホストコンピュータへ転送する間に３番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだＮ番目のセクタデータを前記ホストコンピュータへ転送する間にＮ＋１番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うこと
を特徴とする外部記憶装置のメモリアクセス制御方法。 - セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する上位側記憶領域および偶数番目のセクタのセクタデータを格納する下位側記憶領域を有するメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、ホストコンピュータから前記メモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備えるものにおいて、
前記外部記憶装置の制御手段は、
前記ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記メモリの上位側記憶領域に格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記メモリの下位側記憶領域に格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、１番目のセクタデータを前記メモリの上位側記憶領域から読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ１番目のセクタデータを前記メモリの上位側記憶領域から前記ホストコンピュータへ転送する間に２番目のセクタデータを前記メモリの下位側記憶領域から読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ２番目のセクタデータを前記メモリの下位側記憶領域から前記ホストコンピュータへ転送する間に３番目のセクタデータを前記メモリの上位側記憶領域から読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだＮ番目のセクタデータを前記ホストコンピュータへ転送する間にＮ＋１番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うこと
を特徴とする外部記憶装置のメモリアクセス制御方法。
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| US6275876B1 (en) * | 1999-05-21 | 2001-08-14 | International Business Machines Corporation | Specifying wrap register for storing memory address to store completion status of instruction to external device |
| US6473872B1 (en) * | 2000-03-08 | 2002-10-29 | Infineon Technologies Ag | Address decoding system and method for failure toleration in a memory bank |
| US6738942B1 (en) * | 2000-06-02 | 2004-05-18 | Vitesse Semiconductor Corporation | Product code based forward error correction system |
| US7103821B2 (en) * | 2002-07-03 | 2006-09-05 | Intel Corporation | Method and apparatus for improving network router line rate performance by an improved system for error checking |
| JP4368587B2 (ja) * | 2003-01-14 | 2009-11-18 | 富士通株式会社 | バスブリッジ回路、バス接続システム、及びバスブリッジ回路のデータエラー通知方法 |
| US20040193763A1 (en) * | 2003-03-28 | 2004-09-30 | Fujitsu Limited | Inter-bus communication interface device and data security device |
| US7254747B2 (en) * | 2003-03-28 | 2007-08-07 | General Electric Company | Complex system diagnostic service model selection method and apparatus |
| US6906961B2 (en) * | 2003-06-24 | 2005-06-14 | Micron Technology, Inc. | Erase block data splitting |
| EP1538525A1 (en) * | 2003-12-04 | 2005-06-08 | Texas Instruments Incorporated | ECC computation simultaneously performed while reading or programming a flash memory |
| JP4357304B2 (ja) * | 2004-01-09 | 2009-11-04 | 株式会社バッファロー | 外部記憶装置 |
| KR100626391B1 (ko) * | 2005-04-01 | 2006-09-20 | 삼성전자주식회사 | 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템 |
| KR101373793B1 (ko) * | 2006-10-04 | 2014-03-13 | 마벨 월드 트레이드 리미티드 | 플래시 메모리 제어 인터페이스 |
| US7797594B1 (en) * | 2007-07-05 | 2010-09-14 | Oracle America, Inc. | Built-in self-test of 3-dimensional semiconductor memory arrays |
| KR101433620B1 (ko) * | 2007-08-17 | 2014-08-25 | 삼성전자주식회사 | 처리량을 높이기 위하여 더블 버퍼링 구조와 파이프라이닝기법을 이용하는 디코더 및 그 디코딩 방법 |
| KR101466694B1 (ko) * | 2007-08-28 | 2014-11-28 | 삼성전자주식회사 | Ｅｃｃ 회로, ｅｃｃ 회로를 구비하는 메모리 시스템 및그의 오류 정정 방법 |
| KR101437517B1 (ko) * | 2007-10-23 | 2014-09-05 | 삼성전자주식회사 | 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법 |
| JP5218228B2 (ja) * | 2008-04-23 | 2013-06-26 | 新東工業株式会社 | 搬送装置及びブラスト加工装置 |
| KR101510452B1 (ko) * | 2008-06-11 | 2015-04-10 | 삼성전자주식회사 | 그래픽 메모리의 데이터 라이트 제어 방법 및 그 장치 |
| JP5472808B2 (ja) * | 2010-03-01 | 2014-04-16 | ソリッド ステート ストレージ ソリューションズ インク | 外部記憶装置およびそのメモリアクセス制御方法 |
| US8799747B2 (en) * | 2010-06-03 | 2014-08-05 | Seagate Technology Llc | Data hardening to compensate for loss of data retention characteristics in a non-volatile memory |
| US8713377B2 (en) | 2011-12-15 | 2014-04-29 | General Electric Company | System and method to assess serviceability of device |
| KR102002925B1 (ko) | 2012-11-01 | 2019-07-23 | 삼성전자주식회사 | 메모리 모듈, 그것을 포함하는 메모리 시스템, 그것의 구동 방법 |
| US8959420B1 (en) * | 2012-12-19 | 2015-02-17 | Datadirect Networks, Inc. | Data storage system and method for data migration between high-performance computing architectures and data storage devices using memory controller with embedded XOR capability |
| JP2015049633A (ja) * | 2013-08-30 | 2015-03-16 | 富士通株式会社 | 情報処理装置、データ修復プログラム、及びデータ修復方法 |
| US9495242B2 (en) | 2014-07-30 | 2016-11-15 | International Business Machines Corporation | Adaptive error correction in a memory system |
| EP3133065A1 (en) | 2015-08-21 | 2017-02-22 | Merck Patent GmbH | Compounds for optically active devices |
| US9772894B2 (en) * | 2016-01-29 | 2017-09-26 | Netapp, Inc. | Systems, methods, and machine-readable media to perform state data collection |
| JP2018156716A (ja) | 2017-03-21 | 2018-10-04 | 株式会社東芝 | 磁気ディスク装置、コントローラ及び方法 |
| US11953988B2 (en) * | 2019-05-23 | 2024-04-09 | Micron Technology, Inc. | Error correction memory device with fast data access |
| US11675660B2 (en) * | 2019-05-24 | 2023-06-13 | Texas Instruments Incorporated | Parallelized scrubbing transactions |
| CN116597886B (zh) * | 2023-07-18 | 2023-10-24 | 深圳中安辰鸿技术有限公司 | 对npu中的lsu进行验证的方法及相关设备 |
Family Cites Families (135)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4064558A (en) | 1976-10-22 | 1977-12-20 | General Electric Company | Method and apparatus for randomizing memory site usage |
| US4389715A (en) | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| US4498146A (en) | 1982-07-30 | 1985-02-05 | At&T Bell Laboratories | Management of defects in storage media |
| JPS59126990U (ja) | 1983-02-15 | 1984-08-27 | 株式会社神戸製鋼所 | 薄板ド−ムの屋根構造 |
| JPS6084522U (ja) | 1983-11-17 | 1985-06-11 | タケヤ化学工業株式会社 | 収納容器 |
| JPS618798A (ja) | 1984-06-21 | 1986-01-16 | Nec Corp | 不揮発性記憶装置 |
| JPS62239252A (ja) | 1986-04-09 | 1987-10-20 | Nec Corp | 記憶装置 |
| JPH0620483Y2 (ja) | 1986-08-26 | 1994-06-01 | フクダ電子株式会社 | 小児，未熟児用生体誘導電極 |
| US4953122A (en) | 1986-10-31 | 1990-08-28 | Laserdrive Ltd. | Pseudo-erasable and rewritable write-once optical disk memory system |
| JPH0533252Y2 (ja) | 1986-11-14 | 1993-08-24 | ||
| JPS62240423A (ja) | 1986-12-25 | 1987-10-21 | Suzuki Motor Co Ltd | ２サイクルエンジンの排気制御装置 |
| JPS63219045A (ja) | 1987-03-09 | 1988-09-12 | Hitachi Ltd | Ｉｃカ−ド |
| US5257367A (en) * | 1987-06-02 | 1993-10-26 | Cab-Tek, Inc. | Data storage system with asynchronous host operating system communication link |
| US4905242A (en) | 1987-06-09 | 1990-02-27 | The United States Of America As Represented By The Secretary Of The Air Force | Pipelined error detection and correction apparatus with programmable address trap |
| JPS63200398U (ja) | 1987-06-11 | 1988-12-23 | ||
| DE3728521A1 (de) | 1987-08-26 | 1989-03-09 | Siemens Ag | Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins |
| US4970692A (en) | 1987-09-01 | 1990-11-13 | Waferscale Integration, Inc. | Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin |
| JPH0756816B2 (ja) | 1987-09-30 | 1995-06-14 | 積水化学工業株式会社 | 管継手 |
| US5053990A (en) | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
| US5485474A (en) * | 1988-02-25 | 1996-01-16 | The President And Fellows Of Harvard College | Scheme for information dispersal and reconstruction |
| US4949309A (en) | 1988-05-11 | 1990-08-14 | Catalyst Semiconductor, Inc. | EEPROM utilizing single transistor per cell capable of both byte erase and flash erase |
| US5198380A (en) | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5268870A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
| US4888773A (en) | 1988-06-15 | 1989-12-19 | International Business Machines Corporation | Smart memory card architecture and interface |
| JP2776835B2 (ja) | 1988-07-08 | 1998-07-16 | 株式会社日立製作所 | 欠陥救済用の冗長回路を有する半導体メモリ |
| JP2750704B2 (ja) | 1988-08-29 | 1998-05-13 | 日立マクセル株式会社 | Ｉｃカードの情報書込み方式及びｉｃカード |
| JPH0283892A (ja) | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| US5067111A (en) | 1988-10-28 | 1991-11-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a majority logic for determining data to be read out |
| JPH02123442A (ja) | 1988-11-02 | 1990-05-10 | Hitachi Ltd | 高速化メモリ |
| US5172338B1 (en) | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| EP0617363B1 (en) | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
| US5058116A (en) | 1989-09-19 | 1991-10-15 | International Business Machines Corporation | Pipelined error checking and correction for cache memories |
| US5200959A (en) | 1989-10-17 | 1993-04-06 | Sundisk Corporation | Device and method for defect handling in semi-conductor memory |
| JPH03131951A (ja) | 1989-10-18 | 1991-06-05 | Fujitsu Ltd | データ転送方式 |
| JPH0744669Y2 (ja) | 1989-11-27 | 1995-10-11 | 株式会社淀川製鋼所 | 断熱壁パネルの連結構造 |
| US5142540A (en) * | 1990-03-13 | 1992-08-25 | Glasser Lance A | Multipart memory apparatus with error detection |
| US5267241A (en) * | 1990-04-04 | 1993-11-30 | Avasem Corporation | Error correction code dynamic range control system |
| US5956524A (en) * | 1990-04-06 | 1999-09-21 | Micro Technology Inc. | System and method for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources |
| US5335234A (en) | 1990-06-19 | 1994-08-02 | Dell Usa, L.P. | Error correction code pipeline for interleaved memory system |
| WO1992005495A1 (en) * | 1990-09-20 | 1992-04-02 | Fujitsu Limited | Input/output controller |
| GB2251324B (en) | 1990-12-31 | 1995-05-10 | Intel Corp | File structure for a non-volatile semiconductor memory |
| GB2251323B (en) | 1990-12-31 | 1994-10-12 | Intel Corp | Disk emulation for a non-volatile semiconductor memory |
| US5293236A (en) | 1991-01-11 | 1994-03-08 | Fuji Photo Film Co., Ltd. | Electronic still camera including an EEPROM memory card and having a continuous shoot mode |
| US5218569A (en) | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US5295255A (en) | 1991-02-22 | 1994-03-15 | Electronic Professional Services, Inc. | Method and apparatus for programming a solid state processor with overleaved array memory modules |
| US5504760A (en) | 1991-03-15 | 1996-04-02 | Sandisk Corporation | Mixed data encoding EEPROM system |
| US5396468A (en) | 1991-03-15 | 1995-03-07 | Sundisk Corporation | Streamlined write operation for EEPROM system |
| US5270979A (en) | 1991-03-15 | 1993-12-14 | Sundisk Corporation | Method for optimum erasing of EEPROM |
| JPH04308971A (ja) | 1991-04-06 | 1992-10-30 | Nippon Steel Corp | バイナリサーチメモリ |
| US5612964A (en) * | 1991-04-08 | 1997-03-18 | Haraszti; Tegze P. | High performance, fault tolerant orthogonal shuffle memory and method |
| JPH04311236A (ja) | 1991-04-09 | 1992-11-04 | Nec Corp | メモリエラー処理回路 |
| US5663901A (en) | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
| JPH04354218A (ja) | 1991-05-30 | 1992-12-08 | Oki Electric Ind Co Ltd | データ伝送方式 |
| US5291584A (en) | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
| US5430859A (en) | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| EP0528280B1 (en) | 1991-08-09 | 1997-11-12 | Kabushiki Kaisha Toshiba | Memory card apparatus |
| WO1993004432A2 (en) * | 1991-08-16 | 1993-03-04 | Multichip Technology | High-performance dynamic memory system |
| JPH0567005A (ja) | 1991-09-09 | 1993-03-19 | Nec Corp | 記録媒体アクセス方式 |
| US6230233B1 (en) | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
| US5438573A (en) | 1991-09-13 | 1995-08-01 | Sundisk Corporation | Flash EEPROM array data and header file structure |
| KR950003347B1 (ko) | 1991-09-24 | 1995-04-10 | 가부시키가이샤 도시바 | 불휘발성 반도체 기억장치 |
| US5499337A (en) * | 1991-09-27 | 1996-03-12 | Emc Corporation | Storage device array architecture with solid-state redundancy unit |
| US5778418A (en) | 1991-09-27 | 1998-07-07 | Sandisk Corporation | Mass computer storage system having both solid state and rotating disk types of memory |
| US6026505A (en) * | 1991-10-16 | 2000-02-15 | International Business Machines Corporation | Method and apparatus for real time two dimensional redundancy allocation |
| KR930008838A (ko) | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
| US6347051B2 (en) * | 1991-11-26 | 2002-02-12 | Hitachi, Ltd. | Storage device employing a flash memory |
| TW261687B (ja) | 1991-11-26 | 1995-11-01 | Hitachi Seisakusyo Kk | |
| JP3407317B2 (ja) | 1991-11-28 | 2003-05-19 | 株式会社日立製作所 | フラッシュメモリを使用した記憶装置 |
| US5361227A (en) | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5297029A (en) | 1991-12-19 | 1994-03-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5341487A (en) | 1991-12-20 | 1994-08-23 | International Business Machines Corp. | Personal computer having memory system with write-through cache and pipelined snoop cycles |
| JP2602570Y2 (ja) | 1992-02-15 | 2000-01-17 | 日本電気株式会社 | 半導体装置用リードフレーム |
| JPH05274219A (ja) | 1992-03-27 | 1993-10-22 | Alps Electric Co Ltd | 記憶装置 |
| JP3299564B2 (ja) | 1992-05-11 | 2002-07-08 | 松下電器産業株式会社 | メモリ装置 |
| US5532962A (en) | 1992-05-20 | 1996-07-02 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| JP3328321B2 (ja) | 1992-06-22 | 2002-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0620483A (ja) | 1992-06-30 | 1994-01-28 | Advanced Saakitsuto Technol:Kk | フラッシュｅｅｐｒｏｍ制御回路、およびフラッシュメモリカード |
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| JPH0644144A (ja) | 1992-07-23 | 1994-02-18 | Mitsubishi Electric Corp | 半導体ディスク装置 |
| US5315541A (en) | 1992-07-24 | 1994-05-24 | Sundisk Corporation | Segmented column memory array |
| JP2647312B2 (ja) | 1992-09-11 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性半導体記憶装置 |
| JPH06105443A (ja) | 1992-09-17 | 1994-04-15 | Fujitsu Ltd | 流体搬送装置 |
| US5428621A (en) | 1992-09-21 | 1995-06-27 | Sundisk Corporation | Latent defect handling in EEPROM devices |
| JPH06110793A (ja) | 1992-09-30 | 1994-04-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP3105092B2 (ja) | 1992-10-06 | 2000-10-30 | 株式会社東芝 | 半導体メモリ装置 |
| CA2080159C (en) | 1992-10-08 | 1998-09-15 | Paul Alan Gresham | Digital signal processor interface |
| US5473753A (en) | 1992-10-30 | 1995-12-05 | Intel Corporation | Method of managing defects in flash disk memories |
| US5459850A (en) | 1993-02-19 | 1995-10-17 | Conner Peripherals, Inc. | Flash solid state drive that emulates a disk drive and stores variable length and fixed lenth data blocks |
| JP3078946B2 (ja) | 1993-03-11 | 2000-08-21 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 一括消去型不揮発性メモリの管理方法及び半導体ディスク装置 |
| US5519843A (en) | 1993-03-15 | 1996-05-21 | M-Systems | Flash memory system providing both BIOS and user storage capability |
| KR970008188B1 (ko) | 1993-04-08 | 1997-05-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치 |
| GB9312199D0 (en) * | 1993-06-14 | 1993-07-28 | Raychem Gmbh | Heat shrinkable article |
| US5509134A (en) | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
| US5422842A (en) | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
| US5909541A (en) | 1993-07-14 | 1999-06-01 | Honeywell Inc. | Error detection and correction for data stored across multiple byte-wide memory devices |
| JP2556655B2 (ja) | 1993-08-03 | 1996-11-20 | 東芝イーエムアイ株式会社 | データ記録再生装置 |
| JPH0756816A (ja) | 1993-08-20 | 1995-03-03 | Yokogawa Electric Corp | メモリの制御装置 |
| US5629949A (en) * | 1993-09-21 | 1997-05-13 | Cirrus Logic, Inc. | Error correction verification method and apparatus using CRC check remainders |
| JP3215237B2 (ja) | 1993-10-01 | 2001-10-02 | 富士通株式会社 | 記憶装置および記憶装置の書き込み／消去方法 |
| US20030088611A1 (en) * | 1994-01-19 | 2003-05-08 | Mti Technology Corporation | Systems and methods for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources |
| US5603001A (en) | 1994-05-09 | 1997-02-11 | Kabushiki Kaisha Toshiba | Semiconductor disk system having a plurality of flash memories |
| US5689727A (en) | 1994-09-08 | 1997-11-18 | Western Digital Corporation | Disk drive with pipelined embedded ECC/EDC controller which provides parallel operand fetching and instruction execution |
| US5761220A (en) * | 1994-09-19 | 1998-06-02 | Cirrus Logic, Inc. | Minimum latency asynchronous data path controller in a digital recording system |
| US5508971A (en) | 1994-10-17 | 1996-04-16 | Sandisk Corporation | Programmable power generation circuit for flash EEPROM memory systems |
| US6125469A (en) * | 1994-10-18 | 2000-09-26 | Cirrus Logic, Inc. | Error correction method and apparatus |
| US5640506A (en) * | 1995-02-15 | 1997-06-17 | Mti Technology Corporation | Integrity protection for parity calculation for raid parity cache |
| JP3782840B2 (ja) * | 1995-07-14 | 2006-06-07 | 株式会社ルネサステクノロジ | 外部記憶装置およびそのメモリアクセス制御方法 |
| US5845313A (en) | 1995-07-31 | 1998-12-01 | Lexar | Direct logical block addressing flash memory mass storage architecture |
| US5907856A (en) | 1995-07-31 | 1999-05-25 | Lexar Media, Inc. | Moving sectors within a block of information in a flash memory mass storage architecture |
| JPH09212429A (ja) | 1996-01-30 | 1997-08-15 | Oki Electric Ind Co Ltd | 不揮発性半導体ディスク装置 |
| WO1997032253A1 (en) | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US5642316A (en) | 1996-05-21 | 1997-06-24 | Information Storage Devices, Inc. | Method and apparatus of redundancy for non-volatile memory integrated circuits |
| EP0862762B1 (en) | 1996-08-16 | 2002-10-09 | Tokyo Electron Device Limited | Semiconductor memory device having error detection and correction |
| US5841712A (en) | 1996-09-30 | 1998-11-24 | Advanced Micro Devices, Inc. | Dual comparator circuit and method for selecting between normal and redundant decode logic in a semiconductor memory device |
| US5831914A (en) | 1997-03-31 | 1998-11-03 | International Business Machines Corporation | Variable size redundancy replacement architecture to make a memory fault-tolerant |
| DE69837123T2 (de) * | 1997-04-02 | 2007-11-29 | Matsushita Electric Industrial Co., Ltd., Kadoma | Hochgeschwindigkeits-Daten-Ein/Ausgangsgerät zur Übertragung der Daten in den internen Speicher, Behandlungsausführung auf den Daten und Ausgabe der Daten |
| JP3565687B2 (ja) | 1997-08-06 | 2004-09-15 | 沖電気工業株式会社 | 半導体記憶装置およびその制御方法 |
| US5878059A (en) * | 1997-09-24 | 1999-03-02 | Emc Corporation | Method and apparatus for pipelining an error detection algorithm on an n-bit word stored in memory |
| US5920515A (en) * | 1997-09-26 | 1999-07-06 | Advanced Micro Devices, Inc. | Register-based redundancy circuit and method for built-in self-repair in a semiconductor memory device |
| US5896327A (en) | 1997-10-27 | 1999-04-20 | Macronix International Co., Ltd. | Memory redundancy circuit for high density memory with extra row and column for failed address storage |
| US5889711A (en) | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
| US5933370A (en) | 1998-01-09 | 1999-08-03 | Information Storage Devices, Inc. | Trimbit circuit for flash memory |
| US6002620A (en) | 1998-01-09 | 1999-12-14 | Information Storage Devices, Inc. | Method and apparatus of column redundancy for non-volatile analog and multilevel memory |
| JP4290270B2 (ja) | 1999-04-13 | 2009-07-01 | 株式会社ルネサステクノロジ | 不良解析システム、致命不良抽出方法及び記録媒体 |
| JP4308971B2 (ja) | 1999-05-18 | 2009-08-05 | 株式会社ブリヂストン | カーブ部を有するパイプコンベヤのねじれ防止方法 |
| US6426893B1 (en) * | 2000-02-17 | 2002-07-30 | Sandisk Corporation | Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks |
| KR100655279B1 (ko) | 2000-12-14 | 2006-12-08 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| US6373758B1 (en) | 2001-02-23 | 2002-04-16 | Hewlett-Packard Company | System and method of operating a programmable column fail counter for redundancy allocation |
| US6445626B1 (en) | 2001-03-29 | 2002-09-03 | Ibm Corporation | Column redundancy architecture system for an embedded DRAM |
| KR100434315B1 (ko) | 2001-06-11 | 2004-06-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법 |
| JP2004046530A (ja) * | 2002-07-11 | 2004-02-12 | Hitachi Ltd | 電子申請システムの動作属性指定装置、プログラムの動作属性指定装置及び動作属性指定方法並びにコンピュータシステム |
| JP4354218B2 (ja) | 2003-06-16 | 2009-10-28 | 王子キノクロス株式会社 | 壁紙の製造方法 |
| US20070082104A1 (en) * | 2004-08-12 | 2007-04-12 | Sophie De Baets | Functional sugar replacement |
| US7289363B2 (en) | 2005-05-19 | 2007-10-30 | Micron Technology, Inc. | Memory cell repair using fuse programming method in a flash memory device |
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