JPS6180447A - 記憶装置のストア制御方式 - Google Patents
記憶装置のストア制御方式Info
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- JPS6180447A JPS6180447A JP20166884A JP20166884A JPS6180447A JP S6180447 A JPS6180447 A JP S6180447A JP 20166884 A JP20166884 A JP 20166884A JP 20166884 A JP20166884 A JP 20166884A JP S6180447 A JPS6180447 A JP S6180447A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶装置の制御方式に係り、特に連続したアド
レスに対する複数のストア要求に好適なストア制御方式
に関する。
レスに対する複数のストア要求に好適なストア制御方式
に関する。
従来の情報処理装置においては、記憶装置のストア単位
幅内に複数のストア要求が発行された場合１例えそのス
トア要求がアドレス順に発行された場合でも、各ストア
要求は別々にパーシャルストアとして処理され、結果的
には記憶＠置の同一アドレスに連続して何回ものストア
が行われており、記憶装置のスループットが低下すると
いう問題があった。単純に複数回に亘って転送されてき
たデータを１回でストアすることは特開昭５０−１００
９３２号公報で知られているが、これは必ずしも転送さ
れてくる全てのデータをストアしない制御情報が伴う場
合にはそのまま適用できない。
幅内に複数のストア要求が発行された場合１例えそのス
トア要求がアドレス順に発行された場合でも、各ストア
要求は別々にパーシャルストアとして処理され、結果的
には記憶＠置の同一アドレスに連続して何回ものストア
が行われており、記憶装置のスループットが低下すると
いう問題があった。単純に複数回に亘って転送されてき
たデータを１回でストアすることは特開昭５０−１００
９３２号公報で知られているが、これは必ずしも転送さ
れてくる全てのデータをストアしない制御情報が伴う場
合にはそのまま適用できない。
本発明の目的は、連続したアドレスに対して発行された
別々のストア要求を併合し、記憶装置に対するパーシャ
ルストア要求の発行回数を減らすとともにストア回数そ
のものも減らすことにより。
別々のストア要求を併合し、記憶装置に対するパーシャ
ルストア要求の発行回数を減らすとともにストア回数そ
のものも減らすことにより。
より高いスループットの記憶制御方式を提供することに
ある。
ある。
本発明は、処理装置からストア要求を発行する単位（以
後エレメントと略す）毎に１ビツトの有意ビットを設け
、該エレメントが真にストア要求か否かの識別を行う。
後エレメントと略す）毎に１ビツトの有意ビットを設け
、該エレメントが真にストア要求か否かの識別を行う。
ストア制御回路はストアアドレスと有意ビットにより該
エレメントのストアが後続のストアと併合可能か否か判
定し、可能ならば、併合完了まで該エレメントのストア
データ。
エレメントのストアが後続のストアと併合可能か否か判
定し、可能ならば、併合完了まで該エレメントのストア
データ。
ストアマークをスタックに保存して記憶装置へのストア
要求を抑止する。これをベンディング処理と称す。また
、該ストア処理以前にベンディング処理となったストア
要求があれば、これとストアデータ、ストアマークの併
合を行ない記憶装置へのストア要求を発行する。これを
マージ処理と称す。
要求を抑止する。これをベンディング処理と称す。また
、該ストア処理以前にベンディング処理となったストア
要求があれば、これとストアデータ、ストアマークの併
合を行ない記憶装置へのストア要求を発行する。これを
マージ処理と称す。
以上述べた様に、エレメント毎に処理装置が発行するス
トア要求を、ベンディング処理、マージ処理を行うこと
により併合し、実際に記憶装置に対して発行されるスト
ア要求回数を減らすことにより、記憶装置の使用効率の
向上が可能となる６又、一般に記憶装置にパーシャルス
トアを発行すると、記憶装置からストアする部分を含む
データをアクセス単位で読出し、パーシャルストアで変
更する部分をストアデータで置き換えたのち記憶装置に
アクセス側位で書込む動作を伴なうため。
トア要求を、ベンディング処理、マージ処理を行うこと
により併合し、実際に記憶装置に対して発行されるスト
ア要求回数を減らすことにより、記憶装置の使用効率の
向上が可能となる６又、一般に記憶装置にパーシャルス
トアを発行すると、記憶装置からストアする部分を含む
データをアクセス単位で読出し、パーシャルストアで変
更する部分をストアデータで置き換えたのち記憶装置に
アクセス側位で書込む動作を伴なうため。
アクセス囃位全体をストアする場合−（これをフルスト
アと呼ぶ）に比べて３倍程度記憶装置を占有し、使用効
率を低下させてしまうが１本発明はパーシャルストアを
フルストアへ変換することができる。
アと呼ぶ）に比べて３倍程度記憶装置を占有し、使用効
率を低下させてしまうが１本発明はパーシャルストアを
フルストアへ変換することができる。
以下１本発明の一実施例を図面により詳細に説明する０
本実施例では、エレメントは４バイト幅とし１，４バイ
ト境界から始まる４バイトにストアされ、記憶装置は８
バイト境界から始まる８バイト１位にストアを行なうも
のとしである。
本実施例では、エレメントは４バイト幅とし１，４バイ
ト境界から始まる４バイトにストアされ、記憶装置は８
バイト境界から始まる８バイト１位にストアを行なうも
のとしである。
第１図は本発明の一実施例のブロック図である。
該実施例の記憶装置をアクセスするのに用いられるアド
レスは、第２図に示すように、ビット８からビット３１
までの２４ビツトで構成され、バイト岸位で最大１６メ
ガバイトまでアドレス付は可能である。
レスは、第２図に示すように、ビット８からビット３１
までの２４ビツトで構成され、バイト岸位で最大１６メ
ガバイトまでアドレス付は可能である。
第１図において、エレメントの記憶装置１４へのストア
に際し・、処理装置１５からは８バイトのストアデータ
と該８バイトのストアデータのうち有効な情報の入って
いるバイトを示す８ピントのストアマークが各々パス１
６及び１７を介し、ストアデータスタック（０）４又は
ストアデータスタック（１）５．ストアマークスタック
（０）６又はストアデータスタック（１）フヘセットさ
れる。ストアアドレスはパス１８を介してストアアドレ
スレジスタ１ヘセツトされる。また各エレメントを実際
に記憶装ｆｆ１１４ヘスドアするか否かを制御する為に
、エレメント毎に１ビツトのエレメント制御ビットを持
ち、エレメントのストア処理開始に先立ちエレメント制
御ビットレジスタ２ヘセツトし１ておく。
に際し・、処理装置１５からは８バイトのストアデータ
と該８バイトのストアデータのうち有効な情報の入って
いるバイトを示す８ピントのストアマークが各々パス１
６及び１７を介し、ストアデータスタック（０）４又は
ストアデータスタック（１）５．ストアマークスタック
（０）６又はストアデータスタック（１）フヘセットさ
れる。ストアアドレスはパス１８を介してストアアドレ
スレジスタ１ヘセツトされる。また各エレメントを実際
に記憶装ｆｆ１１４ヘスドアするか否かを制御する為に
、エレメント毎に１ビツトのエレメント制御ビットを持
ち、エレメントのストア処理開始に先立ちエレメント制
御ビットレジスタ２ヘセツトし１ておく。
次にｉ番目のエレメントのストア処理について説明する
。ストアマークは各々ストアデータスタック（０）４と
ストアマークスタック（０）６或いはストアデータスタ
ック（１）５とストアマークスタック（１）７のペアに
セットされる。各エレメントは４バイト幅で４バイト境
界上にストアされるので、８バイトのストアデータスタ
ック４又は５の前半又は後半の４バイトのデータのみ有
効で、これに対応し、てストアマークスタック６又は７
の前半又は後半の４ビツトのみ′１″がセットされる。
。ストアマークは各々ストアデータスタック（０）４と
ストアマークスタック（０）６或いはストアデータスタ
ック（１）５とストアマークスタック（１）７のペアに
セットされる。各エレメントは４バイト幅で４バイト境
界上にストアされるので、８バイトのストアデータスタ
ック４又は５の前半又は後半の４バイトのデータのみ有
効で、これに対応し、てストアマークスタック６又は７
の前半又は後半の４ビツトのみ′１″がセットされる。
ストア制御回路３は、ストアアドレスレジスタ１にセッ
トされているストアアドレスのビット２９．及び、エレ
メント制御レジスタ２のｉビット及びその前後のｉ−１
ビツト、ｉ＋１ビットをセレクタ３３により選択して入
力し、これをマージ要求ビットレジスタ８．ベンディン
グ要求レジスタ９．ストア要求レジスタ１０に反映する
。
トされているストアアドレスのビット２９．及び、エレ
メント制御レジスタ２のｉビット及びその前後のｉ−１
ビツト、ｉ＋１ビットをセレクタ３３により選択して入
力し、これをマージ要求ビットレジスタ８．ベンディン
グ要求レジスタ９．ストア要求レジスタ１０に反映する
。
エレメントｉに対するストア制御回路３の動作は次の様
になる。
になる。
ストアアドレスレジスタ１のビット２９が０″なら、ス
トアデータはストアデータスタック４又は５の前半に格
納される筈であり、この時連続してストアを発行するエ
レメントｉ＋１に対応するエレメント制御ビットｉ＋１
が“１″ならば、エレメントｉに対するストアとエレメ
ントｉ＋１に対するストアは併合可能があり、依ってエ
レメントｉのストアデータ、ストアマークは、エレメン
トｉ＋１のストアデータ、ストアマークが空いている方
のストアデータスタック４又は５及びストアマークスタ
ック６又は７にセットされて併合可能となるまで保留と
されねばならないにの為、マージ要求ピットレジスタ８
．ベンディング要求９゜ストア要求レジスタ１０には各
々０．１．１がセットされる。ここで、′″Ｉ ＩＩは
当該要求有り １１０ Ｈ″は無しを意味している。ス
トア要求制御回路１３はベンディング要求レジスタ９が
″Ｏｐｐの時のみストア要求レジスタｌＯの内容を記憶
装置１４へ伝えるので、エレメントｉに対する記憶袋［
１４のストア要求は抑止される。
トアデータはストアデータスタック４又は５の前半に格
納される筈であり、この時連続してストアを発行するエ
レメントｉ＋１に対応するエレメント制御ビットｉ＋１
が“１″ならば、エレメントｉに対するストアとエレメ
ントｉ＋１に対するストアは併合可能があり、依ってエ
レメントｉのストアデータ、ストアマークは、エレメン
トｉ＋１のストアデータ、ストアマークが空いている方
のストアデータスタック４又は５及びストアマークスタ
ック６又は７にセットされて併合可能となるまで保留と
されねばならないにの為、マージ要求ピットレジスタ８
．ベンディング要求９゜ストア要求レジスタ１０には各
々０．１．１がセットされる。ここで、′″Ｉ ＩＩは
当該要求有り １１０ Ｈ″は無しを意味している。ス
トア要求制御回路１３はベンディング要求レジスタ９が
″Ｏｐｐの時のみストア要求レジスタｌＯの内容を記憶
装置１４へ伝えるので、エレメントｉに対する記憶袋［
１４のストア要求は抑止される。
エレメントｉのストアアドレスビット２９が″ｌ ＩＩ
の場合、ストアデータはストアスタック４又は５の後半
４バイトにセットされる。このときエレメント制御ビッ
トｉ−１を参照し、これが゛ビ′ならばエレメントｉ−
１による有効なストアデータ、ストアマークがスタック
に保留されている筈なので、これとマージを行なった後
ストア要求を記憶装置１４へ送出する。この為、マージ
要求ピットレジスタ８．ベンディング要求レジスタ９、
ストア要求レジスタ１０は各々、Ｌ、０．１にセットさ
れる。このときストア要求制御回路１３はストア要求を
記憶装置１４へ発行する。一方、マージ制御ピットレジ
スタ８の出力はストアデータマージ回路１１及びストア
マークマージ回路１２に入力され各々ストアデータ、ス
トアマークのマージを行なう。
の場合、ストアデータはストアスタック４又は５の後半
４バイトにセットされる。このときエレメント制御ビッ
トｉ−１を参照し、これが゛ビ′ならばエレメントｉ−
１による有効なストアデータ、ストアマークがスタック
に保留されている筈なので、これとマージを行なった後
ストア要求を記憶装置１４へ送出する。この為、マージ
要求ピットレジスタ８．ベンディング要求レジスタ９、
ストア要求レジスタ１０は各々、Ｌ、０．１にセットさ
れる。このときストア要求制御回路１３はストア要求を
記憶装置１４へ発行する。一方、マージ制御ピットレジ
スタ８の出力はストアデータマージ回路１１及びストア
マークマージ回路１２に入力され各々ストアデータ、ス
トアマークのマージを行なう。
ｉ＝０即ち先頭エレメントの処理では、先行するエレメ
ントのストア要求によるベンディング状態のストア要求
はあり得ないので、マージ要求ピットレジスタ８は必ら
ず１１０ ＩＩとなる。また、最後エレメントの処理で
は、そのストア要求をペインディングとして後続エレメ
ントのストア要求と併合してストア要求を出すことはな
すので、ストアアドレスビット２９の値にかかわらず、
ベンディング要求ピットレジスタ９はＩＩ ＯＩＩとな
る。
ントのストア要求によるベンディング状態のストア要求
はあり得ないので、マージ要求ピットレジスタ８は必ら
ず１１０ ＩＩとなる。また、最後エレメントの処理で
は、そのストア要求をペインディングとして後続エレメ
ントのストア要求と併合してストア要求を出すことはな
すので、ストアアドレスビット２９の値にかかわらず、
ベンディング要求ピットレジスタ９はＩＩ ＯＩＩとな
る。
以上述べたストア制御回路３の動作をまとめると第３図
の様になる。
の様になる。
以上述べた制御はエレメントのストアがアドレスの上昇
順に行なわれた場合であるが、アドレスの下降順に処理
される場合にも同様の制御が可能である。この時のスト
ア制御回路の動作を第４図に示す。
順に行なわれた場合であるが、アドレスの下降順に処理
される場合にも同様の制御が可能である。この時のスト
ア制御回路の動作を第４図に示す。
第５図及び第６図はストアデータマージ回路１１の動作
を説明する図である。該エレメントのストアデータがス
トアデータスタック（０）４にセットされた場合、マー
ジ要求ビットの値がＩＩ ＯＩＩならば、前エレメント
のストアデータとのマージの必要がないので、ストアデ
ータの前半４バイトは４バイト幅のパス２５．後半４バ
イトは４バイト幅のパス２６を経由し・て８バイト幅の
パス２４へ接続される。マージ要求ビットの値がＩＩ
Ｉ ＩＩならば、前エレメントのストアデータとのマー
ジが必要であるので、ストアデータの前半４バイトはパ
ス２７を介してストアデータスタック（１）５に保留さ
れているデータの前半４バイト、後半４バイトはパス２
６を介してストアデータスタック（０）４の該エレメン
トの後半４バイトのデータをパス２４へ接続する。該エ
レメントのストアデータがストアデータスタック（１）
５ヘセツトされた場合も同じ様なパス制御が行われれる
。
を説明する図である。該エレメントのストアデータがス
トアデータスタック（０）４にセットされた場合、マー
ジ要求ビットの値がＩＩ ＯＩＩならば、前エレメント
のストアデータとのマージの必要がないので、ストアデ
ータの前半４バイトは４バイト幅のパス２５．後半４バ
イトは４バイト幅のパス２６を経由し・て８バイト幅の
パス２４へ接続される。マージ要求ビットの値がＩＩ
Ｉ ＩＩならば、前エレメントのストアデータとのマー
ジが必要であるので、ストアデータの前半４バイトはパ
ス２７を介してストアデータスタック（１）５に保留さ
れているデータの前半４バイト、後半４バイトはパス２
６を介してストアデータスタック（０）４の該エレメン
トの後半４バイトのデータをパス２４へ接続する。該エ
レメントのストアデータがストアデータスタック（１）
５ヘセツトされた場合も同じ様なパス制御が行われれる
。
第７図及び第８図はストアマークマージ回路１２の動作
を説明する図である。ストアマークマージ回路１２の動
作は第５図及び第６図で説明したストアデータマージ回
路１１と全く同じである。
を説明する図である。ストアマークマージ回路１２の動
作は第５図及び第６図で説明したストアデータマージ回
路１１と全く同じである。
以上説明した如く１本発明によれば、連続した・ アド
レスに対して発行される複数エレメントのストア処理に
於いて９個々のエレメント毎にストア要求を記憶装置に
発行するのではなく、幾つかのエレメントに対するスト
ア要求を併合し１回のストア要求として記憶装置に発行
することが可能となるので、記憶装置に対するストア要
求回数を減らすことが可能となり、その結果、記憶装置
のビジ一時間が短縮され、記憶装置のスループットを向
上させる効果がある。
レスに対して発行される複数エレメントのストア処理に
於いて９個々のエレメント毎にストア要求を記憶装置に
発行するのではなく、幾つかのエレメントに対するスト
ア要求を併合し１回のストア要求として記憶装置に発行
することが可能となるので、記憶装置に対するストア要
求回数を減らすことが可能となり、その結果、記憶装置
のビジ一時間が短縮され、記憶装置のスループットを向
上させる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の記憶装置のアクセスに使われるアドレスの形式例を
示す図、第３図及び第４図は第１図のストア制御回路の
動作を説明する図、第５図及び第６図は第１図のストア
データマージ回路動作を説明する図、第７図及び第８図
は第１のストアマークマージ回路の動作を説明する図で
ある。 １・・・ストアアドレスレジスタ、 ２・・・エレメ
ント制御レジスタ、 ３・・・ストア制御回路。 ４．５・・・ストアデータスタック、 ６．７・・・ス
トアマークスタック、 ８・・・マージ要求ピットレ
ジスタ、 ９・・・ベンディング要求ピットレジスタ
、 １０・・・ストア要求レジスタ、１１・・・ス
トアデータマージ回路、 １２・・・ストアマークマ
ージ回路、 １３・・・ストア要求制御回路、 １
４・・・記憶装置、 １５・・・処理装置。 代理人弁理士 高 橋 明 夫 第１図 第２図 第４図 系５図 第６図
図の記憶装置のアクセスに使われるアドレスの形式例を
示す図、第３図及び第４図は第１図のストア制御回路の
動作を説明する図、第５図及び第６図は第１図のストア
データマージ回路動作を説明する図、第７図及び第８図
は第１のストアマークマージ回路の動作を説明する図で
ある。 １・・・ストアアドレスレジスタ、 ２・・・エレメ
ント制御レジスタ、 ３・・・ストア制御回路。 ４．５・・・ストアデータスタック、 ６．７・・・ス
トアマークスタック、 ８・・・マージ要求ピットレ
ジスタ、 ９・・・ベンディング要求ピットレジスタ
、 １０・・・ストア要求レジスタ、１１・・・ス
トアデータマージ回路、 １２・・・ストアマークマ
ージ回路、 １３・・・ストア要求制御回路、 １
４・・・記憶装置、 １５・・・処理装置。 代理人弁理士 高 橋 明 夫 第１図 第２図 第４図 系５図 第６図
Claims (1)
- （１）記憶装置の連続したアドレスに順次発行される複
数のストア要求の制御方式において、各ストア要求が実
際に記憶装置にストアすべきデータを含んでいるか否か
を識別する為の制御情報を各ストア要求に付加し、前記
制御情報により燐接するアドレスに対する複数のストア
要求が記憶装置の書込み単位幅に併合可能か否か判定し
、併合可能な場合は併合処理を行ない、然る後に記憶装
置に対しストア要求を発行することを特徴とする記憶装
置のストア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20166884A JPS6180447A (ja) | 1984-09-28 | 1984-09-28 | 記憶装置のストア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20166884A JPS6180447A (ja) | 1984-09-28 | 1984-09-28 | 記憶装置のストア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180447A true JPS6180447A (ja) | 1986-04-24 |
Family
ID=16444915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20166884A Pending JPS6180447A (ja) | 1984-09-28 | 1984-09-28 | 記憶装置のストア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386044A (ja) * | 1986-09-30 | 1988-04-16 | Fujitsu Ltd | ストア・バツフアのマ−ジ方式 |
| JPS63129437A (ja) * | 1986-11-19 | 1988-06-01 | Fujitsu Ltd | 部分書き込み制御方式 |
-
1984
- 1984-09-28 JP JP20166884A patent/JPS6180447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386044A (ja) * | 1986-09-30 | 1988-04-16 | Fujitsu Ltd | ストア・バツフアのマ−ジ方式 |
| JPS63129437A (ja) * | 1986-11-19 | 1988-06-01 | Fujitsu Ltd | 部分書き込み制御方式 |
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