JPH0225958A - 高速データ転送システム - Google Patents
高速データ転送システムInfo
- Publication number
- JPH0225958A JPH0225958A JP17641688A JP17641688A JPH0225958A JP H0225958 A JPH0225958 A JP H0225958A JP 17641688 A JP17641688 A JP 17641688A JP 17641688 A JP17641688 A JP 17641688A JP H0225958 A JPH0225958 A JP H0225958A
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- Japan
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- data
- bus
- memory
- bus master
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、バスを介してバスマスタとメモリとの間で
データ転送を行うシステムに関するもので、 特に前記データ転送を切れ目なく行い得るようにした高
速データ転送システムに関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
データ転送を行うシステムに関するもので、 特に前記データ転送を切れ目なく行い得るようにした高
速データ転送システムに関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第８図はこの種のデータ転送システムの構成例を示す。
同図においてバスマスタｌとメモリ２とは、アドレスバ
ス３とデータバス４とで結合されている。従来、メモリ
２のアクセスタイムとバスマスタｌのデータ転送のサイ
クルタイムとを比較してメモリ２のアクセスタイムが遅
い場合、第９図に示すようにメモリ２の内部を複数のメ
モリバンク５に分割する構成が知られている。この図で
は、メモリ２はＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈの８個
のメモリバンク５に分割されている。この場合１回のア
クセスで斜線で示した各バンクの同一アドレス部分がア
クセスされる。 このような構成において、リード時の動作は第１Ｏ図の
タイムチャートに示すようにバスマスタエがアドレスバ
ス３を介して送出したアドレス信号３ａとしてのリード
アドレスと、図外のコントロールバスを介して送出した
リード制御信号とに基づいて、メモリ２はＡ−Ｈのメモ
リバンク５の前記リードアドレス３ａで指定された領域
からＡ〜Ｈのデータを１度に双方向パラレル／シリアル
変換器６へ取出し、さらにこのように取出したＡ〜Ｈの
各メモリバンク５のデータを変換器６からデータバス２
４を介しバスマスタ１ヘシリアルに送る。 他方、ライト時の動作は第１１図のタイムチャートに示
すように、バスマスタ１がデータバス４上に送出したＡ
−Ｈの各メモリバンク５に書込むべきシリアルのＡ−Ｈ
のデータをメモリ２は一旦双方向パラレル／シリアル変
換器６へ入力して蓄積する。次にバスマスタ１がメモリ
２ヘアドレスバス３を介してアドレス信号３ａとしての
ライトアドレス、および図、外のコントロールバスを介
してライト制御信号を送ることによって、メモリ２は変
化器６からこの蓄積データをＡ−Ｈの各メモリバンク５
へ同時に書込む。このようなリードおよびライトを行う
ことで、バスマスタ１のメモリバンク５に対するアクセ
ス回数を減らし、データ転送速度を向上するものである
。
ス３とデータバス４とで結合されている。従来、メモリ
２のアクセスタイムとバスマスタｌのデータ転送のサイ
クルタイムとを比較してメモリ２のアクセスタイムが遅
い場合、第９図に示すようにメモリ２の内部を複数のメ
モリバンク５に分割する構成が知られている。この図で
は、メモリ２はＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈの８個
のメモリバンク５に分割されている。この場合１回のア
クセスで斜線で示した各バンクの同一アドレス部分がア
クセスされる。 このような構成において、リード時の動作は第１Ｏ図の
タイムチャートに示すようにバスマスタエがアドレスバ
ス３を介して送出したアドレス信号３ａとしてのリード
アドレスと、図外のコントロールバスを介して送出した
リード制御信号とに基づいて、メモリ２はＡ−Ｈのメモ
リバンク５の前記リードアドレス３ａで指定された領域
からＡ〜Ｈのデータを１度に双方向パラレル／シリアル
変換器６へ取出し、さらにこのように取出したＡ〜Ｈの
各メモリバンク５のデータを変換器６からデータバス２
４を介しバスマスタ１ヘシリアルに送る。 他方、ライト時の動作は第１１図のタイムチャートに示
すように、バスマスタ１がデータバス４上に送出したＡ
−Ｈの各メモリバンク５に書込むべきシリアルのＡ−Ｈ
のデータをメモリ２は一旦双方向パラレル／シリアル変
換器６へ入力して蓄積する。次にバスマスタ１がメモリ
２ヘアドレスバス３を介してアドレス信号３ａとしての
ライトアドレス、および図、外のコントロールバスを介
してライト制御信号を送ることによって、メモリ２は変
化器６からこの蓄積データをＡ−Ｈの各メモリバンク５
へ同時に書込む。このようなリードおよびライトを行う
ことで、バスマスタ１のメモリバンク５に対するアクセ
ス回数を減らし、データ転送速度を向上するものである
。
ところが、このような方式ではデータバス４が１系統の
ため、リードおよびライトの同時並行動作ができないと
いう問題があった。 そこで本発明の課題はデータバスをリード系とライト系
の２系統設けることにより、バス上でのリードおよびラ
イトの同時並行動作を可能とし、データ転送効率を向上
することにある。
ため、リードおよびライトの同時並行動作ができないと
いう問題があった。 そこで本発明の課題はデータバスをリード系とライト系
の２系統設けることにより、バス上でのリードおよびラ
イトの同時並行動作を可能とし、データ転送効率を向上
することにある。
前記の課題を解決するために本発明のシステムは「バス
マスタ（１八など）とメモリ（２八など）との間でデー
タ転送を行うシステムであって、前記メモリは、 前記バスマスタから与えられたライト信号に基づいて、
第１のデータバス（ライト系データバス７など）を介し
前記バスマスタから送られたシリアルのデータを一時蓄
積したうえ、アドレスバス（３など）を介し前記バスマ
スタから指定された自身内の（メモリバンク５などの）
アドレス領域に前記の蓄積データをパラレルに格納する
と共に、前記バスマスタから与えられたリード信号に基
づいて、前記アドレスバスを介し前記バスマスタから指
定された自身内の（メモリバンク５などの）アドレス領
域からパラレルに読出したデータを、第２のデータバス
を介し前記バスマスタへシリアルに送るものである」よ
うにするものとする。
マスタ（１八など）とメモリ（２八など）との間でデー
タ転送を行うシステムであって、前記メモリは、 前記バスマスタから与えられたライト信号に基づいて、
第１のデータバス（ライト系データバス７など）を介し
前記バスマスタから送られたシリアルのデータを一時蓄
積したうえ、アドレスバス（３など）を介し前記バスマ
スタから指定された自身内の（メモリバンク５などの）
アドレス領域に前記の蓄積データをパラレルに格納する
と共に、前記バスマスタから与えられたリード信号に基
づいて、前記アドレスバスを介し前記バスマスタから指
定された自身内の（メモリバンク５などの）アドレス領
域からパラレルに読出したデータを、第２のデータバス
を介し前記バスマスタへシリアルに送るものである」よ
うにするものとする。
この発明は、バスマスタとメモリとの間で連続したデー
タを転送する際に、この両者の間にアドレスバスを１系
統と、データバスをデータ転送の方向に応じて２系統設
けることによって、高速のデータ転送を実現しようとす
るものである。
タを転送する際に、この両者の間にアドレスバスを１系
統と、データバスをデータ転送の方向に応じて２系統設
けることによって、高速のデータ転送を実現しようとす
るものである。
以下第１図ないし第７図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としてのデータ転送シ
ステムの構成図で第８図に対応するものである。第１図
においては、新たなバスマスタＩＡから新たなメモリ２
Ａへのデータ転送用データバス（以下、ライト系データ
バスと略す）７と、メモリ２ＡからバスマスタＩＡへの
データ転送用データバス（以下、リード系データバスと
略す）８との２系統のデータバスが設けられている。ア
ドレスバス３は従来通り１系統である。 第２図は本発明の一実施例としてのメモリ２Ａの構成図
で、第９図に対応するものである。第２図においてメモ
リ２はＡ−Ｈの８個のメモリバンク５から構成され、デ
ータラッチ６３およびパラレル／シリアル変換器６１を
介しリード系データバス８と接続されると共に、シリア
ル／パラレル変換器６２およびデータラッチ６４を介し
ライト系データバス７と接続されている。 第３図ないし第７図は第１図の動作を示すタイムチャー
トであり、第３図はメモリ２Ａへのライト動作のタイム
チャートである。即ちバスマスタＩＡがＡ−Ｈの各メモ
リバンク５へ書込むべきＡ〜Ｈのデータをシリアルにラ
イト系データバス７へ送出すると、このデータはシリア
ル／パラレル変換器６２に順次、入力され蓄積される。 次にバスマスタＩＡがメモリ２Ａへアドレスバス３を介
してアドレス信号（ライトアドレス）３ａを、また図外
のコントロールバスを介してライト制御信号を送出する
ことによって、シリシル／パラレル変換器６２に蓄積さ
れたＡ−Ｈのデータが、−旦データラッチ６４にパラレ
ルにラッチされたうえ、さらにＡ−Ｈのメモリバンク５
内の前記アドレス信号３ａで指定された各対応領域にそ
れぞれパラレルに書込まれる。 第４図はメモリ２Ａへのライト動作が続けて（この例で
は２回）実行される場合のタイムチャートである。 この場合、バスマスタＩＡから１回目のＡ−Ｈまでのシ
リアルの書込データが送出され終った直後、第３図で述
べたと同様な動作で・、シリアル／パラレル変換器６２
に蓄積された前記書込データはデータラッチ６４にラッ
チされ（さらにＡ−Ｈのメモリバンク５に書込まれ）る
ので、バスマスタ１八は２回目のＡ−Ｈのシリアルの書
込データを引続いて送出し、その送出終了の直後に１回
目と同様にＡ−Ｈのメモリバンク５に書込むことができ
る。 次に第５図は、バスマスタＩＡがメモリ２Ａからデータ
を受取るリード動作を示したもので、バスマスタＩＡが
アドレスバス３上にＡ−Ｈのメモリバンク５内の読込対
象となるアドレス領域を指定するアドレス信号３ａとし
てのリードアドレスを、またこのアドレス信号３ａと同
時に図外のコントロールバス上にリード制御信号を送出
することによって、メモリバンク５内の当該アドレスの
Ａ−Ｈの各データはデータラッチ６３にラッチされ、さ
らにパラレル／シリアル変換器６１を介してリード系デ
ータバス８へ順番に送出されシリアルのデータとして、
さらにバスマスタＩＡに送られる。 次に第６図は、メモリ２Ａのリード動作が続けて（この
例では２回）行われる場合を示す。この場合バスマスタ
ＩＡは第５図と同様な動作でメモリ２八からリード系デ
ータバス８を介し１回目のＡ−Ｈのデータを受取りつつ
ある間に、少なくともその受取りを終る直前のタイミン
グを示すリードアドレス３ａおよびリード制御信号を再
び第１回目と同様にメモリ２八へ送出することにより、
メモリ２Ａはリード系データバス８上に２回目のＡ−Ｈ
のシリアルの続出しデータを１回目の該データに引続い
て切れ目なしに送出することかできる。 次に第７図は第４図と第６図の動作が同時に行われる場
合であり、ライト系データバス７とリード系データバス
８が独立しているためメモリ動作に空きがなく、データ
の同時双方向の高速転送が実現できる。またアドレスバ
ス３も１系統でよい。
する。第１図は本発明の一実施例としてのデータ転送シ
ステムの構成図で第８図に対応するものである。第１図
においては、新たなバスマスタＩＡから新たなメモリ２
Ａへのデータ転送用データバス（以下、ライト系データ
バスと略す）７と、メモリ２ＡからバスマスタＩＡへの
データ転送用データバス（以下、リード系データバスと
略す）８との２系統のデータバスが設けられている。ア
ドレスバス３は従来通り１系統である。 第２図は本発明の一実施例としてのメモリ２Ａの構成図
で、第９図に対応するものである。第２図においてメモ
リ２はＡ−Ｈの８個のメモリバンク５から構成され、デ
ータラッチ６３およびパラレル／シリアル変換器６１を
介しリード系データバス８と接続されると共に、シリア
ル／パラレル変換器６２およびデータラッチ６４を介し
ライト系データバス７と接続されている。 第３図ないし第７図は第１図の動作を示すタイムチャー
トであり、第３図はメモリ２Ａへのライト動作のタイム
チャートである。即ちバスマスタＩＡがＡ−Ｈの各メモ
リバンク５へ書込むべきＡ〜Ｈのデータをシリアルにラ
イト系データバス７へ送出すると、このデータはシリア
ル／パラレル変換器６２に順次、入力され蓄積される。 次にバスマスタＩＡがメモリ２Ａへアドレスバス３を介
してアドレス信号（ライトアドレス）３ａを、また図外
のコントロールバスを介してライト制御信号を送出する
ことによって、シリシル／パラレル変換器６２に蓄積さ
れたＡ−Ｈのデータが、−旦データラッチ６４にパラレ
ルにラッチされたうえ、さらにＡ−Ｈのメモリバンク５
内の前記アドレス信号３ａで指定された各対応領域にそ
れぞれパラレルに書込まれる。 第４図はメモリ２Ａへのライト動作が続けて（この例で
は２回）実行される場合のタイムチャートである。 この場合、バスマスタＩＡから１回目のＡ−Ｈまでのシ
リアルの書込データが送出され終った直後、第３図で述
べたと同様な動作で・、シリアル／パラレル変換器６２
に蓄積された前記書込データはデータラッチ６４にラッ
チされ（さらにＡ−Ｈのメモリバンク５に書込まれ）る
ので、バスマスタ１八は２回目のＡ−Ｈのシリアルの書
込データを引続いて送出し、その送出終了の直後に１回
目と同様にＡ−Ｈのメモリバンク５に書込むことができ
る。 次に第５図は、バスマスタＩＡがメモリ２Ａからデータ
を受取るリード動作を示したもので、バスマスタＩＡが
アドレスバス３上にＡ−Ｈのメモリバンク５内の読込対
象となるアドレス領域を指定するアドレス信号３ａとし
てのリードアドレスを、またこのアドレス信号３ａと同
時に図外のコントロールバス上にリード制御信号を送出
することによって、メモリバンク５内の当該アドレスの
Ａ−Ｈの各データはデータラッチ６３にラッチされ、さ
らにパラレル／シリアル変換器６１を介してリード系デ
ータバス８へ順番に送出されシリアルのデータとして、
さらにバスマスタＩＡに送られる。 次に第６図は、メモリ２Ａのリード動作が続けて（この
例では２回）行われる場合を示す。この場合バスマスタ
ＩＡは第５図と同様な動作でメモリ２八からリード系デ
ータバス８を介し１回目のＡ−Ｈのデータを受取りつつ
ある間に、少なくともその受取りを終る直前のタイミン
グを示すリードアドレス３ａおよびリード制御信号を再
び第１回目と同様にメモリ２八へ送出することにより、
メモリ２Ａはリード系データバス８上に２回目のＡ−Ｈ
のシリアルの続出しデータを１回目の該データに引続い
て切れ目なしに送出することかできる。 次に第７図は第４図と第６図の動作が同時に行われる場
合であり、ライト系データバス７とリード系データバス
８が独立しているためメモリ動作に空きがなく、データ
の同時双方向の高速転送が実現できる。またアドレスバ
ス３も１系統でよい。
本発明によればバスマスタとメモリとの間でデータ転送
を行うシステムにおいて、バスマスタとメモリとの間の
、データバスをリード系のバスとライト系のバスの２系
統に分割したのでデータ転送速度が勤王する。またバス
マスタとメモリとの間のアドレスバスは１系統とするこ
とでアドレスバスの信号線は増加しない。
を行うシステムにおいて、バスマスタとメモリとの間の
、データバスをリード系のバスとライト系のバスの２系
統に分割したのでデータ転送速度が勤王する。またバス
マスタとメモリとの間のアドレスバスは１系統とするこ
とでアドレスバスの信号線は増加しない。
第１図は本発明の一実施例としてのシステム構成図、第
２図は同じく第１図のメモリの詳細構成図、第３図ない
し第７図は第１図の動作説明用のタイムチャート、第８
図は第１図に対応する従来のシステム構成図、第９図は
第８図のメモリの詳細構成図、第１０図および第１１図
は第８図の動作説明用のタイムチャートである。 ＩＡ ：バスマスタ、２Ａ ：メモリ、３ニアドレスバ
ス、３ａ ニアドレス信号、５；メモリバンク、６１：
パラレル／シリアル変換器、６２ニジリアル／パラレル
変換器、６３，６４ ：デークラッチ、７：ライト系
データバス、８：リード系データバス。 （α） （ｂ） （ｃ） メモリサイクツし ライト系データバス ７Ｆしスバス ４ＢＣＤ Ｆ Ｈ ，１匠歇 オ ３図 （Ｃ） アドレスバス 石互コ］ 啓正配双 第４図 （Ｇ）メモリサイクル （ｂ） す陳データバス （Ｃン アドレスバス Ａ ＢＣＤ Ｆ ＧＨ 夏コ四乃 牙８図 オ９図
２図は同じく第１図のメモリの詳細構成図、第３図ない
し第７図は第１図の動作説明用のタイムチャート、第８
図は第１図に対応する従来のシステム構成図、第９図は
第８図のメモリの詳細構成図、第１０図および第１１図
は第８図の動作説明用のタイムチャートである。 ＩＡ ：バスマスタ、２Ａ ：メモリ、３ニアドレスバ
ス、３ａ ニアドレス信号、５；メモリバンク、６１：
パラレル／シリアル変換器、６２ニジリアル／パラレル
変換器、６３，６４ ：デークラッチ、７：ライト系
データバス、８：リード系データバス。 （α） （ｂ） （ｃ） メモリサイクツし ライト系データバス ７Ｆしスバス ４ＢＣＤ Ｆ Ｈ ，１匠歇 オ ３図 （Ｃ） アドレスバス 石互コ］ 啓正配双 第４図 （Ｇ）メモリサイクル （ｂ） す陳データバス （Ｃン アドレスバス Ａ ＢＣＤ Ｆ ＧＨ 夏コ四乃 牙８図 オ９図
Claims (1)
- 【特許請求の範囲】 １）バスマスタとメモリとの間でデータ転送を行うシス
テムであって、 前記メモリは、 前記バスマスタから与えられたライト信号に基づいて、
第１のデータバスを介し前記バスマスタから送られたシ
リアルのデータを一時蓄積したうえ、アドレスバスを介
し前記バスマスタから指定された自身内のアドレス領域
に前記の蓄積データをパラレルに格納すると共に、 前記バスマスタから与えられたリード信号に基づいて、
前記アドレスバスを介し前記バスマスタから指定された
自身内のアドレス領域からパラレルに読出したデータを
、第２のデータバスを介し前記バスマスタへシリアルに
送るものであることを特徴とする高速データ転送システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17641688A JPH0225958A (ja) | 1988-07-15 | 1988-07-15 | 高速データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17641688A JPH0225958A (ja) | 1988-07-15 | 1988-07-15 | 高速データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225958A true JPH0225958A (ja) | 1990-01-29 |
Family
ID=16013310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17641688A Pending JPH0225958A (ja) | 1988-07-15 | 1988-07-15 | 高速データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225958A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
| US6654836B1 (en) | 2000-06-20 | 2003-11-25 | International Business Machines Corporation | Dual master device for improved utilization of a processor local bus |
| JP2008511904A (ja) * | 2004-08-27 | 2008-04-17 | マイクロン テクノロジー，インコーポレイテッド | 単方向データバスを有するメモリシステムおよび方法 |
| JP2008532140A (ja) * | 2005-02-23 | 2008-08-14 | マイクロン テクノロジー， インク． | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 |
| JP2009528597A (ja) * | 2006-02-24 | 2009-08-06 | クゥアルコム・インコーポレイテッド | バスのアドレスチャネル上における協調的書き込み |
| US8108563B2 (en) | 2006-02-24 | 2012-01-31 | Qualcomm Incorporated | Auxiliary writes over address channel |
-
1988
- 1988-07-15 JP JP17641688A patent/JPH0225958A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
| US6654836B1 (en) | 2000-06-20 | 2003-11-25 | International Business Machines Corporation | Dual master device for improved utilization of a processor local bus |
| JP2008511904A (ja) * | 2004-08-27 | 2008-04-17 | マイクロン テクノロジー，インコーポレイテッド | 単方向データバスを有するメモリシステムおよび方法 |
| JP2008532140A (ja) * | 2005-02-23 | 2008-08-14 | マイクロン テクノロジー， インク． | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 |
| JP2009528597A (ja) * | 2006-02-24 | 2009-08-06 | クゥアルコム・インコーポレイテッド | バスのアドレスチャネル上における協調的書き込み |
| US8108563B2 (en) | 2006-02-24 | 2012-01-31 | Qualcomm Incorporated | Auxiliary writes over address channel |
| US8107492B2 (en) | 2006-02-24 | 2012-01-31 | Qualcomm Incorporated | Cooperative writes over the address channel of a bus |
| US8675679B2 (en) | 2006-02-24 | 2014-03-18 | Qualcomm Incorporated | Cooperative writes over the address channel of a bus |
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