JPS63259746A - バンクメモリ間のデ−タ転送方式 - Google Patents
バンクメモリ間のデ−タ転送方式Info
- Publication number
- JPS63259746A JPS63259746A JP9304887A JP9304887A JPS63259746A JP S63259746 A JPS63259746 A JP S63259746A JP 9304887 A JP9304887 A JP 9304887A JP 9304887 A JP9304887 A JP 9304887A JP S63259746 A JPS63259746 A JP S63259746A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bank
- memory
- address
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title abstract 11
- 230000015654 memory Effects 0.000 claims abstract description 94
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機システムに係り、特に複数のメモリ
ブロックを有するバンクメモリ機構におけるバンクメモ
リ間データ転送方式に関する。
ブロックを有するバンクメモリ機構におけるバンクメモ
リ間データ転送方式に関する。
従来、バンクメモリ機構については、日経パイ）、１９
８５年Ｎ０１３の第１０９頁から第１２０頁ｒＭｓＸの
スロット仕様と使い方」において論じられている。同文
献に示されているように、パンクメモリとは複数のメモ
リブロックを持ち、中央処理装置からの選択により、任
意のメモリブロックを中央処理装置のアドレス空間にマ
ツプし、中央処理装置の持つアドレス空間より多くのメ
モリを使用可能とする機構である。
８５年Ｎ０１３の第１０９頁から第１２０頁ｒＭｓＸの
スロット仕様と使い方」において論じられている。同文
献に示されているように、パンクメモリとは複数のメモ
リブロックを持ち、中央処理装置からの選択により、任
意のメモリブロックを中央処理装置のアドレス空間にマ
ツプし、中央処理装置の持つアドレス空間より多くのメ
モリを使用可能とする機構である。
上記従来技術は、異なるバンクメモリ間のデータ転送に
ついて配慮がされておらず、異なるバンクメモリ間のデ
ータ転送には一担共通領域を介する必要があり効率の点
で問題があった。すなわち、中央処理装置からは同時に
は一つのバンクメモリしかアクセスできないため、転送
元バンクメモリのデータを共通領域に移し、次にバンク
メモリを転送先に切り替え、共通領域から転送先バンク
メモリにデータを転送する必要があった。
ついて配慮がされておらず、異なるバンクメモリ間のデ
ータ転送には一担共通領域を介する必要があり効率の点
で問題があった。すなわち、中央処理装置からは同時に
は一つのバンクメモリしかアクセスできないため、転送
元バンクメモリのデータを共通領域に移し、次にバンク
メモリを転送先に切り替え、共通領域から転送先バンク
メモリにデータを転送する必要があった。
本発明の目的は、上記バンクメモリ間のデータ転送にお
いて、共通領域を介することなく、直接高速に転送元の
バンクメモリから転送先のバンクメモリへのデータ転送
を可能にすることにある。
いて、共通領域を介することなく、直接高速に転送元の
バンクメモリから転送先のバンクメモリへのデータ転送
を可能にすることにある。
上記目的は、バンクメモリ機構内にデータ転送機構を設
け、バンクメモリ間データ転送を行なう際、中央処理装
置から該データ転送機構に転送元バンクメモリの番号お
よびアドレス、転送先バンクメモリの番号およびアドレ
ス、および転送データ長を設定することにより、達成さ
れる。
け、バンクメモリ間データ転送を行なう際、中央処理装
置から該データ転送機構に転送元バンクメモリの番号お
よびアドレス、転送先バンクメモリの番号およびアドレ
ス、および転送データ長を設定することにより、達成さ
れる。
上記のバンクメモリ間データ転送機構は、データの転送
指令を受けると中央処理装置とは独立に動作し、初めに
データ転送元バンクメモリを選択し指定されたアドレス
からデータを読み出す。次にデータ転送先バンクメモリ
を選択し、指定されたアドレスに先に読み出したデータ
を書き込む。
指令を受けると中央処理装置とは独立に動作し、初めに
データ転送元バンクメモリを選択し指定されたアドレス
からデータを読み出す。次にデータ転送先バンクメモリ
を選択し、指定されたアドレスに先に読み出したデータ
を書き込む。
以下、転送元アドレスおよび転送先アドレスを更新し指
定データ長分上記動作を繰り返す。こうして、バンクメ
モリ間のデータ転送が行なわれる。
定データ長分上記動作を繰り返す。こうして、バンクメ
モリ間のデータ転送が行なわれる。
以下、本発明の一実施例を図を用いて説明する。
第１図はデータ転送機構を含んだバンクメモリ機構の構
成を示す図であり、データ転送機構１、バンクメモリセ
レクタ２〜３、およびメモリブロック４〜７から構成さ
れる。同図において、中央処理装置（図示せず）がメモ
リブロックをアクセスする場合は、バンクメモリ・セレ
クタ２のみが有効となり、バンクメモリ・セレクタ２か
らのメモリブロック選択線１８〜２１のいずれかかがオ
ンとなり該当するメモリブロック４〜７のうち１つが選
択される。中央処理装置がバンクメモリのメモリブロッ
ク４〜７を選択するのはメモリブロック設定信号１３を
オンにしてデータバス９にメモリブロックの番号を出力
することによりバンクメモリ・セレクタ２にメモリブロ
ックの番号が設定される。
成を示す図であり、データ転送機構１、バンクメモリセ
レクタ２〜３、およびメモリブロック４〜７から構成さ
れる。同図において、中央処理装置（図示せず）がメモ
リブロックをアクセスする場合は、バンクメモリ・セレ
クタ２のみが有効となり、バンクメモリ・セレクタ２か
らのメモリブロック選択線１８〜２１のいずれかかがオ
ンとなり該当するメモリブロック４〜７のうち１つが選
択される。中央処理装置がバンクメモリのメモリブロッ
ク４〜７を選択するのはメモリブロック設定信号１３を
オンにしてデータバス９にメモリブロックの番号を出力
することによりバンクメモリ・セレクタ２にメモリブロ
ックの番号が設定される。
ここで、中央処理装置がバンクメモリのメモリブロック
４からメモリブロック５にデータを転送する場合を例に
とり、第１図の動作を説明する。
４からメモリブロック５にデータを転送する場合を例に
とり、第１図の動作を説明する。
まず中央処理装置は特定のアドレスにデータを書き込む
ことにより、転送元メモリブロック番号。
ことにより、転送元メモリブロック番号。
転送元アドレス、転送先メモリブロック番号、転送先ア
ドレス、および転送データ長をデータ転送機構１に知ら
せる。この動作はアドレスバス８およびデータバス９を
介して行なう。転送データ長が設定されるとデータ転送
機構１が起動される。
ドレス、および転送データ長をデータ転送機構１に知ら
せる。この動作はアドレスバス８およびデータバス９を
介して行なう。転送データ長が設定されるとデータ転送
機構１が起動される。
次にデータ転送機構１は中央処理装置とのメモリブロッ
クの競合を防ぐため中央処理装置に停止要求ｆｉｌｌを
オンにしメモリブロックのアクセスを待つよう要求する
。そして、中央処理装置からの同要求を受は付けたこと
を示す停止応答ｍ１２がオンになるとバンクメモリ・セ
レクタ２を無効にするためセレクタ選択線１４をオフに
し、バンクメモリ・セレクタ３を有効にするためセレク
タ選択線１５をオンにする。これにより、バンクメモリ
・セレクタ３からのメモリブロック選択線１８〜２１が
有効となる。尚、中央処理装置がメモリブロック４〜７
をアクセスする際は、セレクタ選択線１４がオン、セレ
クタ選択線１５がオフとなっており、バンクメモリ・セ
レクタ２が有効となっている。
クの競合を防ぐため中央処理装置に停止要求ｆｉｌｌを
オンにしメモリブロックのアクセスを待つよう要求する
。そして、中央処理装置からの同要求を受は付けたこと
を示す停止応答ｍ１２がオンになるとバンクメモリ・セ
レクタ２を無効にするためセレクタ選択線１４をオフに
し、バンクメモリ・セレクタ３を有効にするためセレク
タ選択線１５をオンにする。これにより、バンクメモリ
・セレクタ３からのメモリブロック選択線１８〜２１が
有効となる。尚、中央処理装置がメモリブロック４〜７
をアクセスする際は、セレクタ選択線１４がオン、セレ
クタ選択線１５がオフとなっており、バンクメモリ・セ
レクタ２が有効となっている。
次にデータ転送機構１は転送元メモリブロックを選択す
るため、バンクメモリ・セレクタ３転送元メモリブロッ
ク４の番号を書き込む。これは、メモリブロック設定線
１６をオンにし、データバス９にメモリブロック番号を
出力することにより行なわれる。バンクメモリ・セレク
タ３はメモリブロック４に対するメモリブロック選択線
１８をオンにしメモリブロック４を選択する。メモリブ
ロック４が選択されるとデータ転送機構１はアドレスバ
ス８に転送元アドレスを出力し、Ｒ／Ｗ線をオンにしく
読み出しを指定）、メモリブロック４からデータを読み
出す。読み出しが完了するとデータ転送機構１は上記と
同様にして転送先メモリブロック５を選択し、アドレス
バス８に転送先アドレスを、データバス９に先に読み出
したデータをそれぞれ出力し、Ｒ／Ｗ線をオフにしく書
き込みを指定）メモリブロック５にデータを書き込む。
るため、バンクメモリ・セレクタ３転送元メモリブロッ
ク４の番号を書き込む。これは、メモリブロック設定線
１６をオンにし、データバス９にメモリブロック番号を
出力することにより行なわれる。バンクメモリ・セレク
タ３はメモリブロック４に対するメモリブロック選択線
１８をオンにしメモリブロック４を選択する。メモリブ
ロック４が選択されるとデータ転送機構１はアドレスバ
ス８に転送元アドレスを出力し、Ｒ／Ｗ線をオンにしく
読み出しを指定）、メモリブロック４からデータを読み
出す。読み出しが完了するとデータ転送機構１は上記と
同様にして転送先メモリブロック５を選択し、アドレス
バス８に転送先アドレスを、データバス９に先に読み出
したデータをそれぞれ出力し、Ｒ／Ｗ線をオフにしく書
き込みを指定）メモリブロック５にデータを書き込む。
書き込みが完了するとデータ転送機構１は転送元アドレ
ス、転送先アドレス、および転送データ長を更新する。
ス、転送先アドレス、および転送データ長を更新する。
転送データ長が０にならなければ上記データ転送を繰り
返す。転送データ長がＯになったらバンクメモリ・セレ
クタ２を有効にし、バンクメモリ・セレクタ３を無効に
するためセレクタ選択線１４をオンにし、セレクタ選択
線１５をオフにする。そして、中央処理装置の停止を解
除するため停止要求線１１をオフにする。以上のように
して異なるバンクメモリのメモリブロック間のデータ転
送が行なわれる。
返す。転送データ長がＯになったらバンクメモリ・セレ
クタ２を有効にし、バンクメモリ・セレクタ３を無効に
するためセレクタ選択線１４をオンにし、セレクタ選択
線１５をオフにする。そして、中央処理装置の停止を解
除するため停止要求線１１をオフにする。以上のように
して異なるバンクメモリのメモリブロック間のデータ転
送が行なわれる。
尚、ここではデータ転送の間ずっと中央処理装置にメモ
リブロック４〜７を使用させないようにしたが、１回の
データ転送の度に停止要求線１１をオフにしてオンにし
応答を待つようにすれば中央処理装置とデータ転送機構
１が交互にメモリブロック４〜７をアクセスすることも
可能である。
リブロック４〜７を使用させないようにしたが、１回の
データ転送の度に停止要求線１１をオフにしてオンにし
応答を待つようにすれば中央処理装置とデータ転送機構
１が交互にメモリブロック４〜７をアクセスすることも
可能である。
本実施例によればバンクメモリのメモリブロック間のデ
ータ転送の間中央処理装置を停止させているので、デー
タ転送完了をチェックする必要がなくなりオーバヘッド
が軽減する。
ータ転送の間中央処理装置を停止させているので、デー
タ転送完了をチェックする必要がなくなりオーバヘッド
が軽減する。
本発明によれば、バンクメモリ機構を有する電子計算機
システムにおいて、バンクメモリ間のデータ転送を共通
領域を介することなく行えるので高速にバンクメモリ間
のデータ転送を行なうことができる。
システムにおいて、バンクメモリ間のデータ転送を共通
領域を介することなく行えるので高速にバンクメモリ間
のデータ転送を行なうことができる。
第１図は本発明の一実施例におけるバンクメモリ機構お
よびデータ転送機構の構成を示すブロック図である。 １・・・データ転送機構、２〜３・・・バンクメモリ・
セレクタ、４〜７・・・メモリブロック。
よびデータ転送機構の構成を示すブロック図である。 １・・・データ転送機構、２〜３・・・バンクメモリ・
セレクタ、４〜７・・・メモリブロック。
Claims (1)
- １、複数のメモリブロックから成るバンクメモリを有す
る電子計算機システムにおいて、中央処理装置とは独立
に動作する任意のバンクメモリのメモリブロック間のデ
ータ転送機構を設けたことを特徴とするバンクメモリ間
のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304887A JPS63259746A (ja) | 1987-04-17 | 1987-04-17 | バンクメモリ間のデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304887A JPS63259746A (ja) | 1987-04-17 | 1987-04-17 | バンクメモリ間のデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63259746A true JPS63259746A (ja) | 1988-10-26 |
Family
ID=14071623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304887A Pending JPS63259746A (ja) | 1987-04-17 | 1987-04-17 | バンクメモリ間のデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63259746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541282A (en) * | 1990-01-29 | 1996-07-30 | The Dow Chemical Company | Aromatic polyhydroxy compounds and process for the preparation thereof |
-
1987
- 1987-04-17 JP JP9304887A patent/JPS63259746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541282A (en) * | 1990-01-29 | 1996-07-30 | The Dow Chemical Company | Aromatic polyhydroxy compounds and process for the preparation thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4736293A (en) | Interleaved set-associative memory | |
| EP1012734B1 (en) | Address translation in computer bus bridge devices | |
| JP4531223B2 (ja) | 集合的メモリを共有する複数のプロセッサを備えたデータ処理装置 | |
| EP0437160B1 (en) | Main storage memory cards having single bit set and reset functions | |
| US5895496A (en) | System for an method of efficiently controlling memory accesses in a multiprocessor computer system | |
| EP0587370A1 (en) | Method and apparatus for software sharing between multiple controllers | |
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JPH0238968B2 (ja) | ||
| USRE38514E1 (en) | System for and method of efficiently controlling memory accesses in a multiprocessor computer system | |
| JPS592058B2 (ja) | 記憶装置 | |
| JPH07319829A (ja) | データ転送方法 | |
| JPH04270440A (ja) | アクセス方式 | |
| JPS6055459A (ja) | プロツクデ−タ転送記憶制御方法 | |
| JPH05120207A (ja) | デ−タ転送方式 | |
| JPS6143367A (ja) | レジスタ制御方式 | |
| JP2540844B2 (ja) | デ−タ転送制御方法 | |
| JPH07319840A (ja) | マルチｃｐｕ装置 | |
| JPH02188856A (ja) | メモリアクセス回路 | |
| JPH039453A (ja) | データ転送制御装置 | |
| JP2000066946A (ja) | メモリコントローラ | |
| JPS61193245A (ja) | 記憶制御方式 | |
| JPH0612363A (ja) | メモリ制御装置およびマルチプロセッサシステム | |
| JPH0236011B2 (ja) | ||
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPH1011356A (ja) | メモリアクセスシステム |