JPH07319840A

JPH07319840A - マルチｃｐｕ装置

Info

Publication number: JPH07319840A
Application number: JP13667194A
Authority: JP
Inventors: Takuji Sakaguchi; 卓二坂口
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-05-27
Filing date: 1994-05-27
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】ＣＰＵ間でデータを転送する場合、その転送
速度を向上したマルチＣＰＵ装置を提供すること。【構成】第１のＣＰＵバス３に接続されたメモリ５か
ら第２のＣＰＵバス４に接続されたメモリ６にデータを
転送する場合、入力選択手段７により、ＣＰＵバス３を
第１、第２のデータバッファ８、９に接続する。また、
第１の出力選択手段１０を有効にして、該第１、第２の
データバッファ８、９をＣＰＵバス４に接続する。デー
タの転送は、メモリ５からバッファ８に転送し、バッフ
ァ８が一杯になるとバッファ９に転送する。これを交互
に繰り返す。一方、バッファ８、９からのデータの読み
だしは、前記書込み動作と逆位相で交互に行う。読み出
されたデータはメモリ６に転送する。メモリ６のデータ
をメモリ５に転送する時には、入力選択手段７によりＣ
ＰＵバス４を選択し、第１の出力選択手段１１を有効に
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチＣＰＵ装置に関
し、特にＣＰＵ間でデータ転送する速度を向上したマル
チＣＰＵ装置に関する。

【０００２】

【従来の技術】従来のマルチＣＰＵ装置の一例を、図４
を参照して説明する。図において、２１、２２は第１、
第２のＣＰＵ、２３、２４は、アドレス線、データ線お
よび制御線を含むＣＰＵバス、２５、２６は各種のデー
タが格納されるメモリ、２７、２７´は前記第１、第２
のＣＰＵ２１、２２の配下の装置に対してバスを割当て
る制御をするバスコントローラである。また、２８は第
１のデータバッファであり、第１のＣＰＵ２１から第２
のＣＰＵ２２にデータを転送する時に、データを一時記
憶する働きをする。一度に、８ワード記憶することがで
きる。２９は第２のデータバッファであり、第２のＣＰ
Ｕ２２から第１のＣＰＵ２１にデータを転送する時に、
データを一時記憶する働きをする。一度に、８ワード記
憶することができる。

【０００３】また、３０はバスインターフェイスであ
り、前記第１のＣＰＵバス２３および第２のＣＰＵバス
２４のマスタにもスレーブにもなることができ、また、
バスコントローラ２７、２７´に対して、起動をかける
ことができる。３１は第１のＣＰＵ２１からのデータが
第１のデータバッファ２８に書込まれたことを示す情
報、すなわちライト情報が入れられる第１のレジスタ、
３２は第２のＣＰＵ２２からのデータが第２のデータバ
ッファ２９に書込まれたことを示す情報が入れられる第
２のレジスタである。

【０００４】さて、上記のような構成のマルチＣＰＵ装
置において、メモリ２５中のデータをメモリ２６に転送
する動作について説明する。まず、第１のＣＰＵ２１は
メモリ２５からデータを読出して、第１のデータバッフ
ァ２８にその容量分書込む。そして、該ＣＰＵ２１はこ
れを示すために、第１のレジスタ３１にライト情報をセ
ットする。

【０００５】該第１のレジスタ３１にライト情報がセッ
トされると、第２のＣＰＵ２２は起動をかけられる。第
２のＣＰＵ２２は、第１のデータバッファ２８にその容
量分のデータが書込まれると、データを該第１のデータ
バッファ２８から読出し、これをメモリ２６に転送す
る。以後は、予め定められた量のデータがメモリ２５か
らメモリ２６に転送されるまで、上記の動作が繰り返さ
れる。

【０００６】一方、メモリ２６中のデータをメモリ２５
に転送する場合には、第２のＣＰＵ２２はメモリ２６か
らデータを読出して、第２のデータバッファ２９にその
容量分書込む。そして、該ＣＰＵ２２はこれを示すため
に、第２のレジスタ３２にライト情報をセットする。

【０００７】該第２のレジスタ３２にライト情報がセッ
トされると、第１のＣＰＵ２１は起動をかけられる。第
１のＣＰＵ２１は、第２のデータバッファ２９にその容
量分のデータが書込まれると、データを該第２のデータ
バッファ２９から読出し、これをメモリ２５に転送す
る。以後は、予め定められた量のデータがメモリ２６か
らメモリ２５に転送されるまで、上記の動作が繰り返さ
れる。

【０００８】

【発明が解決しようとする課題】しかしながら、前記し
た従来装置には、下記のような問題があった。まず、メ
モリ２５のデータをメモリ２６へ転送する場合には、図
５に示されているように、第２のＣＰＵ２２は、第１の
ＣＰＵ２１がデータバッファ２８を一杯にするまで（時
刻ｔ１まで）、動作を開始するのを待ち続けることにな
る。一方、第１のＣＰＵ２１は、第２のＣＰＵ２２がデ
ータバッファ２８のデータを全部読み出すまで（時刻ｔ
２まで）、次の転送動作をするのを待ち続けることにな
る。したがって、第１のＣＰＵ２１に関しては時刻ｔ１
〜ｔ２、第２のＣＰＵ２２に関しては時刻ｔ０〜ｔ１が
非動作期間となって、同じ方向に、連続してデータ転送
する速度が遅いという問題があった。メモリ２６のデー
タをメモリ２５へ転送する場合にも、前記と同様の問題
があった。

【０００９】この発明の目的は、前記した従来技術の問
題点を除去し、ＣＰＵ間でデータを連続して転送する場
合、その転送速度を向上したマルチＣＰＵ装置を提供す
ることにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、請求項１の発明は、第１のＣＰＵと、第１のＣＰＵ
バスと、第２のＣＰＵと、第２のＣＰＵと、第１のＣＰ
Ｕバスと第２のＣＰＵとの間にあって、第１のＣＰＵバ
スの規約と第２のＣＰＵバスの規約に準拠するバスイン
ターフェイスで構成されているマルチＣＰＵ装置におい
て、第１および第２のＣＰＵバスの間で転送するデータ
を記憶する該第１および第２のＣＰＵバスの各々に接続
された複数の記憶手段と、該第１および第２のＣＰＵバ
スの一方を選択する入力選択手段と、該入力選択手段に
接続される複数個のデータバッアァと、該複数個のデー
タバッアァを選択的に前記第１または第２のＣＰＵバス
に接続する出力選択手段とを具備した点に特徴がある。

【００１１】また、請求項２の発明は、前記複数個のデ
ータバッアァが交互に書込み可能とされ、これと逆位相
で交互に読出し可能とされるようにした点に特徴があ
る。

【００１２】さらに、請求項３の発明は、前記バスイン
ターフェイスは、前記データバッファへの書込み完了状
態を示す手段を具備している点に特徴がある。

【００１３】

【作用】請求項１の発明によれば、例えば第１のＣＰＵ
バスに接続された記憶手段から第２のＣＰＵバスに接続
された記憶手段にデータを転送する場合、該データは前
記入力手段を介してデータバッアァに転送され、一時記
憶される。該データバッファへの書込みが完了すると、
データは前記出力選択手段を介して第２のＣＰＵバスに
転送される。

【００１４】請求項２の発明によれば、前記データバッ
アァへのデータの書込みが交互に行われ、一方では該デ
ータバッアァからのデータの読出しが前記書込みとは逆
位相で行われる。

【００１５】請求項３の発明によれば、データを転送さ
れる側のＣＰＵは、データバッファへのデータの書込み
の完了を確認してから、データの読出し動作を開始する
ことができる。

【００１６】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図１は本発明の一実施例の構成を示すブロック
図である。図において、１は第１のＣＰＵ、２は第２の
ＣＰＵ、３、４はアドレス線、データ線および制御線を
含むＣＰＵバス、５、６は各種のデータが格納されるメ
モリである。７はマルチプレクサ等から構成される入力
選択手段であり、第１のＣＰＵバス３からの入力データ
と、第２のＣＰＵバス４からの入力データを選択する。
８は第１のデータバッファ、９は第２のデータバッファ
であり、第１のＣＰＵバス３と、第２のＣＰＵバス４と
の間でデータを転送する時に、該データを一時記憶する
働きをする。これらのデータバッファ８、９は、一度に
数ワード記憶することができる。例えば、本実施例で
は、８ワード記憶することができる。

【００１７】１０はマルチプレクサ等から構成される第
１の出力選択手段、１１は第２の出力選択手段であり、
前者は第１のデータバッファ８と第２のデータバッファ
９の出力データを選択して第２のＣＰＵバス４に出力
し、後者は第１のＣＰＵバス３に出力する。１２は入力
制御ポートである。該入力制御ポート１２は、第１のＣ
ＰＵバス３および第２のＣＰＵバス４からの信号によ
り、選択制御信号ＳＥＬ１を作成し、入力選択手段７に
出力する。１３はライト制御回路である。該ライト制御
回路１３は、第１のＣＰＵバス３からのライト信号ＷＲ
１と第２のＣＰＵバス４からのライト信号ＷＲ２とによ
り、第１、第２のデータバッファ８、９へのライト信号
ＷＲＢ１、ＷＲＢ２と、前記第１、第２の出力手段１
０、１１の選択信号ＳＥＬを作成する。該ライト信号Ｗ
ＲＢ１、ＷＲＢ２は、第１、第２のデータバッファ８、
９に交互に、その容量分のデータが記憶されるように、
第１、第２のデータバッファ８、９を制御する。一方、
前記選択信号ＳＥＬは、第１、第２のデータバッファ
８、９から書込み中でない方のバッファを交互に選択す
るように、第１、第２の出力手段１０、１１を制御す
る。

【００１８】１４は出力制御ポートである。該出力制御
ポート１４は、第１のＣＰＵバス３からのリード信号Ｒ
Ｄ１と第２のＣＰＵバス４からのリード信号ＲＤ２とに
より、第１、第２の出力手段１０、１１の一方を有効に
するイネーブル信号ＥＮ１、ＥＮ２を作成する。

【００１９】１５はバスインターフェイス（以降、バス
Ｉ／Ｆと略す）であり、第１、第２のＣＰＵバス３、４
のマスタにもスレーブにもなる。第１、第２のＣＰＵバ
ス３、４の間で、バスコントローラ１９、２０のそれぞ
れを起動する。１６、１７はそれぞれ第１、第２のレジ
スタであり、それぞれ、第１、第２のデータバッファ
８、９へのデータの書込みが完了すると、セットされ
る。したがって、該第１のレジスタ１６がセット状態に
ある時には、データが第１のデータバッファ８に入って
おり、リセット状態にある時には、データがないことを
示す。一方、第２のレジスタ１７がセット状態にある時
には、データが第２のデータバッファ９に入っており、
リセット状態にある時には、データがないことを示す。
１８は第３のレジスタであり、１ブロックのデータ転送
の開始を知らせるＧＯビットと転送量の情報が、第１の
ＣＰＵ１または第２のＣＰＵ２によりセットされる。

【００２０】１９、２０は第１、第２のバスコントロー
ラであり、前者は第１のＣＰＵバス３の配下の装置にバ
スを割当てる制御をする。後者は、第２のＣＰＵバス４
の配下の装置にバスを割当てる制御をする。

【００２１】次に、本実施例の動作を、図２、図３のタ
イミングチャートを参照して説明する。第１のＣＰＵバ
ス３に接続されているメモリ５のデータを、第２のＣＰ
Ｕバス４に接続されているメモリ６に、１ブロック転送
する動作を説明する。

【００２２】まず、第１のＣＰＵ１は、第３のレジスタ
１８に、転送量（ワード数）と転送開始のＧＯビットを
セットし、第２のＣＰＵ２に読込みの準備をさせる。こ
の時、入力制御ポート１２は入力選択手段７に第１のＣ
ＰＵバス３を選択する制御信号ＳＥＬ１を出力する。ま
た、出力制御ポート１４は、第１の出力選択手段１０を
イネーブルにする信号ＥＮ１と、第２の出力選択手段１
１をディセーブルにする信号ＥＮ２を出力する。さら
に、ライト制御回路１３は、第１、第２のデータバッフ
ァ８、９を交互に書込み可能とする制御信号ＷＲＢ１、
ＷＲＢ２と、第１の出力手段１０に第１、第２のデータ
バッファ８、９と第２のＣＰＵバス４とを前記の制御信
号ＷＲＢ１、ＷＲＢ２とは逆位相で交互に接続する選択
信号ＳＥＬを出力する。

【００２３】次に、第１のＣＰＵ１は、時刻ｔ１におい
て（図２参照）、第１のレジスタ１６のリセットを確認
して、第１のデータバッファ８にデータの送出を開始す
る。なお、第１のレジスタ１６のセット状態にあった時
には、第１のＣＰＵ１は、該データの送出を待機する。

【００２４】時刻ｔ２において、第１のデータバッファ
８にその容量分のデータ（例えば、８ワード分のデー
タ）が書込まれると、第１のレジスタ１６がセットされ
る。この結果、第２のＣＰＵ２は、第１のデータバッフ
ァ８にデータが格納されたことを知ることができる。第
１のデータバッファ８へのデータの書込みが終了する
と、ライト制御回路１３は第２のデータバッファ９の書
込みを可能にし、第１のデータバッファ８への書込みを
禁止する。第１の出力手段１０は、ライト制御回路１３
からの選択信号ＳＥＬにより、第１のデータバッファ８
を第２のＣＰＵバス４に接続する。

【００２５】続いて、時刻ｔ３において、第１のＣＰＵ
１は第２のレジスタ１７のリセットを確認して、第２の
データバッファ９にデータの送出を開始する。これと並
行して、第２のＣＰＵ２は、第３のレジスタ１８に、第
１のＣＰＵ１がセットした転送量（ワード数）と転送開
始のＧＯビットがあることと、第１のレジスタ１６がセ
ットされていることとを確認し、時刻ｔ４において、第
１の出力手段１０を介して、第１のデータバッファ８か
らデータを読出し、第２のＣＰＵバス４に接続されてい
るメモリ６に、８ワード分転送する。

【００２６】時刻ｔ５において、第１のＣＰＵ１による
第２のデータバッファ９への書込みが終了すると、第２
のレジスタ１７はセットされる。一方、時刻ｔ６におい
て、第２のＣＰＵ２による第１のデータバッファ８から
のデータの読込みが終了すると、第１のレジスタ１６は
リセットされる。

【００２７】続いて、ライト制御回路１３は書込み制御
信号ＷＲＢ１を有効にし、ＷＲＢ２を無効にする。ま
た、第１の出力手段１０が第２のデータバッファ９を選
択する制御信号ＳＥＬを出力する。

【００２８】そして、時刻ｔ７において、第１のＣＰＵ
１は、第１のレジスタ１６のリセットを確認して、第１
のデータバッファ８にデータの送出を開始する。一方、
第２のＣＰＵ２は、時刻ｔ８において、第２のレジスタ
１７がセットされていることとを確認し、第１の出力手
段１０を介して、第２のデータバッファ９からデータを
読出し、第２のＣＰＵバス４に接続されているメモリ６
に、８ワード分転送する。以下、前記の動作が、１ブロ
ックの転送量（ワード数）分だけ繰り返される。

【００２９】本実施例によれば、図２の第１のＣＰＵ１
と第２のＣＰＵ２の転送動作を見れば明らかなように、
転送動作が連続的に行われるので、連続してデータを転
送する場合、転送速度を従来装置の２倍に上げることが
できる。

【００３０】次に、第２のＣＰＵバス４に接続されてい
るメモリ６のデータを、第１のＣＰＵバス３に接続され
ているメモリ５に、１ブロック転送する動作を説明す
る。この動作時には、入力制御ポート１２は入力選択手
段７に、第２のＣＰＵバス４を選択する信号ＳＥＬ１を
出力する。また、出力制御ポート１４は、第２の出力制
御手段１１をイネーブルにし、第１の出力制御手段１０
をディセーブルにする制御信号ＥＮ２、ＥＮ１を出力す
る。これ以降の動作は、前記したメモリ５のデータをメ
モリ６に転送する動作と同様であるので、図３のタイミ
ングチャートを示すに止め、説明を省略する。

【００３１】

【発明の効果】請求項１の発明によれば、入力選択手段
と出力選択手段とが設けられているので、第１および第
２のＣＰＵ間のデータの転送が双方向でできるようにな
る。また、複数個のデータバッファが設けられているの
で、データ転送速度を向上することができる。

【００３２】請求項２の発明によれば、複数個のデータ
バッファへのデータの書込みが交互に行われ、読出しが
これと逆位相で交互に行われるので、データ転送速度を
従来装置のそれに比べて２倍にすることができる。

【００３３】請求項３の発明では、バスインターフェイ
スは前記データバッアァへの書込み完了状態を示す手段
を具備しているので、該データバッアァからデータを読
み出すタイミングが確実になり、装置の信頼性を向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図で
ある。

【図２】前記実施例の動作を示すタイミングチャート
である。

【図３】前記実施例の動作を示すタイミングチャート
である。

【図４】従来装置の構成を示すブロック図である。

【図５】前記従来装置の動作を示すタイミングチャー
トである。

【符号の説明】１…第１のＣＰＵ、２…第２のＣＰＵ、３…第１のＣＰ
Ｕバス、４…第２のＣＰＵバス、５、６…メモリ、７…
入力選択手段、８…第１のデータバッファ、９…第２の
データバッファ、１０…第１の出力選択手段、１１…第
２の出力選択手段、１３…ライト制御回路、１４…出力
制御ポート、１５…バスインターフェイス、１６、１７
…第１、第２のレジスタ、１８…第３のレジスタ、１
９、２０…第１、第２のバスコントローラ。

Claims

【特許請求の範囲】

【請求項１】第１のＣＰＵと、第１のＣＰＵバスと、
第２のＣＰＵと、第２のＣＰＵバスと、第１のＣＰＵバ
スと第２のＣＰＵバスとの間にあって、第１のＣＰＵバ
スの規約と第２のＣＰＵバスの規約に準拠するバスイン
ターフェイスで構成されているマルチＣＰＵ装置におい
て、第１および第２のＣＰＵバスの間で転送するデータを記
憶する該第１および第２のＣＰＵバスの各々に接続され
た複数の記憶手段と、該第１および第２のＣＰＵバスの一方を選択する入力選
択手段と、該入力選択手段に接続される複数個のデータバッアァ
と、該複数個のデータバッアァを選択的に前記第１または第
２のＣＰＵバスに接続する出力選択手段とを具備し、第１、第２のＣＰＵバス間で、データの転送を行えるよ
うにしたことを特徴とするマルチＣＰＵ装置。
【請求項２】請求項１のマルチＣＰＵ装置において、前記複数個のデータバッアァが交互に書込み可能とさ
れ、これと逆位相で交互に読出し可能とされることを特
徴とするマルチＣＰＵ装置。
【請求項３】請求項１のマルチＣＰＵ装置において、前記バスインターフェイスは、前記データバッアァへの
書込み完了状態を示す手段を具備していることを特徴と
するマルチＣＰＵ装置。