JP2003085125A - メモリ制御器及びメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 バス・トラフィックを低減するＤＭＡ（ダイ
レクト・メモリ・アクセス）制御器を提供する。 【解決手段】 メモリ制御器１５は、バス・スレーブ１
７と共に、ＤＭＡ制御器としてのバス・マスタ１６を装
備する。バス・マスタ１６及びバス・スレーブ１２間の
データ転送はバス１０が使用されるが、メモリ・チップ
２４及びバス・マスタ１６間のデータ転送は、バス１０
の使用は不要となる。バス・スレーブ１２へのメモリ・
チップ２４のデータの転送時では、バス・マスタ１６
は、最初のＤＭＡリクエストに伴い、次のＤＭＡリクエ
ストを待たずに、メモリ・チップ２４からデータを読出
して、バッファ２０に貯留し、ＤＭＡリスエストを受け
しだい、バッファ２０の貯留データを直ちにバス１０へ
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステム等のバス・システムに装備されるメモリ制御器、
コンピュータ、メモリ制御方法、及びデータ転送方法に
係り、詳しくはバス・トラフィックを改善するモリ制御
器、コンピュータ、メモリ制御方法、及びデータ転送方
法に関するものである。

【０００２】

【従来の技術】コンピュータに装備される従来のバッフ
ァード・ダイレクト・メモリ・アクセス（Ｂｕｆｆｅｒ
ｄ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ。以
下、「ダイレクト・メモリ・アクセス」を適宜、「ＤＭ
Ａ」と呼ぶ。）では、ＤＭＡ制御器は、メモリ制御器と
は別個にバス・マスタとしてバスへ接続されている。そ
して、データ転送要求があると、ＤＭＡ制御器は、デー
タ・バスを介してデータ転送元のメモリ制御器からメモ
リ装置の所定アドレスのデータを自分のバッファへ貯留
し、次に、バッファ内の貯留データを、バスを介してデ
ータ転送先のバス・スレーブへ伝送している。

【０００３】また、フライ・バイ（Ｆｌｙ Ｂｙ）ＤＭ
Ａでは、メモリ装置のデータは、ＤＭＡ制御器を経由す
ることなく、データ転送元のメモリ制御器からバスを介
してデータ転送先のバス・スレーブへ直接、送られるよ
うになっている。

【０００４】

【発明が解決しようとする課題】本発明の目的は、従来
のバッファードＤＭＡ及びフライ・バイＤＭＡに対し
て、データ転送及びその他を改善したモリ制御器、コン
ピュータ、メモリ制御方法、及びデータ転送方法を提供
することである。

【０００５】

【課題を解決するための手段】本発明のメモリ制御器
は、データ・バスへ接続されかつメモリ装置用のメモリ
・インターフェースを装備する。該メモリ制御器は、デ
ータ・バスとメモリ・インターフェースとの間に介在す
るダイレクト・メモリ・アクセス制御器を装備してい
る。

【０００６】所定態様のメモリ制御器では、ダイレクト
・メモリ・アクセス制御器の装備するバッファは、ダイ
レクト・メモリ・アクセス制御器がデータ・バスから及
びデータ・バスへ連続入出力可能としているデータ量よ
り大きい容量をもっている。所定態様のメモリ制御器
は、データ・バスとメモリ・インターフェースとの間に
介在する第１のバス・スレーブ、メモリ・インターフェ
ースへのダイレクト・メモリ・アクセス制御器及び第１
のバス・スレーブのアクセスを調停するアービタを有し
ている。アービタは、第１のバス・スレーブをダイレク
ト・メモリ・アクセス制御器より優先させる調停を実施
する。

【０００７】所定態様のメモリ制御器によれば、ダイレ
クト・メモリ・アクセス制御器は複数個存在し、該メモ
リ制御器は、メモリ・インターフェースへの複数個のダ
イレクト・メモリ・アクセス制御器のアクセスを調停す
るアービタを有している。アービタは、バッファの空き
容量の大きいダイレクト・メモリ・アクセス制御器を空
き容量の小さいダイレクト・メモリ・アクセス制御器よ
り優先させる調停を実施する。

【０００８】所定態様のメモリ制御器によれば、ダイレ
クト・メモリ・アクセス制御器、メモリ・インターフェ
ース、第１のバス・スレーブ、及びアービタを１個のチ
ップ内に装備している。

【０００９】バス装備システム回路装置は、上記任意の
メモリ制御器と、該メモリ制御器が接続されるバスと、
該メモリ制御器のメモリ・インターフェースへ接続され
る少なくとも１個のメモリ装置と、バスへ接続される少
なくとも１個のバス・マスタと、バスへ接続される少な
くとも１個の第１のバス・スレーブとを、１個のチップ
内にもつ。

【００１０】本発明のコンピュータは、上記任意のメモ
リ制御器と、該メモリ制御器が接続されるバスと、該メ
モリ制御器のメモリ・インターフェースへ接続される少
なくとも１個のメモリ装置と、バスへ接続される少なく
とも１個のバス・マスタと、バスへ接続される少なくと
も１個の第１のバス・スレーブとを装備する。

【００１１】本発明のメモリ制御方法によれば、データ
・バスへ接続されかつメモリ装置用のメモリ・インター
フェースを装備するメモリ制御器に、さらに、ダイレク
ト・メモリ・アクセス制御器を装備させ、データ・バス
とメモリ・インターフェースとの間のデータ転送を、ダ
イレクト・メモリ・アクセス制御器を使って、実施す
る。

【００１２】所定態様のメモリ制御方法によれば、ダイ
レクト・メモリ・アクセス制御器の装備するバッファの
容量を、ダイレクト・メモリ・アクセス制御器がデータ
・バスから及びデータ・バスへ連続入出力可能としてい
るデータ量より大きい容量とし、バッファに空きが生じ
しだい、メモリ装置にアクセスして、データ転送上の次
に続くデータをメモリ装置から読出して、バッファの空
き部に貯留しておく。メモリ制御器には、さらに、第１
のバス・スレーブを装備させ、メモリ制御器の外に存在
してデータ・バスへ接続されているバス・マスタからの
データ転送要求に対しては、第１のバス・スレーブを介
してデータ・バスから及びデータ・バスへデータを入出
力する。

【００１３】所定態様のメモリ制御方法によれば、メモ
リ・インターフェースへのダイレクト・メモリ・アクセ
ス制御器及び第１のバス・スレーブのアクセスに対して
調停処理を実施し、該調停処理では、第１のバス・スレ
ーブをダイレクト・メモリ・アクセス制御器より優先さ
せる。

【００１４】所定態様のメモリ制御方法によれば、ダイ
レクト・メモリ・アクセス制御器が複数個である場合に
はメモリ・インターフェースへの複数個のダイレクト・
メモリ・アクセス制御器のアクセスに対して調停処理を
実施し、該調停処理では、バッファの空き容量の大きい
ダイレクト・メモリ・アクセス制御器を空き容量の小さ
いダイレクト・メモリ・アクセス制御器より優先させ
る。

【００１５】本発明のダイレクト・メモリ・アクセスの
リードについてのデータ転送方法によれば、バス・シス
テムは、バス、メモリ・インターフェースとバス及びメ
モリ・インターフェースの間に介在しかつバッファを含
むダイレクト・メモリ・アクセス制御器とダイレクト・
メモリ・アクセス制御器とは別個にバス及びメモリ・イ
ンターフェースの間に介在する第３のバス・スレーブと
メモリ・インターフェースへのアクセスについての調停
を行う第１のアービタとを装備するメモリ制御器、メモ
リ制御器のメモリ・インターフェースへ接続されている
メモリ装置、メモリ制御器の外部に存在しバスへ接続さ
れている第２のバス・マスタ、メモリ制御器の外部に存
在しバスへ接続されている第４のバス・スレーブ、及び
バスの使用についての調停を行う第２のアービタ、を有
している。そして、バス・システムにおけるダイレクト
・メモリ・アクセスのリードについてのデータ転送方法
において、ダイレクト・メモリ・アクセス制御器への最
初のダイレクト・メモリ・アクセス・リクエストに対応
させて、ダイレクト・メモリ・アクセス制御器に次の
（ａ１）〜（ａ５）の処理を順番に行わせる （ａ１）メモリ・インターフェースの使用許可を第１の
アービタへ要求する。 （ａ２）ダイレクト・メモリ・アクセス制御器がメモリ
・インターフェースへのアクセスを許可されれば今回の
ダイレクト・メモリ・アクセス・リードの対象データの
アドレス範囲の先頭からデータを読み出してバッファに
貯留する。 （ａ３）バスの使用許可を第２のアービタへ要求する。 （ａ４）ダイレクト・メモリ・アクセス制御器がバスの
使用を許可されればデータの転送先の第４のバス・スレ
ーブのアドレスをバスに出力する。 （ａ５）最初のダイレクト・メモリ・アクセス・リクエ
ストに対応分のデータをバッファからバスへ出力する。
さらに、ダイレクト・メモリ・アクセス制御器が、今回
のダイレクト・メモリ・アクセス・リードについての全
部のデータの内、読み残した分があれば、バスへのデー
タ出力終了後から次のダイレクト・メモリ・アクセス・
リクエストまでの時間を利用して、ダイレクト・メモリ
・アクセス制御器に、メモリ装置からの読み残しデータ
の読出し及び該読出しデータのバッファへの貯留を行わ
せる。ダイレクト・メモリ・アクセス制御器への２回目
以降の各ダイレクト・メモリ・アクセス・リクエストに
対応させて、ダイレクト・メモリ・アクセス制御器に次
の（ｂ１）〜（ｂ３）の処理を順番に行わせる、 （ｂ１）バスの使用許可を第２のアービタへ要求する。 （ｂ２）ダイレクト・メモリ・アクセス制御器がバスの
使用を許可されればデータの転送先の第２のバス・スレ
ーブのアドレスをバスに出力する。 （ｂ３）各ダイレクト・メモリ・アクセス・リクエスト
に対応分のデータをバッファからバスへ出力する。こと
を特徴とするバス・システムにおけるダイレクト・メモ
リ・アクセスのリードについてのデータ転送方法。

【００１６】本発明のダイレクト・メモリ・アクセスの
ライトについてのデータ転送方法によれば、バス・シス
テムは、バス、メモリ・インターフェースとバス及びメ
モリ・インターフェースの間に介在しかつバッファを含
むダイレクト・メモリ・アクセス制御器とダイレクト・
メモリ・アクセス制御器とは別個にバス及びメモリ・イ
ンターフェースの間に介在する第３のバス・スレーブと
メモリ・インターフェースへのアクセスについての調停
を行う第１のアービタとを装備するメモリ制御器、メモ
リ制御器のメモリ・インターフェースへ接続されている
メモリ装置、メモリ制御器の外部に存在しバスへ接続さ
れている第２のバス・マスタ、メモリ制御器の外部に存
在しバスへ接続されている第４のバス・スレーブ、及び
バスの使用についての調停を行う第２のアービタ、を有
している。バス・システムにおけるダイレクト・メモリ
・アクセスのライトについてのデータ転送方法におい
て、ダイレクト・メモリ・アクセス制御器への各ダイレ
クト・メモリ・アクセス・リクエストに対応させて、ダ
イレクト・メモリ・アクセス制御器に、バスからのデー
タを読み込ませて、バッファに貯留させる。メモリ装置
への書き残しデータがバッファにあるときは、ダイレク
ト・メモリ・アクセス制御器に次の（ｃ１）及び（ｃ
２）の処理を順番に行わせる。 （ｃ１）メモリ・インターフェースの使用許可を第１の
アービタへ要求する。 （ｃ２）ダイレクト・メモリ・アクセス制御器がメモリ
・インターフェースへのアクセスを許可されればバッフ
ァ内の書き残しデータをメモリ装置の対応アドレスへ書
き込む。

【００１７】

【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明する。図１はメモリ制御器１５を装
備するバス・システムの構成図である。該バス・システ
ムはコンピュータ一般に装備される。図１のバス１０
は、１系統の信号線を幾つかのデバイスが時分割で共有
すると言う意味で、示されており、バス１０は、アドレ
ス・バスとデータ・バスとを兼用するバスであってもよ
いし、また、別々のアドレス・バスとデータ・バスとを
図面上、１つにまとめて示してあるものであってもよ
い。バス１０には、１個以上のバス・マスタ１１、１個
以上のバス・スレーブ１２、及びメモリ制御器１５が接
続されている。バス・マスタ１１は例えばＣＰＵやＤＭ
Ａ制御器であり、バス・スレーブ１２は、例えばビデオ
・コントローラ等の各種インターフェースである。各バ
ス・スレーブ１２には、ケーブルを介してビデオ機器や
メディア・ドライブ等が接続されている。メモリ制御器
１５は、１個以上のバス・マスタ１６、１個以上のバス
・スレーブ１７、１個以上のメモリＩ／Ｆ（インターフ
ェース）１８、及びメモリＩ／Ｆ１８と同数のアービタ
１９を備える。各バス・マスタ１６及び各バス・スレー
ブ１７はバス１０へ別々に接続されている。各メモリＩ
／Ｆ１８には１個以上のメモリ・チップ２４が接続され
る。各メモリ・チップ２４は１バンク以上の記憶容量を
もつ。アービタ１９は、各バス・マスタ１６及び各バス
・スレーブ１７からのメモリＩ／Ｆ１８へのアクセス要
求を受け付け、同時にアクセス要求があったときには、
所定の優先順位に基づいて選択したものをメモリＩ／Ｆ
１８へ接続する。各バス・マスタ１６は、バッファ２０
を装備するとともに、図示していないソース・アドレス
・レジスタ、ディスティネーション・アドレス・レジス
タ、データ・カウンタ・レジスタ、コントロール・レジ
スタ等を装備している。各バス・マスタ１６の装備する
バッファ２０の容量は典型的には相互に等しい。各バス
・マスタ１６は、ＣＰＵからＤＭＡリクエスト線を介し
てＤＭＡリクエスト（データ転送要求）を受け付けると
ともに、ＣＰＵへＤＭＡコンプリート線を介してＤＭＡ
コンプリート（データ転送終了）を通知する。

【００１８】図１では、バス・マスタ１１、バス・スレ
ーブ１２、バス・マスタ１６、及びメモリ・チップ２４
については、それぞれ３個ずつ、描かれている。図１に
おけるバス１０とバス・マスタ１１、バス・スレーブ１
２、及びバス・マスタ１６との間の線の矢の向きは、バ
ス・マスタを基準としたライト動作時のデータの流れの
向きで示している。リード動作の向きはデータの流れの
向きは図１の矢の向きとは逆になる。

【００１９】公知のバッファードＤＭＡ方式のバス・シ
ステムでは、メモリ制御器１５において、バス・マスタ
１６及びアービタ１９が装備されず、１個のバス・スレ
ーブ１７及び１個のメモリＩ／Ｆ１８が装備されるだけ
であった。そして、バス・マスタとしてのＤＭＡ制御器
は、メモリ制御器１５内ではなく、メモリ制御器１５の
外に、１個のバス・マスタ１１として存在していた。

【００２０】各バス・マスタ１６は、１クロック・サイ
クル内にバス１０との間でバーストでデータを入出力す
る。このバス・システムでは、各バス・マスタ１６がバ
ス１０との間でデータを連続的に送受できるクロック・
サイクルの連続数（＝バースト長）は４と設定されてお
り、また、バス１０のデータ・バスは８バイトである。
結果、各バス・マスタ１６がバス１０へ連続的に入出力
できるデータ量、すなわち１回のバースト当たりの転送
量は８バイト×４（＝３２バイト）となる。各バス・マ
スタ１６に装備されるバッファ２０の容量は、バス・マ
スタ１６がバス１０との間で一度に送受できるデータ量
としての３２バイトより大きい容量、好ましくは３２バ
イトの整数倍の容量、例えば４倍の１２８バイトに設定
される。

【００２１】最初に、ＤＭＡリードの動作について説明
する。動作の概略は次のとおりである。 （１）バス・マスタ１６が動作状態（Ｅｎａｂｌｅ）に
される。 （２−１）バス・マスタ１６がメモリ・チップ２４から
データを読む。 （２−２）ＤＭＡリクエストがバス・マスタ１６へ来
る。 （３）バス・マスタ１６が、バス１０上のバス・スレー
ブ１２にデータを書く。 （４）上記（２）及び（３）をＤＭＡカウンタが０にな
るまで繰り返す。ただし、上記（２−１）及び（２−
２）については、その順番が変わることがある。また、
（２−１）はバッファ２０にデータがあれば、抜かして
もよい。

【００２２】ＤＭＡリードの動作時のバス１０における
データの流れの向き及びデータの種類についての概略は
次のとおりである。ここで、リードデータの数字は、バ
ースト転送時の４回の連続データの各回のデータ分を意
味する。 バスマスタ→バススレーブ：アドレス。 バススレーブ→バスマスタ：リードデータ１。 バススレーブ→バスマスタ：リードデータ２。 バススレーブ→バスマスタ：リードデータ３。 バススレーブ→バスマスタ：リードデータ４。

【００２３】また、バス・マスタ１６がアービタ１９に
メモリ・チップ２４へのアクセス要求を出す条件は、Ｄ
ＭＡリードでは、次のａｎｄ条件となる。 （ａ）ＤＭＡ機能がＥｎａｂｌｅにされている。 （ｂ）ＤＭＡカウンタが０でない。 （ｃ）ＤＭＡ ＢｕｆｆｅｒがＦｕｌｌでない（空きが
少ないほどアービタでの優先順位は高い。）。

【００２４】バス・スレーブ１７及び各バス・マスタ１
６は、所定の状態のときメモリＩ／Ｆ１８へのアクセス
要求をアービタ１９へ出す。バス・スレーブ１７がメモ
リＩ／Ｆ１８へのアクセス要求をアービタ１９へ出す状
況とは、バス・スレーブ１７がバス１０を介してバス・
マスタ１１からのデータ転送要求を受け付けたときであ
る。各バス・マスタ１６がメモリＩ／Ｆ１８へのアクセ
ス要求をアービタ１９へ出す状況とは、ＣＰＵからＤＭ
Ａリクエスト線を介してＤＭＡリクエストを受け付け
て、ＤＭＡ機能がイネーブルされている場合において、
ＤＭＡカウンタが０でなく（ＤＭＡコンプリートが出て
いない状態のこと。なお、ＤＭＡリクエスト及びＤＭＡ
コンプリートについては後で詳述する。）、かつバッフ
ァ４０がフル（空き容量０）でないときである。ここで
説明の便宜上、バス・マスタ１６の全部及びバス・スレ
ーブ１７をアクセス要求素子と呼ぶことにし、アクセス
要求素子の総数をｎとする。アービタ１９は、１個のア
クセス要求素子からのみアクセス要求を受けたときは、
該アクセス要求素子の、メモリＩ／Ｆ１８のアクセスを
認める。アービタ１９は、また、同時にｍ（ｍは２〜ｎ
の範囲内の整数)個のアクセス要求素子からアクセス要
求を受け付けたときには、所定の調停基準に基づく調停
を行って、所定の１個のアクセス要求素子の、メモリＩ
／Ｆ１８へのアクセスを認める。

【００２５】所定の調停基準とは次のとおりである。 （ａ)バス・マスタ１６とバス・スレーブ１７との調停
では、バス・スレーブ１７を優先する。後述するよう
に、バス・マスタ１６は、次のＤＭＡリクエストに備え
て、バス１０へデータを入出力していない期間に、メモ
リＩ／Ｆ１８にアクセスし、メモリ・チップ２４からの
データをバッファ２０に蓄積する処理を行うようになっ
ているので、バス・スレーブ１７を優先することによ
り、このような蓄積処理を一時中断し、メモリ制御器１
５全体の処理の効率化が図られる。 （ｂ)複数のバス・マスタ１６間の調停では、バッファ
２０の空き容量の大きいバス・マスタ１６を優先する。
各バス・マスタ１６のバッファ２０の容量は等しいの
で、バッファ２０の空き容量の大きいバス・マスタ１６
とは、バッファ２０のデータ蓄積量の小さいバス・マス
タ１６のことを意味する。バス・マスタ１６にＤＭＡリ
クエストが来たときに、該バス・マスタ１６のバッファ
２０に所定量のデータが蓄積されていなければ、該バス
・マスタ１６は、バス１０へ直ちに所定量のデータを送
り出すことができず、メモリ・チップ２４からデータを
バッファ２０に取り入れるのに時間を要してしまう。し
たがって、バッファ２０の空き容量の大きいバス・マス
タ１６を優先することにより、各バス・マスタ１６のバ
ッファ２０における所定のデータ蓄積量を確保し、どの
バス・マスタ１６へＤＭＡリクエストが来ても、バス１
０へのデータ出力に速やかに対処できるようにする。

【００２６】バス・システムにおけるバス・マスタ１６
とバス・スレーブ１２との間の１回の転送ルーチンにお
けるデータの総転送量Ｑバイトはあらかじめ設定されて
いる。バス・マスタ１６は、また、バス１０へのデータ
出力を、所定数Ｎの連続する複数のクロック・サイクル
において行うが、該Ｎもあらかじめ設定されている。
Ｑ，Ｎは例えばそれぞれ１０２４及び４である。さら
に、１クロック・サイクル当たりの転送量はＢバイトと
設定されている。なお、本バス・システム（図１に開示
するバス・システムを「本バス・システム」と呼ぶこと
にする。）では、バス１０のデータ・バスは、前述した
ように、８バイトであるので、Ｂ＝８となる。バス・ス
レーブ１２に接続される各種入出力機器のデータ処理速
度は低いので、バス・スレーブ１２は、バス・マスタ１
６から総転送量Ｑバイトのデータを一度に受けることな
く、不連続な時間でＢ・Ｎバイトずつをバス１０との間
で入出力する方式になっている。

【００２７】なお、Ｑバイトのデータを転送するルーチ
ンにおいて、バス・マスタ１６へのＤＭＡリクエスト
は、Ｂ・Ｎバイトのデータ転送をバス・マスタ１６へ要
求するごとに、発生し、バス・マスタ１６からのＤＭＡ
コンプリートはバス・マスタ１６がＱバイトのデータ転
送が終了したときに発生する。したがって、各データ転
送ルーチンにおいて、ＤＭＡリクエストはＱ／（Ｂ・
Ｎ）回、発生し、ＤＭＡコンプリートは１回、発生す
る。バス・マスタ１６がＤＭＡリクエストに対してＢ・
Ｎバイトのデータを転送し終えるごとに、バス・マスタ
１６がＤＭＡアクノリッジを出すようにしてもよい。

【００２８】バス・マスタ１６は、１２８バイトのデー
タ転送ルーチンにおいて最初のＤＭＡリクエストを受信
してから、バス１０への最初及び２回目以降のＢ・Ｎバ
イトのデータ出力を終了するまでの処理の時間Ｔａ，Ｔ
ｂを考える。該時間Ｔａ，Ｔｂでは、バス１０が該処理
に占有されるるため、他の処理に係るデータ転送が不能
になる。Ｔａ，Ｔｂも含めて、以下の説明における時間
はクロック・サイクル換算とする。

【００２９】バス・マスタ１６は、まず、バス１０の図
示していないアービタに調停を要求する。この調停に要
する時間をＴ１とする。バス・マスタ１６は、調停に勝
つと、データの転送先のアドレスを、バス１０を介して
転送する。このアドレス転送に要する時間をＴ２とす
る。次に、メモリ・チップ２４へのアクセス期間では、
バス・マスタ１６は、メモリ制御器１５内のアービタ１
９へ、メモリＩ／Ｆ１８へのアクセスについて調停を依
頼し、メモリＩ／Ｆ１８を介してメモリ・チップ２４か
らのＢ・Ｎバイトのデータをバッファ２０へ蓄える。さ
らに、その後、バス・マスタ１６がバス１０へデータを
出力するためには、Ｂ・Ｎバイトのデータをバッファ２
０に貯留してから１クロック・サイクルの準備期間が必
要となる。このアクセス期間＋準備期間をＴ３とする。
次に、バス・マスタ１６は、複数の連続するクロック・
サイクルにおいてバス１０へ所定量のデータを出力す
る。この出力時間をＴ４とする。この結果、Ｔａ＝Ｔ１
＋Ｔ２＋Ｔ３＋Ｔ４であり、Ｔ４＝Ｎである。

【００３０】総転送量Ｑバイトのデータは、メモリ・チ
ップ２４において所定の連続する複数のアドレスに存在
するので、バス・マスタ１６は、今回のデータ転送ルー
チンに対して、最初のＤＭＡリクエストを受け取って、
Ｂ・Ｎバイトのデータをバス１０へ送り出した後、次
に、ＤＭＡリクエストが来るまでの期間において、次の
Ｂ・Ｎバイト以上のデータをあらかじめメモリ・チップ
２４から読出して、バッファ２０に蓄積しておく。な
お、この蓄積は、典型的には、バッファ２０の容量（該
容量は該実施の形態では１２８バイトである。）に等し
い蓄積量となるまで、中断されることなく、一気に行わ
れる。こうして、各データ転送ルーチンにおいて、２回
目の以降のバス・マスタ１６へのデータリクエストに対
しては、データリクエスト後のメモリ・アクセス期間を
省略できる。結果、Ｔｂ＝Ｔ１＋Ｔ２＋Ｔ４となる。従
来のバス・システムでは、バス・マスタ１６が、メモリ
制御器１５内ではなく、バス・マスタ１１として存在し
ていたため、データ転送ルーチンの２回目以降のＤＭＡ
リクエストに対する処理においても、Ｔ３がかかり、Ｔ
ｂ＝Ｔａとなっていたが、本バス・システムでは、Ｔ３
の省略により、１回のデータ転送ルーチンの総所要時間
を大幅に短縮することができる。

【００３１】１回のデータ転送ルーチンの総所要時間に
ついて従来のバス・システムと本バス・システムとを、
具体的に数値に基づいて対比する。条件として、バス・
マスタ１６及びバス・スレーブ１７の個数はそれぞれ１
とし、バス幅は８バイトとし、Ｎ＝４、Ｔ１〜Ｔ４の数
値は次のとおりとする。Ｔ１＝１，Ｔ２＝１，Ｔ３＝
５，Ｔ４＝４。なお、Ｔ３＝５は、メモリ・チップ２４
へのアクセス期間を４、準備期間を１としている。結
果、Ｔａ＝１１，Ｔｂ＝６となる。本発明に基づくバス
・システムでは、１０２４／３２＝３２で、１個のデー
タ転送ルーチン当たり計３２回のバス・マスタ１６から
バス１０へデータ出力が必要となるので、データ転送ル
ーチン当たりの総所要時間は、１１＋６×３１＝２０３
クロック・サイクルとなる。これに対して、従来のバス
・システムでは、１１×３２＝３５２クロック・サイク
ルとなる。したがって、メモリ制御器１５を装備するバ
ス・システムでは、従来のバス・システムより、１−２
０３／３５２＝４２．３％、クロック・サイクルを削減
できることになる。

【００３２】上記の利点は、バス・マスタ１６が複数に
なっても同様であり、各バス・マスタ１６のバッファ２
０の容量が大きいとき程、Ｔ３が大きくて、Ｔｂにおけ
るＴ３の削減寄与が増大するので、該利点が発揮され
る。

【００３３】図２はＤＭＡリードにおいてバス・マスタ
１６がＤＭＡリスクエストを受付けたときに実施される
割込みルーチンのフローチャートである。Ｓ３０では、
今回のＤＭＡリクエストが最初のものか、それとも２回
目以降のものかを判定し、該判定が最初のＤＭＡリクエ
ストであれば、Ｓ３１へ進み、２回目以降のＤＭＡリク
エストであれば、Ｓ３４へ進む。すなわち、Ｓ３１〜Ｓ
３３は、１回目のＤＭＡリスクエストに対しては実施さ
れ、２回目以降のＤＭＡリスクエストに対しては省略さ
れる。Ｓ３１では、バス・マスタ１６はメモリＩ／Ｆ１
８へのアクセス要求をアービタ１９へ出す。そして、バ
ス・マスタ１６は、Ｓ３２において、アービタ１９から
アクセスの許可を受けると、Ｓ３３において、今回のＤ
ＭＡリードの対象データのアドレス範囲の先頭アドレス
より順番にデータをメモリ・チップ２４から読出し、及
び該読出しデータのバッファ２０へ貯留する。Ｓ３４で
は、バス・マスタ１６はバス１０の使用について所定の
アービタへ調停を要求する。Ｓ３５では、バス１０の使
用が許可されたか否かを判定し、許可されしだい、Ｓ３
６へ進む。Ｓ３６では、バス・マスタ１６は今回のデー
タ転送先のバス・スレーブ１２のアドレスをバス１０に
出力する。Ｓ３７では、バッファ２０に貯留されたデー
タの１バースト転送量分をバス１０へ出力する。

【００３４】図３はＤＭＡリードにおいてバス・マスタ
１６が次のＤＭＡリクエストに備えてバッファ２０にデ
ータを貯留する処理手順のフローチャートである。Ｓ５
０では、バス・マスタ１６が今回のＤＭＡリードにおい
てメモリ・チップ２４からまだ読み残しているデータが
有るか否かを判定し、有れば、Ｓ５１へ進み、無けれ
ば、該処理手順を終了する。Ｓ５１，Ｓ５２は図２のＳ
３１，Ｓ３２と同一であり、バス・マスタ１６はアービ
タ１９からメモリＩ／Ｆ１８へのアクセスについての許
可を受けしだい、Ｓ５３においてメモリ・チップ２４の
対応アドレスから読み残しデータを読み出して、それを
バッファ２０に貯留する。

【００３５】ＤＭＡライトの動作について説明する。動
作の概略は次のとおりである。 （１）バス・マスタ１６が動作状態（Ｅｎａｂｌｅ）に
される。 （２）ＤＭＡリクエストがバス・マスタ１６へ来る。 （３）バス・マスタ１６がバス１０上のバス・スレーブ
１２からのデータを読む。 （４）バス・マスタ１６がメモリ・チップ２４へデータ
を書く。 （５）上記（２）、（３）、及び（４）をＤＭＡカウン
タが０になるまで繰り返す。ただし、（４）はバッファ
が２０が空き容量０（Ｆｕｌｌ）でなければ、適宜、抜
かしてもよい。

【００３６】また、バス・マスタ１６がアービタ１９に
メモリ・チップ２４へのアクセス要求を出す条件は、Ｄ
ＭＡライトでは、次のａｎｄ条件となる。 （ａ）ＤＭＡ機能がＥｎａｂｌｅされている。 （ｂ）ＤＭＡカウンタが０でない。 （ｃ）バッファが２０が空でない（空きが少ないほどア
ービタでの優先順位は高い）。

【００３７】バス・マスタ１６によりバス・スレーブ１
２からのデータをメモリ・チップ２４へ書き込む場合の
利点を説明する。従来のバス・システムでは、バス・マ
スタ１６は、メモリ制御器１５内ではなく、メモリ制御
器１５外にバス・マスタ１１として存在している。以
下、メモリ制御器１５外にバス・マスタ１１として存在
しているＤＭＡ制御器を「外部ＤＭＡ制御器」と適宜、
呼ぶことにする。バススレーブ１２からメモリチップ２
４へのバッファードＤＭＡにおいて、外部ＤＭＡ制御器
は、バス１０を介してデータ・ソースのバス・スレーブ
１２から転送されたデータをバッファに蓄積し、次に、
再び、バス１０を介してバッファの蓄積データをバス・
スレーブ１７へ転送する。したがって、バス１０は、バ
ス・スレーブ１２から外部ＤＭＡ制御器へのデータ転送
時と外部ＤＭＡ制御器からバス・スレーブ１７へのデー
タ転送時とに使用されることになる。これに対し、本バ
ス・システムでは、バス・マスタ１６がメモリ制御器１
５内に存在することにより、バッファ２０からメモリ・
チップ２４へのデータ転送では、バス１０が使用され
ず、バス１０におけるデータ・トラフィックが低減され
る。さらに、本装置では、バススレーブ１２からメモリ
チップ２４へのＤＭＡ転送において、バススレーブ１２
のデータは、バス１０からバッファ２０へ高速に転送で
きるので、メモリチップ２４への書き込みを待つ必要は
なく、即座にバス１０を解放することができる。

【００３８】図４はＤＭＡライトにおいてバス・マスタ
１６がＤＭＡリスクエストを受付けたときに実施される
割込みルーチンのフローチャートである。Ｓ６１では、
バス・マスタ１６は、バス１０を介してバス・スレーブ
１２からの１バースト転送分のデータを読み込んで、そ
れをバッファ２０に貯留する。

【００３９】図５はＤＭＡライトにおいてバス・マスタ
１６がバッファ２０のデータをメモリ・チップ２４に書
き込む処理手順のフローチャートである。図５の処理手
順は、ＤＭＡライトにおいてバス・マスタ１６がバス１
０からデータを読み出していない期間に実施される。Ｓ
７０では、バス・マスタ１６が今回のＤＭＡライトにお
いてメモリ・チップ２４にまだ書き込んでいないデータ
が有るか否かを判定する。Ｓ７０の判定がＹＥＳであれ
ば、Ｓ７１へ進み、ＮＯであれば、該処理手順を終了す
る。Ｓ７１，Ｓ７２は図２のＳ３１，Ｓ３２と同一であ
り、バス・マスタ１６は、アービタ１９からメモリＩ／
Ｆ１８へのアクセスについての許可を受けしだい、Ｓ７
３において書き残しデータをバッファ２０から読み出し
て、それをメモリ・チップ２４の対応アドレスへ書き込
む。ＤＭＡライトにおけるバス・マスタ１６のバッファ
２０からメモリ・チップ２４へのデータ転送は、バス１
０を使用せずに。実施される。したがって、バス・マス
タ１６は、バス・スレーブ１２からのデータを読出し
後、バス１０を直ちに解放する。

【００４０】バス・システムでは、メモリ・チップ２４
の第１のアドレス領域のデータをメモリ・チップ２４の
別の第２のアドレス領域へ移動する処理（以下、「メモ
リ・ツー・メモリ処理」と言う。）が行われることがあ
る。外部ＤＭＡ制御器のバス・システムでは、メモリ・
ツー・メモリ処理において、メモリ・チップ２４の第１
のアドレス領域のデータを、バス・スレーブ１７からバ
ス１０を介して外部ＤＭＡ制御器のバッファへ転送し、
次に、外部ＤＭＡ制御器のバッファからバス１０を介し
てバス・スレーブ１７へ転送して、メモリ・チップ２４
の第２のアドレス領域に書き込んでいる。これに対し
て、本バス・システムのメモリ・ツー・メモリ処理で
は、メモリ・チップ２４とバス・マスタ１６のバッファ
２０とでデータが転送されるだけであり、バス１０はま
ったく使用せず、バス１０におけるデータ・トラフィッ
クが大幅に低減される。

【００４１】フライ・バイＤＭＡでは、メモリ・チップ
２４と所定のバス・スレーブ１２とが、外部ＤＭＡ制御
器を経由せずに、データを送受するので、データ転送に
おけるバス１０の使用クロック・サイクルを低減でき
る。しかし、データ転送元のメモリ・チップ２４のアド
レスは、外部ＤＭＡ制御器からバス１０を介してバス・
スレーブ１７へ転送されるのに対し、データ転送先のバ
ス・スレーブ１２の指定は、バス１０とは別個に存在す
る配線が必要となる。本バス・システムでは、データ転
送先のアドレスはバス１０を介してデータ転送先のバス
・スレーブ１２へ通知されるものの、データ転送元のメ
モリ・チップ２４のアドレスは、バス１０を使用せず
に、バス・マスタ１６からメモリ・チップ２４へ通知さ
れる。したがって、データ転送先のバス・スレーブ１２
を指定する、バス１０とは別個の配線は省略できる。

【００４２】バス・マスタ１６における前述した、ＤＭ
Ａリスクエスト前のメモリ・チップ２４からバッファ２
０へのデータ先読みは、バス１０のデータ・トラフィッ
クの低減に寄与するだけでなく、次にＤＭＡリクエスト
があると、直ちに、バッファ２０の貯留データをバス１
０へ出力することにより、データ転送処理の短縮化にも
寄与する。また、メモリ・チップ２４へのデータのライ
ト・バックでは、データ転送元のバス・スレーブ１２か
らのデータをバス・マスタ１６のバッファ２０に貯留す
ることにより、メモリ・チップ２４への即座の書き込み
が困難な状況においても、ライト・バック処理を迅速化
できる。

【００４３】本バス・システムでは、バス・マスタ１６
は、バス１０を介さずに、メモリ・チップ２４とデータ
を送受するので、バス・マスタ１６とメモリ・チップ２
４との間のバンド幅（データ転送速度）を適宜、増大で
き、また、これにより、バス１０とのバス・マスタ１６
のデータ入力及び出力のバースト長を支障なく増大し
て、バス１０のバンド幅を増大できる。

【００４４】バスマスタ１６付きのメモリ制御器１５
は、既存のバス構成や、それに接続される既存のバスス
レーブとのＤＭＡ転送を行う場合において、特別な回路
や信号を付加することなく、すなわち、公知の通常のバ
ス・マスタと同一の接続方式によりバス１０へ接続可能
である。

【００４５】なお、バス・スレーブ１７はメモリ制御器
１５に必須のものではない。ＣＰＵやＤＭＡ制御器がバ
ス・マスタ１１として存在しないバス・システムでは、
バス・スレーブ１７は省略できる。バス・マスタ１６へ
データ転送を指示する素子は、バス１０に接続されてい
るものである必要はなく、バス１０に接続されていない
ものであってもよい。

【００４６】アービタ１９もメモリ制御器１５に必須の
ものではない。メモリ制御器１５が、バス・スレーブ１
７を装備せず、かつバス・マスタ１６を１個しか装備し
ないバス・システムでは、アービタ１９は省略できる。
アービタ１９は、メモリ制御器１５がバス・マスタ１６
の他にバス・スレーブ１７を装備するか、バス・マスタ
１６を複数個装備するときのみ必要となる。

【００４７】メモリ制御器１５は１個のチップ上に製作
される。バス１０、バス・マスタ１１、バス・スレーブ
１２、及びメモリ制御器１５が、システム・オン・チッ
プとして１個のチップ上に製作されることも可能であ
る。

【００４８】

【発明の効果】本発明では、メモリ制御器がＤＭＡ制御
器に組み込まれることにより、従来のバッファードＤＭ
Ａに対しては、バス・トラフィックを低減でき。また、
従来のフライ・バイＤＭＡに対しては、データ転送先の
バス・スレーブを指定するためにバスとは別個に装備さ
れなければならない配線を省略できる。

【図面の簡単な説明】

【図１】メモリ制御器を装備するバス・システムの構成
図である

【図２】ＤＭＡリードにおいてバス・マスタがＤＭＡリ
スクエストを受付けたときに実施される割込みルーチン
のフローチャートである。

【図３】ＤＭＡリードにおいてバス・マスタが次のＤＭ
Ａリクエストに備えてバッファにデータを貯留する処理
手順のフローチャートである。

【図４】ＤＭＡライトにおいてバス・マスタがＤＭＡリ
スクエストを受付けたときに実施される割込みルーチン
のフローチャートである

【図５】ＤＭＡライトにおいてバス・マスタがバッファ
のデータをメモリ・チップに書き込む処理手順のフロー
チャートである

【符号の説明】

１０ バス １１ バス・マスタ １２ バス・スレーブ（第２のバス・スレーブ、第４
のバス・スレーブ） １５ メモリ制御器 １６ バス・マスタ（ダイレクト・メモリ・アクセス
制御器） １７ バス・スレーブ（第１のバス・スレーブ、第３
のバス・スレーブ） １８ メモリＩ／Ｆ １９ アービタ ２０ バッファ ２４ メモリ・チップ（メモリ装置）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 信之 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5B061 BA03 BB01 BC05 DD06 DD09 DD11 DD12

Claims (19)

【特許請求の範囲】
1. 【請求項１】 データ・バスへ接続されかつメモリ装置
   用のメモリ・インターフェースを装備するメモリ制御器
   において、 前記データ・バスと前記メモリ・インターフェースとの
   間に介在するダイレクト・メモリ・アクセス制御器を装
   備していることを特徴とするメモリ制御器。
2. 【請求項２】 前記ダイレクト・メモリ・アクセス制御
   器の装備するバッファは、前記ダイレクト・メモリ・ア
   クセス制御器が前記データ・バスから及び前記データ・
   バスへ連続入出力可能としているデータ量より大きい容
   量をもっていることを特徴とする請求項１記載のメモリ
   制御器。
3. 【請求項３】 前記データ・バスと前記メモリ・インタ
   ーフェースとの間に介在する第１のバス・スレーブを有
   していることを特徴とする請求項１記載のメモリ制御
   器。
4. 【請求項４】 前記メモリ・インターフェースへの前記
   ダイレクト・メモリ・アクセス制御器及び前記第１のバ
   ス・スレーブのアクセスを調停するアービタを有してい
   ることを特徴とする請求項３記載のメモリ制御器。
5. 【請求項５】 前記アービタは、前記第１のバス・スレ
   ーブを前記ダイレクト・メモリ・アクセス制御器より優
   先させる調停を実施することを特徴とする請求項４記載
   のメモリ制御器。
6. 【請求項６】 前記ダイレクト・メモリ・アクセス制御
   器は複数個存在し、 前記メモリ・インターフェースへの前記複数個のダイレ
   クト・メモリ・アクセス制御器のアクセスを調停するア
   ービタを有していることを特徴とする請求項３記載のメ
   モリ制御器。
7. 【請求項７】 前記アービタは、バッファの空き容量の
   大きいダイレクト・メモリ・アクセス制御器を空き容量
   の小さいダイレクト・メモリ・アクセス制御器より優先
   させる調停を実施することを特徴とする請求項６記載の
   メモリ制御器。
8. 【請求項８】 前記ダイレクト・メモリ・アクセス制御
   器、前記メモリ・インターフェース、第１のバス・スレ
   ーブ、及びアービタを１個のチップ内に装備しているこ
   とを特徴とする請求項１記載のメモリ制御器。
9. 【請求項９】 請求項１記載のメモリ制御器と、該メモ
   リ制御器が接続されるバスと、該メモリ制御器の前記メ
   モリ・インターフェースへ接続される少なくとも１個の
   メモリ装置と、前記バスへ接続される少なくとも１個の
   バス・マスタと、前記バスへ接続される少なくとも１個
   の第１のバス・スレーブとを１個のチップ内にもつこと
   を特徴とするバス装備システム回路装置。
10. 【請求項１０】 請求項１記載のメモリ制御器と、該メ
    モリ制御器が接続されるバスと、該メモリ制御器の前記
    メモリ・インターフェースへ接続される少なくとも１個
    のメモリ装置と、前記バスへ接続される少なくとも１個
    のバス・マスタと、前記バスへ接続される少なくとも１
    個の第１のバス・スレーブとを装備することを特徴とす
    るコンピュータ。
11. 【請求項１１】 データ・バスへ接続されかつメモリ装
    置用のメモリ・インターフェースを装備するメモリ制御
    器に、さらに、ダイレクト・メモリ・アクセス制御器を
    装備させ、 前記データ・バスと前記メモリ・インターフェースとの
    間のデータ転送を、前記ダイレクト・メモリ・アクセス
    制御器を使って、実施することを特徴とするメモリ制御
    方法。
12. 【請求項１２】 前記ダイレクト・メモリ・アクセス制
    御器の装備するバッファの容量を、前記ダイレクト・メ
    モリ・アクセス制御器が前記データ・バスから及び前記
    データ・バスへ連続入出力可能としているデータ量より
    大きい容量とし、 前記バッファに空きが生じしだい、前記メモリ装置にア
    クセスして、データ転送上の次に続くデータを前記メモ
    リ装置から読出して、前記バッファの空き部に貯留して
    おくことを特徴とする請求項１１記載のメモリ制御方
    法。
13. 【請求項１３】 前記メモリ制御器には、さらに、第１
    のバス・スレーブを装備させ、 前記メモリ制御器の外に存在して前記データ・バスへ接
    続されているバス・マスタからのデータ転送要求に対し
    ては、第１のバス・スレーブを介して前記データ・バス
    から及び前記データ・バスへデータを入出力することを
    特徴とする請求項１１記載のメモリ制御方法。
14. 【請求項１４】 前記メモリ・インターフェースへの前
    記ダイレクト・メモリ・アクセス制御器及び前記第１の
    バス・スレーブのアクセスに対して調停処理を実施する
    ことを特徴とする請求項１３記載のメモリ制御方法。
15. 【請求項１５】 前記調停処理では、前記第１のバス・
    スレーブを前記ダイレクト・メモリ・アクセス制御器よ
    り優先させることを特徴とする請求項１４記載のメモリ
    制御方法。
16. 【請求項１６】 前記ダイレクト・メモリ・アクセス制
    御器が複数個存在する場合には前記メモリ・インターフ
    ェースへの前記複数個のダイレクト・メモリ・アクセス
    制御器のアクセスに対して調停処理を実施することを特
    徴とする請求項１３記載のメモリ制御方法。
17. 【請求項１７】 前記調停処理では、バッファの空き容
    量の大きいダイレクト・メモリ・アクセス制御器を空き
    容量の小さいダイレクト・メモリ・アクセス制御器より
    優先させることを特徴とする請求項１６記載のメモリ制
    御方法。
18. 【請求項１８】 バス、 メモリ・インターフェースと前記バス及び前記メモリ・
    インターフェースの間に介在しかつバッファを含むダイ
    レクト・メモリ・アクセス制御器と前記ダイレクト・メ
    モリ・アクセス制御器とは別個に前記バス及び前記メモ
    リ・インターフェースの間に介在する第３のバス・スレ
    ーブと前記メモリ・インターフェースへのアクセスにつ
    いての調停を行う第１のアービタとを装備するメモリ制
    御器、 前記メモリ制御器の前記メモリ・インターフェースへ接
    続されているメモリ装置、 前記メモリ制御器の外部に存在し前記バスへ接続されて
    いる第２のバス・マスタ、 前記メモリ制御器の外部に存在し前記バスへ接続されて
    いる第４のバス・スレーブ、及びバスの使用についての
    調停を行う第２のアービタ、を有しているバス・システ
    ムにおけるダイレクト・メモリ・アクセスのリードにつ
    いてのデータ転送方法において、 前記ダイレクト・メモリ・アクセス制御器への最初のダ
    イレクト・メモリ・アクセス・リクエストに対応させ
    て、前記ダイレクト・メモリ・アクセス制御器に次の
    （ａ１）〜（ａ５）の処理を順番に行わせ、 （ａ１）前記メモリ・インターフェースの使用許可を第
    １のアービタへ要求する。 （ａ２）前記ダイレクト・メモリ・アクセス制御器が前
    記メモリ・インターフェースへのアクセスを許可されれ
    ば今回のダイレクト・メモリ・アクセス・リードの対象
    データのアドレス範囲の先頭からデータを読み出して前
    記バッファに貯留する。 （ａ３）前記バスの使用許可を前記第２のアービタへ要
    求する。 （ａ４）前記ダイレクト・メモリ・アクセス制御器が前
    記バスの使用を許可されればデータの転送先の第４のバ
    ス・スレーブのアドレスを前記バスに出力する。 （ａ５）最初のダイレクト・メモリ・アクセス・リクエ
    ストに対応分のデータを前記バッファから前記バスへ出
    力する。さらに、ダイレクト・メモリ・アクセス制御器
    が、今回のダイレクト・メモリ・アクセス・リードにつ
    いての全部のデータの内、読み残した分があれば、前記
    バスへのデータ出力終了後から次のダイレクト・メモリ
    ・アクセス・リクエストまでの時間を利用して、前記ダ
    イレクト・メモリ・アクセス制御器に、前記メモリ装置
    からの読み残しデータの読出し及び該読出しデータの前
    記バッファへの貯留を行わせ、 前記ダイレクト・メモリ・アクセス制御器への２回目以
    降の各ダイレクト・メモリ・アクセス・リクエストに対
    応させて、前記ダイレクト・メモリ・アクセス制御器に
    次の（ｂ１）〜（ｂ３）の処理を順番に行わせる、 （ｂ１）前記バスの使用許可を前記第２のアービタへ要
    求する。 （ｂ２）前記ダイレクト・メモリ・アクセス制御器が前
    記バスの使用を許可されればデータの転送先の第４のバ
    ス・スレーブのアドレスを前記バスに出力する。 （ｂ３）各ダイレクト・メモリ・アクセス・リクエスト
    に対応分のデータを前記バッファから前記バスへ出力す
    る。ことを特徴とするバス・システムにおけるダイレク
    ト・メモリ・アクセスのリードについてのデータ転送方
    法。
19. 【請求項１９】 バス、 メモリ・インターフェースと前記バス及び前記メモリ・
    インターフェースの間に介在しかつバッファを含むダイ
    レクト・メモリ・アクセス制御器と前記ダイレクト・メ
    モリ・アクセス制御器とは別個に前記バス及び前記メモ
    リ・インターフェースの間に介在する第３のバス・スレ
    ーブと前記メモリ・インターフェースへのアクセスにつ
    いての調停を行う第１のアービタとを装備するメモリ制
    御器、 前記メモリ制御器の前記メモリ・インターフェースへ接
    続されているメモリ装置、 前記メモリ制御器の外部に存在し前記バスへ接続されて
    いる第２のバス・マスタ、 前記メモリ制御器の外部に存在し前記バスへ接続されて
    いる第４のバス・スレーブ、及びバスの使用についての
    調停を行う第２のアービタ、を有しているバス・システ
    ムにおけるダイレクト・メモリ・アクセスのライトにつ
    いてのデータ転送方法において、 前記ダイレクト・メモリ・アクセス制御器への各ダイレ
    クト・メモリ・アクセス・リクエストに対応させて、前
    記ダイレクト・メモリ・アクセス制御器に、前記バスか
    らのデータを読み込ませて、バッファに貯留させ、 前記メモリ装置への書き残しデータが前記バッファにあ
    るときは、前記ダイレクト・メモリ・アクセス制御器に
    次の（ｃ１）及び（ｃ２）の処理を順番に行わせる、 （ｃ１）前記メモリ・インターフェースの使用許可を第
    １のアービタへ要求する。 （ｃ２）前記ダイレクト・メモリ・アクセス制御器が前
    記メモリ・インターフェースへのアクセスを許可されれ
    ば前記バッファ内の書き残しデータを前記メモリ装置の
    対応アドレスへ書き込む。ことを特徴とするバス・シス
    テムにおけるダイレクト・メモリ・アクセスのライトに
    ついてのデータ転送方法。