CN111045980A - 一种多核处理器 - Google Patents

一种多核处理器 Download PDF

Info

Publication number
CN111045980A
CN111045980A CN201911345204.8A CN201911345204A CN111045980A CN 111045980 A CN111045980 A CN 111045980A CN 201911345204 A CN201911345204 A CN 201911345204A CN 111045980 A CN111045980 A CN 111045980A
Authority
CN
China
Prior art keywords
bus
processor
slave
slave device
core processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911345204.8A
Other languages
English (en)
Inventor
黄燕平
吴富林
冯光展
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong J Tech Intelligent Technology Co ltd
Original Assignee
Guangdong J Tech Intelligent Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong J Tech Intelligent Technology Co ltd filed Critical Guangdong J Tech Intelligent Technology Co ltd
Priority to CN201911345204.8A priority Critical patent/CN111045980A/zh
Publication of CN111045980A publication Critical patent/CN111045980A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)

Abstract

本申请公开了一种多核处理器。该多核处理器包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；所述第一处理器为所述上位总线上的主设备；所述第二处理器为所述下位总线上的唯一主设备。由于下位总线中仅有一个主设备，避免了多个主设备竞争总线、需要在总线中设置总线仲裁机构对多个主设备占用总线进行访问的请求进行仲裁，从而有助于提高下位总线环境中的实时性。

Description

一种多核处理器
技术领域
本申请涉及处理器技术，尤其涉及一种多核处理器。
背景技术
多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎(内核)，此时处理器能支持系统总线上的多个处理器，由总线控制器提供所有总线控制信号和命令信号。
多核处理器可分为对称处理(symmetrical multi-processing，SMP)结构，和非对称处理结构。常见的对称处理结构可以如图1所示，总线上可以连接有处理器、直接内存存取(direct memory access，DMA)、闪存(flash)、静态存储器(static RAM，SRAM)以及其他外部设备(简称外设)；该总线可以为简单的总线，也可以为矩阵总线；处理器还可以连接中断控制器。其中，处理器和DMA作为总线的主设备(master)，flash、SRAM以及其他外设作为总线的从设备(slave)，主设备可以通过通信访问从设备。常见的非对称处理结构可以如图2所示，总线可以包括上位总线和下位总线，上位总线上可以连接有处理器、DMA、各种内存设备、其他外设，处理器上还连接有中断控制器；其中，处理器和DMA作为总线的主设备，可以通过总线访问作为主线从设备的各种内容设备及其他外设。下位总线上可以通过总线桥与上位总线连接，下位总线上还连接有作为主设备的处理器、DMA，以及作为从设备的各种内存设备和其他外设，处理器还连接有中断控制器。
如图1和图2所示，总线上有多个主设备，需要总线仲裁机构，在多个主设备均请求占用总线访问从设备时，对多个主设备进行仲裁，确定当前能够使用总线的主设备；此外，中断控制器也可以打断处理器当前的任务。因此，目前的多核处理器多为了效率和充分利用带宽等目标，牺牲了硬实时性。
发明内容
本申请提供一种多核处理器，以避免下位总线环境中的总线竞争，保证下位总线环境中的硬实时性。
本申请实施例提供了一种多核处理器，包括：
第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；
所述第一处理器为所述上位总线上的主设备；
所述第二处理器为所述下位总线上的唯一主设备。
在一种可能的实现方式中，该多核处理器还包括：与所述第二处理器连接的中断控制器；
所述中断控制器用于所述第二处理器的代码调试，在所述第二处理器非调试情况下，所述中断处理器不工作。
在一种可能的实现方式中，该多核处理器还包括：与所述第二处理器连接的总线从设备；
所述总线从设备用于存储所述第二处理器所需程序代码。
在一种可能的实现方式中，该多核处理器还包括，与所述第二处理器通过数据总线连接的数据总线从设备。
在一种可能的实现方式中，所述总线从设备为只读存储器ROM、随机存取存储器RAM或非易失闪存nor flash。
在一种可能的实现方式中，所述双边从设备包括下行先进先出FIFO设备和上行FIFO设备；
所述下行FIFO分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备；
所述上行FIFO分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备。
在一种可能的实现方式中，所述双边从设备包括双向内存设备，所述双向内存设备分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备。
在一种可能的实现方式中，所述第二处理器根据预设时段访问所述至少一个第二类从设备中的每个设备。
在一种可能的实现方式中，所述第二处理器根据预设周期轮流访问所述至少一个第二类从设备。
在一种可能的实现方式中，所述第二类从设备包括内存设备和/或外部设备。
在一种可能的实现方式中，该多核处理器还包括：与所述上位总线连接的第三处理器和/或直接内存存取DMA设备，所述第三处理器作为所述上位总线上的主设备，所述DMA设备作为所述上位总线上的主设备；
所述上位总线包括总线仲裁机构。
在上述实施例中，下位总线中仅有一个主设备，避免了多个主设备竞争总线、需要在总线中设置总线仲裁机构对多个主设备占用总线进行访问的请求进行仲裁，从而有助于提高下位总线环境中的实时性，以保障对实时性要求较高的业务能够在下位总线环境中及时完成，而对于实时性要求不是很高的业务，可以在上位总线环境中实现，从而不影响多核处理器的效率、带宽利用率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的对称处理结构的示意图；
图2为本申请实施例提供的非对称处理结构的示意图；
图3为本申请实施例提供的多核处理器结构示意图之一；
图4为本申请实施例提供的多核处理器结构示意图之二；
图5为本申请实施例提供的多核处理器结构示意图之三。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将对本申请的技术方案进行详细的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本申请所保护的范围。
由于目前的多核处理器为了充分利用带宽等目标而在总线上设置有多个总线主设备，降低了实时性，不利于对实时性要求较高的业务及时完成。因此，本申请实施例提供了一种多核处理器，在不影响效率、带宽利用率的情况下，保证其实时性。
参见图3，为本申请实施例提供的一种多核处理器的结构示意图，在本申请实施例提供的多核处理器中，总线可以分为上位总线和下位总线。
上位总线上可以连接有第一处理器以及至少一个第一类从设备，其中，第一类从设备指连接在上位总线上的从设备，且第一类从设备不与下位总线连接。第一处理器作为上位总线的主设备，可以通过上位总线访问第一类从设备，进行数据读写、信息交换。
下位总线上连接有第二处理器以及至少一个第二类从设备，其中，第二类从设备指连接在下位总线上的从设备，且第二类从设备不与上位总线连接。第二处理器作为下位总线的唯一主设备，可以通过下位总线访问第二类从设备，进行数据读写、信息交换。
上位总线和下位总线通过双边从设备连接，以实现上位总线的设备和下位总线的设备进行数据交换。
可选的，上述第二类从设备可以包括各种内存设备和/或外部设备，例如只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、闪存(flash)、输入输出设备等。类似的，第一类从设备也可以包括各种内存设备和/或外部设备。
在本申请实施例仅对下位总线上的主设备的数量进行了限制，有且仅有一个主设备，但不对上位总线上的主设备的数量进行限制，上位总线上还可以连接有其他主设备，如处理器或DMA等。由于上位总线上连接的主设备可以为一个或多个，因此，可以根据上位总线环境的复杂程度选择简单的总线或较为复杂的矩阵总线等。进一步的，若上位总线上有多个主设备，上位总线还包括总线仲裁机构，用于在多个主设备均请求占用总线访问第一类从设备时进行仲裁，确定当前能够占用总线进行访问的主设备。
可选的，第二处理器还可以连接有中断控制器，如图4、图5所示。但该中断控制器与连接在第一处理器上的中断控制器有所不同，与第一处理器连接的中断控制器可以根据获取的信号，确定在第一处理器有其他任务且该其他任务的优先级高于当前执行的任务时，通知第一处理器中断当前任务，优先执行高优先级的任务；而与第二处理器连接的中断控制器仅在调试情况下使用，用于对第二处理器所执行的程序代码进行调试，而在非调试情况下，与第二处理器连接的中断控制器不工作，即，在第二处理器正常工作时，中断控制器不向第二处理器发送中断当前任务的信号。由于正常工作时，下位总线上的第二处理器不会被中断控制器所控制，保证了第二处理器所执行任务的实时性，适合于业务逻辑简单但对实时性要求较高的场景。
可选的，第二处理器还可以通过指令总线连接有指令总线从设备，用于存储第二处理器所需的程序代码。具体的，该总线从设备可以为只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)以及非易失闪存(nor flash)等。
可选的，第二处理器还可以通过数据总线连接有数据总线从设备。该数据总线从设备可以为SRAM，可以用于存储第二处理器频繁存取的数据。
在一些实施例中，上述双边从设备可以包括下行先进先出(first input firstoutput，FIFO)和上行FIFO，下行FIFO分别与上位总线和下位总线连接，作为上位总线和下位总线的从设备，上位总线上的主设备可以将数据写入下行FIFO，供下位总线中的主设备(即第二处理器)读取。类似的，上行FIFO分别与上位总线和下位总线连接，作为上位总线和下位总线的从设备，下位总线中的主设备(即第二处理器)可以将数据写入上行FIFO，供上位总线中的主设备读取。
在另外一些实施例中，上述双边从设备也可以为双向内存设备，如双口SRAM，双向内存设备分别与上位总线和下位总线连接，作为上位总线和下位总线的从设备。上位总线中的主设备可以将数据写入该双向内存设备中，供下位总线中的主设备(即第二处理器)读取；下位总线中的主设备也可以将数据写入该双向内存设备中，供上位主线中的主设备读取。
可选的，可以为下位总线上的第二类从设备统一设置或者分别设置范围时段，第二处理器根据预设的时段访问第二类从设备中的每个从设备，即，第二处理器应当在该预设的时段内完成数据的读写，使得第二类从设备无需通过中断方式通知处理器。进一步的，可以为第二类从设备设置访问周期，第二处理器根据预设周期访问第二类从设备，例如，第二处理器每分钟访问一次第二类从设备1，每5分钟访问一次第二类从设备2。
为了更加清楚理解本申请实施例提供的多核处理器，下面结合图4、图5进行详细说明。
在一个具体实施例中，本申请实施例提供的多核处理器可以如图4所示，包括上位总线和下位总线。上位处理器和DMA与上位总线相连，作为上位总线环境中的主设备，其中，上位处理器可以带有高速缓存(cache)，当然也可以不带；各种内存、其他外设与上位总线相连，作为上位总线环境中的从设备。作为主设备的上位处理和DMA可以通过上位总线访问各种内存、外设。上位处理器还连接有中断控制器1，用于在发生紧急任务时通知上位处理器中断当前任务，优先处理紧急任务。因此，可以在上位总线中实现对外的数据交换、人机交互等不需要硬实时的功能。下位总线上连接有下位处理器，该下位处理器作为下位总线环境中的唯一主设备，该下位处理器不带有高速缓存(cache)，以避免对下位处理器当前的任务造成中断。该下位处理器上还通过指令总线连接有指令总线从设备，用于存储下位处理器所需的程序代码；还通过数据总线连接有数据总线从设备，用于存储下位处理器频繁存取的数据。该下位处理器上还可以连接有中断处理器2，但中断处理器2仅在调试阶段使用，在非调试阶段该中断处理器2不工作。下位总线上还连接有各种内存设备及其他外设，下位处理器可以通过下位总线访问这些内存设备及外设。上位总线和下位总线之间还分别通过下行FIFO和上行FIFO连接，用于实现上位总线上的设备和下位总线上的设备进行数据交换。
在另外一个具体实施例中，本申请实施例提供的多核处理器还可以如图5所示，图5所示的多核处理器与图4所示的多核处理器类似，其区别在于，使用双向内存代替了图4中的下行FIFO和上行FIFO。
在本申请实施例提供的多核处理器中，由于总线上仅有一个主设备，避免了多个主设备竞争总线、需要在总线中设置总线仲裁机构对多个主设备占用总线进行访问的请求进行仲裁，从而有助于提高下位总线环境中的实时性，以保障对实时性要求较高的业务能够在下位总线环境中及时完成，而对于实时性要求不是很高的业务，可以在上位总线环境中实现，从而不影响多核处理器的效率、带宽利用率。且上述多核处理器比采用现场可编程门阵列(field programmable gate array，FPGA)或者多颗独立处理器搭建的系统，成本低本高、设计复杂程度低。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种多核处理器，其特征在于，包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；
所述第一处理器为所述上位总线上的主设备；
所述第二处理器为所述下位总线上的唯一主设备。
2.根据权利要求1所述的多核处理器，其特征在于，还包括：与所述第二处理器连接的中断控制器；
所述中断控制器用于所述第二处理器的代码调试，在所述第二处理器非调试情况下，所述中断处理器不工作。
3.根据权利要求1所述的多核处理器，其特征在于，还包括：与所述第二处理器通过指令总线连接的指令总线从设备；
所述指令总线从设备用于存储所述第二处理器所需程序代码。
4.根据权利要求3所述的多核处理器，其特征在于，所述总线从设备为只读存储器ROM、随机存取存储器RAM或非易失闪存nor flash。
5.根据权利要求1所述的多核处理器，其特征在于，还包括，与所述第二处理器通过数据总线连接的数据总线从设备。
6.根据权利要求1所述的多核处理器，其特征在于，所述双边从设备包括：下行先进先出FIFO设备和上行FIFO设备；
所述下行FIFO分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备；
所述上行FIFO分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备。
7.根据权利要求1所述的多核处理器，其特征在于，所述双边从设备包括：双向内存设备，所述双向内存设备分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备。
8.根据权利要求1所述的多核处理器，其特征在于，所述第二处理器根据预设时段访问所述至少一个第二类从设备中的每个设备。
9.根据权利要求1所述的多核处理器，其特征在于，所述第二处理器根据预设周期轮流访问所述至少一个第二类从设备。
10.根据权利要求1所述的多核处理器，其特征在于，所述第二类从设备包括内存设备和/或外部设备。
CN201911345204.8A 2019-12-24 2019-12-24 一种多核处理器 Pending CN111045980A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911345204.8A CN111045980A (zh) 2019-12-24 2019-12-24 一种多核处理器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911345204.8A CN111045980A (zh) 2019-12-24 2019-12-24 一种多核处理器

Publications (1)

Publication Number Publication Date
CN111045980A true CN111045980A (zh) 2020-04-21

Family

ID=70238780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911345204.8A Pending CN111045980A (zh) 2019-12-24 2019-12-24 一种多核处理器

Country Status (1)

Country Link
CN (1) CN111045980A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111427837A (zh) * 2020-06-11 2020-07-17 杭州万高科技股份有限公司 一种总线设备连接调整的异构多核处理器

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1399743A (zh) * 1999-11-05 2003-02-26 模拟装置公司 高速缓存系统和数字信号处理器结构
JP2003085125A (ja) * 2001-08-31 2003-03-20 Internatl Business Mach Corp <Ibm> メモリ制御器及びメモリ制御方法
US20040049293A1 (en) * 1999-11-05 2004-03-11 Analog Devices, Inc. Bus architecture and shared bus arbitration method for a communication processor
US6732235B1 (en) * 1999-11-05 2004-05-04 Analog Devices, Inc. Cache memory system and method for a digital signal processor
US20060174044A1 (en) * 2005-01-28 2006-08-03 Bomhoff Matthew D Multiple master inter integrated circuit bus system
CN101005427A (zh) * 2006-12-22 2007-07-25 华为技术有限公司 一种485总线系统和传送数据的方法
CN101399654A (zh) * 2007-09-25 2009-04-01 华为技术有限公司 一种串行通信方法和装置
CN101404604A (zh) * 2008-11-03 2009-04-08 浪潮电子信息产业股份有限公司 一种485总线式监控系统及其高可扩展性方法
CN102306139A (zh) * 2011-08-23 2012-01-04 北京科技大学 用于ofdm无线通信系统的异构多核数字信号处理器
CN104391770A (zh) * 2014-10-23 2015-03-04 山东维固信息科技股份有限公司 一种嵌入式数据安全系统用soc芯片的在线调试及上位机通讯模块
CN104516851A (zh) * 2014-12-31 2015-04-15 福州瑞芯微电子有限公司 一种rs485从设备地址分配的系统和方法
CN105993142A (zh) * 2013-12-23 2016-10-05 罗伯特·博世有限公司 用于在总线系统中确定性地进行数据传输的方法和总线系统
CN106164887A (zh) * 2014-02-28 2016-11-23 飞利浦灯具控股公司 总线地址分配
CN110300040A (zh) * 2018-03-22 2019-10-01 华为技术有限公司 一种通信方法及相关设备
CN110325974A (zh) * 2018-11-27 2019-10-11 深圳市汇顶科技股份有限公司 单通信接口及具有内部/外部寻址模式的方法
CN110347635A (zh) * 2019-06-28 2019-10-18 西安理工大学 一种基于多层总线的异构多核微处理器
US20190340140A1 (en) * 2016-10-31 2019-11-07 Leonardo S.P.A. Certifiable deterministic system software framework for hard real-time safety-critical applications in avionics systems featuring multi-core processors

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1399743A (zh) * 1999-11-05 2003-02-26 模拟装置公司 高速缓存系统和数字信号处理器结构
US20040049293A1 (en) * 1999-11-05 2004-03-11 Analog Devices, Inc. Bus architecture and shared bus arbitration method for a communication processor
US6732235B1 (en) * 1999-11-05 2004-05-04 Analog Devices, Inc. Cache memory system and method for a digital signal processor
JP2003085125A (ja) * 2001-08-31 2003-03-20 Internatl Business Mach Corp <Ibm> メモリ制御器及びメモリ制御方法
US20060174044A1 (en) * 2005-01-28 2006-08-03 Bomhoff Matthew D Multiple master inter integrated circuit bus system
CN101005427A (zh) * 2006-12-22 2007-07-25 华为技术有限公司 一种485总线系统和传送数据的方法
CN101399654A (zh) * 2007-09-25 2009-04-01 华为技术有限公司 一种串行通信方法和装置
CN101404604A (zh) * 2008-11-03 2009-04-08 浪潮电子信息产业股份有限公司 一种485总线式监控系统及其高可扩展性方法
CN102306139A (zh) * 2011-08-23 2012-01-04 北京科技大学 用于ofdm无线通信系统的异构多核数字信号处理器
CN105993142A (zh) * 2013-12-23 2016-10-05 罗伯特·博世有限公司 用于在总线系统中确定性地进行数据传输的方法和总线系统
CN106164887A (zh) * 2014-02-28 2016-11-23 飞利浦灯具控股公司 总线地址分配
CN104391770A (zh) * 2014-10-23 2015-03-04 山东维固信息科技股份有限公司 一种嵌入式数据安全系统用soc芯片的在线调试及上位机通讯模块
CN104516851A (zh) * 2014-12-31 2015-04-15 福州瑞芯微电子有限公司 一种rs485从设备地址分配的系统和方法
US20190340140A1 (en) * 2016-10-31 2019-11-07 Leonardo S.P.A. Certifiable deterministic system software framework for hard real-time safety-critical applications in avionics systems featuring multi-core processors
CN110300040A (zh) * 2018-03-22 2019-10-01 华为技术有限公司 一种通信方法及相关设备
CN110325974A (zh) * 2018-11-27 2019-10-11 深圳市汇顶科技股份有限公司 单通信接口及具有内部/外部寻址模式的方法
CN110347635A (zh) * 2019-06-28 2019-10-18 西安理工大学 一种基于多层总线的异构多核微处理器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111427837A (zh) * 2020-06-11 2020-07-17 杭州万高科技股份有限公司 一种总线设备连接调整的异构多核处理器

Similar Documents

Publication Publication Date Title
CN109564556B (zh) 具有条纹和读取/写入事务管理的存储器控制器仲裁器
US6920516B2 (en) Anti-starvation interrupt protocol
CN102567109B (zh) 中断分配方案
US6539500B1 (en) System and method for tracing
CN102414671B (zh) 对于不同源的分级内存仲裁技术
EP2908252B1 (en) Inter-core communication apparatus and method
WO2009093680A1 (ja) マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法
US20120311266A1 (en) Multiprocessor and image processing system using the same
CN108279927B (zh) 可调整指令优先级的多通道指令控制方法及系统、控制器
US20120266029A1 (en) Arrangement for processing trace data information, integrated circuits and a method for processing trace data information
GB2457667A (en) Data transfer technique using repeated patterns
US20240143392A1 (en) Task scheduling method, chip, and electronic device
JP2007219816A (ja) マルチプロセッサシステム
CN109933549B (zh) 一种适用于risc-v处理器的中断控制器
US9330024B1 (en) Processing device and method thereof
US9047264B2 (en) Low pin count controller
CN114328350A (zh) 一种基于axi总线的通讯方法、装置以及介质
CN111045980A (zh) 一种多核处理器
US9229895B2 (en) Multi-core integrated circuit configurable to provide multiple logical domains
WO2013148439A1 (en) Hardware managed allocation and deallocation evaluation circuit
CN109840241B (zh) 一种异构双核处理器核间通讯电路
US8244994B1 (en) Cooperating memory controllers that share data bus terminals for accessing wide external devices
US10346328B2 (en) Method and apparatus for indicating interrupts
US9710409B2 (en) Interrupt control apparatus and interrupt control method
US9311225B2 (en) DMA channels

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination