CN110347635A - 一种基于多层总线的异构多核微处理器 - Google Patents

Abstract

本发明公开的一种基于多层总线的异构多核微处理器，包括多个统一编址的处理核，多个处理核具有不同流水线结构，多个处理核之间通过带有桥接的AXI总线连接，带有桥接的AXI总线上连接有便笺式存储器，每两个处理核之间通过便笺式存储器进行数据包的发送与读取，并且每两个处理核之间还直接发送数据包首地址、长度以辅助完成两个处理核之间数据包的传递，带有桥接的AXI总线上还连接有外设接口，处理核通过外设接口对外部设备进行访问控制。本发明公开的一种基于多层总线的异构多核微处理器能够减少通信延迟。

Description

一种基于多层总线的异构多核微处理器

技术领域

本发明属于多核微处理器技术领域，具体涉及一种基于多层总线的异构多核微处理器。

背景技术

目前多核微处理器的核心结构主要有同构和异构两种。同构结构采用对称设计，原理简单，硬件上较易实现。与同构结构相比，异构的优势是通过组织不同特点的核心来优化处理器内部结构，各个内核分别针对不同需求，可以实现处理器性能的最佳化，而且能有效地降低功耗。由于异构多核微处理器中每个处理器核执行完全不同的指令流，因此处理器在同一时间的指令操作基本不相同，其繁忙情况和指令执行阶段也不同。在实现异构多核微处理器的低功耗设计中，不同核之间的互连通信结构是制约多核微处理器性能提高的关键因素，因为核间互连结构影响着功耗、延迟、性能等，目前异构多核微处理器中多核互连通信结构主要有总线共享结构、交叉开关互连和片上网络等方式。一般的总线共享结构的优点是结构简单，通信速度高，缺点是基于总线的结构可扩展性较差，减小通信延迟的效果不佳，而交叉开关互连和片上网络结构的优点是可扩展性好，数据带宽有保证，但硬件结构复杂，且软件改动较大，一般不适合微处理器。

因此，能够设计一款通信结构具有主从设备均可扩展的AXI总线结构的异构多核微处理器变得十分必要。

发明内容

本发明的目的在于提供一种基于多层总线的异构多核微处理器，能够减少通信延迟。

本发明所采用的技术方案是：一种基于多层总线的异构多核微处理器，包括多个统一编址的处理核，多个处理核具有不同流水线结构，多个处理核之间通过带有桥接的AXI总线连接，带有桥接的AXI总线上连接有便笺式存储器，每两个处理核之间通过便笺式存储器进行数据包发送与读取过程中的存储，并且每两个处理核之间还直接发送数据包首地址、长度以辅助完成两个处理核之间数据包的传递，带有桥接的AXI总线上还连接有外设接口，处理核通过外设接口对外部设备进行访问控制。

本发明的特点还在于，

多个处理核内均包括除自身外剩余处理核数量个数的异步FIFO存储器，在数据传递过程中，发送端处理核首先将数据包写入便笺式存储器的一段地址后，其次发送端处理核向接收端处理核的异步FIFO存储器中发送数据包首地址、长度，随即异步FIFO存储器自动产生中断，代表接收端处理核已接收到发送端处理核发送的数据包，随即接收端处理核便从便笺式存储器中完整读出发送端处理核所传递的数据包内容。

多个处理核包括具有六级流水线结构的第一核、五级流水结构的第二核、三级流水线结构的第三核，带有桥接的AXI总线包括AXI总线和与其桥接的AXI-Lite总线，第一核与AXI总线双向通信连接，便笺式存储器的一端与AXI总线双向通信连接，另一端与AXI-Lite总线双向通信连接，第二核的一端与AXI总线双向通信连接，另一端与AXI-Lite总线双向通信连接，第三核与AXI-Lite总线双向通信连接。

AXI-Lite总线上分别双向连接有UART外设接口、I/O外设接口、SPI外设接口，第三核通过AXI-Lite总线对外部设备进行访问控制。

第一核、第二核、第三核还均通过外部中断控制器与UART外设接口、I/O外设接口、SPI外设接口对应连接从而与外部设备单向通信连接，外部设备通过UART外设接口、I/O外设接口、SPI外设接口向外部中断控制器发送中断信号，外部中断控制器根据存储的中断优先级顺序确定此时中断信号产生的所有中断中优先级最高的中断，并根据外部中断控制器自身中存储的不同处理核的中断使能，将优先级最高的中断直接输出到一个或多个核中产生相应中断请求。

AXI总线上还连接有DMA控制器，DMA控制器在数据传输之前需要向处理核提交控制总线的申请并获得总线的控制权，在进行数据传输时总管AXI总线的控制权，在结束数据传输后立即将总线控制权交回给处理核进行数据传输。

AXI总线上还连接有内存控制器，内存控制器用来控制对外部存储器的读取和写入信息。

第一核为双发射处理器核，每一次发送两条指令，使得两路指令在程序执行时并行操作，以提高第一核中的部件利用率和第一核的处理速度。

第一核和第二核内包括指令存储器和数据存储器，指令存储器和数据存储器均分为两路，解决了结构冲突问题，降低两个存储器的冲突概率，提高块的利用率。

第一核内部采用Gshare分支预测器的两级分支预测机制，将分支指令的高位地址与历史寄存器的低位数据直接进行拼接组合来索引分支模式历史表以提高分支预测效率。

本发明的有益效果是：

(1)本发明一种基于多层总线的异构多核微处理器，通过采用多个异构多核处理器完成对指令的处理，不同的核具有不同的流水线结构为不同级别，可处理不同的指令，增强微处理器的处理效率，从而提高计算性能；

(2)本发明一种基于多层总线的异构多核微处理器，通过采用多个异构多核处理器通过便笺式存储器在总线共享的结构来实现不同处理核间数据的共享和同步，同时，处理器核都连接在同一总线上进行数据传递并且共享便笺式存储器，减少了微处理器的通信延迟。

附图说明

图1是本发明一种基于多层总线的异构多核微处理器的结构示意图；

图2是本发明一种基于多层总线的异构多核微处理器中第一核、第二核、第三核内部通信结构图；

图3是本发明一种基于多层总线的异构多核微处理器中通信信号传递图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

本发明一种基于多层总线的异构多核微处理器，以使用3个32位的RISC-CPU作为异构处理器内核：第一核、第二核、第三核为例对具体结构进行说明：如图1所示，本发明一种基于多层总线的异构多核微处理器，包括多个统一编址的处理核，多个处理核具有不同流水线结构，多个处理核之间通过带有桥接的AXI总线连接，带有桥接的AXI总线上连接有便笺式存储器，每两个处理核之间通过便笺式存储器进行数据包发送与读取过程中的存储，并且每两个处理核之间还直接发送数据包首地址、长度以辅助完成两个处理核之间数据包的传递，带有桥接的AXI总线上还连接有外设接口，处理核通过外设接口对外部设备进行访问控制。

如图2所示，第一核、第二核、第三核内均包括两个异步FIFO存储器，在数据传递过程中，如图3所示，发送端处理核首先将数据包写入便笺式存储器的一段地址后，其次发送端处理核向接收端处理核的异步FIFO存储器中发送数据包首地址、长度，随即异步FIFO存储器自动产生中断，代表接收端处理核已接收到发送端处理核发送的数据包，随即接收端处理核便从便笺式存储器中完整读出发送端处理核所传递的数据包内容。

第一核为六级流水线结构、第二核为五级流水结构、第三核为三级流水线结构，带有桥接的AXI总线包括AXI总线和与其桥接的AXI-Lite总线，第一核与AXI总线双向通信连接，便笺式存储器的一端与AXI总线双向通信连接，另一端与AXI-Lite总线双向通信连接，第二核的一端与AXI总线双向通信连接，另一端与AXI-Lite总线双向通信连接，第三核与AXI-Lite总线双向通信连接。

AXI-Lite总线上分别双向连接有UART外设接口、I/O外设接口、SPI外设接口，第三核通过AXI-Lite总线对外部设备进行访问控制。

第一核、第二核、第三核还均通过外部中断控制器与UART外设接口、I/O外设接口、SPI外设接口对应连接从而与外部设备单向通信连接，外部设备通过UART外设接口、I/O外设接口、SPI外设接口向外部中断控制器发送中断信号，外部中断控制器根据存储的中断优先级顺序确定此时中断信号产生的所有中断中优先级最高的中断，并根据外部中断控制器自身中存储的不同处理核的中断使能，将优先级最高的中断直接输出到一个或多个核中产生相应中断请求。

AXI总线上还连接有DMA控制器，DMA控制器在数据传输之前需要向处理核提交控制总线的申请并获得总线的控制权，在进行数据传输时总管AXI总线的控制权，在结束数据传输后立即将总线控制权交回给处理核进行数据传输。

AXI总线上还连接有内存控制器，内存控制器用来控制对外部存储器的读取和写入信息。

第一核为双发射处理器核，每一次发送两条指令，使得两路指令在程序执行时并行操作，以提高第一核中的部件利用率和第一核的处理速度。

第一核和第二核内包括指令存储器和数据存储器，指令存储器和数据存储器均分为两路，解决了结构冲突问题，降低两个存储器的冲突概率，提高块的利用率。

第一核内部采用Gshare分支预测器的两级分支预测机制，将分支指令的高位地址与历史寄存器的低位数据直接进行拼接组合来索引分支模式历史表以提高分支预测效率。

本发明一种基于多层总线的异构多核微处理器原理说明：

本发明一种带有多层总线的异构多核微处理器，使用3个32位的RISC-CPU作为异构处理器内核，负责对数据进行处理等操作，便笺式存储器负责三个处理核之间的通信并保存共享数据管理共享存储空间，处理核通过带有桥接的AXI总线和外部设备通信连接，该微处理器利用异构多核处理器的高效性和带有桥接的双层AXI总线的高效和低功耗特性，实现了多个处理核之间通信和高效的数据共享；使用便笺式存储器进行数据共享和异步FIFO实现数据单向流动从而实现了非阻塞消息传递。

第一核中含有高速存储器，第二核主要进行一些预处理操作，第三核主要进行对外设的控制，三个处理器内核统一编址，地址空间不相互重叠，并且相互之间通过带有桥接的AXI总线进行互连，互相不允许进行地址或数据的互相访问，数据通过共享的存储器——便笺式存储器进行通信。

第一核是一个双发射处理器核，一次发送两条指令，使得两路指令在程序执行时并行操作，以提高第一核中的部件利用率并提高第一核的处理速度。同时第一核中的存储器分为指令存储器和数据存储器均采用两路组相连的结构即将指令存储器和数据存储器均分为两路，索引一次可以对应两个存储器，解决结构冲突的问题，降低了存储器的冲突概率，降低了块失效率明显，提高了块的利用率。第一核中还采用了Gshare分支预测器的两级分支预测机制，将分支指令的高位地址与历史寄存器的低位数据直接进行拼接组合来索引分支模式历史表。由于Gshare综合考虑的分支指令的历史记录因此分支预测效率更高，另外还只在第一核中设有高速缓存器，而第一核、第二核、第三核共享便笺式存储器进行传递数据的存储，减少了存储资源的方式，减小了芯片的面积。

第二核是一个五级流水线处理器核，指令的运行被分成五个模块进行操作，分别为取指阶段、译码阶段、执行阶段、访存阶段、写回阶段并且加入五级流水线设计，当取指部件完成对第一条指令的操作后，将指令送译码部件中，同时第二条指令进入取指部件开始进行操作，于是五级流水线可以使得五条指令同时被执行，从而，实现了指令的并行执行，提高了第二核的处理效率和吞吐率。

第三核是一个三级流水线处理器核，按功能划分为取指、译码、执行、访存、写回五个部分，流水寄存器分别置于取指阶段和执行阶段之后，采用冯诺依曼体系结构，将指令和数据存储在同一个RAM中，其存储器的大小为64*1024，为避免取指令和读写数据时的冲突，在取指阶段增加指令队列InsQ，为简化处理器的控制，采用状态机维护指令的运行，该处理器支持基本指令子集(RV32I)共43条，各模块功能如下：取指阶段可在存储器不执行访存指令的读写操作时，一次取四条指令补充InsQ，并在InsQ中取出当前指令指令；译码模块负责判断当前指令类型，具体执行哪种操作；执行模块负责相应的功能运算；访存模块负责执行访存指令时，对存储器进行读写操作；写回模块负责把结果写回到通用寄存器中。

便笺式存储器是集成到芯片上的非存储器用途的SRAM存储器的统称，具有纯软件控制，占用芯片面积少，低功耗，高性能的特点，由SRAM存储部件和地址译码部件以及数据输出电路三个部分构成。处理器内核：第一核，第二核，第三核直接通过带有桥接的片上高速总线：AXI总线和AXI-lite总线与便笺式存储器相连接，便笺式存储器处于可以被处理器核直接访问的地址空间中，并且可以在单个时钟周期中完成数据的读写操作。通过软件控制的方式，将数据存放在便笺式存储器中，提供给第一核，第二核，第三核使用。由于第一核，第二核，第三核统一编址，每个核之中都有两个异步FIFO(异步FIFO为32bit，仅支持单向数据传输)分别负责存储另外两个核传送的数据包首地址，发送端的核将要发出的数据内容写入便笺式存储器的一段地址中，异步FIFO将便笺式存储器中所存数据内容的首地址读出，首地址的包头中包含的数据内容的长度。由于FIFO含有非空则产生中断的机制，在读取发送端传出的数据首地址后，FIFO中则自动产生中断，此时接收端的处理核就可以显式地判断出已经接收到数据了。收到数据后的核便去便笺式存储器相应的地址中取出所需的数据，根据包头信息，接收端的处理核就可以完整的取出数据内容，至此完成了一次核与核之间的通信，该通信的特点在于：接收端处理核可以明确地知道是否有数据到来，另外，发送端处理核不用等待接收端处理核就可接收数据，是一种非阻塞的消息传递方式。同时，片外的寄存器和片内的寄存器同一编址，以便于管理。

内存控制器负责控制内存，它产生必要的信号来控制从外部存储器的读取和写入信息，本设计中处理器内核并不集成内存控制器的原因是第一核上已经集成了缓存，并且，将内存控制器放在处理器内核外可以减小多核处理器的面积。

AXI总线主要面向高性能地址映射通信的需求，AXI-Lite总线是一个轻量级的地址映射单此传输接口，占用很少的逻辑单元。本设计采用桥接的方式将AXI总线和AXI-Lite连接起来。AXI总线协议的两端可以分为分为主(master)、从(slave)两端，任何一个处理器内核都可以作为master或者slave进行数据的传输。AXI总线和AXI-Lite总线之间用Bridge(桥)连接，作用包括转换总线的速率，使之与所流向总线的速率相同等。从桥作为一个从设备连接AXI-Lite处理一些AXI的读或者写请求操作以及外设的相应操作，主桥作为主设备连接AXI处理异构多核之间的数据通信，从而，异构多核作为Master不仅可以进行内存的访问，还能访问到外设接口等，内核与所有外设之间的通信就通过AXI总线和AXI-Lite总线连接起来。

本设计中外设接口有UART、I/O、SPI。当出现FIFO溢出或者奇偶校验错误时，URAT会产生中断，每当AXI总线上第一核或第二核或者拥有总线控制权的DMA控制器尝试访问AXI-Lite总线上的第三核或外设时，它需要完成与相应从设备的握手过程。当AXI想要在任何外设中同时启动写入和读取过程时，读取优先，写入过程可在读取事务完成后进行。对于URAT来讲数据是异步传输的，对传输数据的双方的时序要求比较严格，通信速度也不是很快；对于SPI来讲通信双方的时序要求不严格不同设备之间可以很容易结合，而且通信速度非常快。两个外设接口在数据传输时可以优劣互补，相辅相成。UART，I/O，SPI均可以产生中断信号，并且产生的中断包含有优先级，通过该中断信号可以控制核的工作状态。

DMA控制器在实现DMA传输时，是由DMA控制器直接掌管AXI总线，在需要DMA进行传输之前，处理器内核要把总线控制权交给DMA控制器，而在结束DMA传输后，DMA控制器应立即把总线控制权再交回给处理器内核。

本设计的核心电路结构为：第一核直接连接在AXI总线上，通过AXI总线进行读写数据的双向操作，完成数据的快速传递；第二核既连接在AXI总线上也连接在AXI-Lite总线上完成在多层总线上的数据双向传递，在对中断进行处理操作时，要求系统有较好的实时性，第二核就必须在高速的AXI总线上进行数据传递；由于第三核主要进行与外设的交互处理，其数据访问速度并不高，故第三核直接连接在AXI-Lite总线上，通过AXI-Lite总线实现第三核与外设的双向数据传递。而便笺式存储器需要完成保存共享数据，管理共享存储空间的任务，就使得每个处理核都可以访问到便笺式存储器，因此便笺式存储器需要与AXI总线和AXI-Lite均建立双向数据通路。AXI总线和AXI-Lite总线通过桥(Bridge)进行双向的数据传递，通过Bridge平衡了AXI总线和AXI-Lite总线速度上的差异，也正是由于AXI总线和AXI-Lite总线的存在，在需要高速传递数据时使数据通过AXI总线，在与外设进行低速访问是使用AXI-Lite总线进行低匹配，使得系统降低了功耗。

UART，I/O，SPI直接连接在AXI-Lite上进行数据的双向传递，UART，I/O，SPI作为外部中断控制器的输入，外部中断控制器的输出连接至第一核，第二核，第三核。根据外设所产生中断的优先级不同，通过外部中断控制器来控制第一核，第二核，第三核的响应。

本设计正常执行时的数据流为：任意两个核通过便笺式存储器进行数据的传递，发送端的核将数据通过AXI总线或者通过AXI总线和AXI-Lite总线将数据存放到便笺式存储器的某个地址中，接收端的核再通过AXI总线或者通过AXI总线和AXI-Lite总线将数据取出，如果核要对外设进行访问，则直接通过AXI-Lite总线或者通过AXI总线和AXI-Lite总线将数据发生或接收。

本设计中断时的数据流为：首先由UART，I/O，SPI外设接口中的某一个或某几个产生中断，将中断信号输入到外部中断控制器中，根据外部中断控制器中的中断优先级寄存器中存储的中断优先级顺序确定此时产生的所有中断中优先级最高的中断，并根据外部中断控制器中存储的核的中断使能，将优先级最高的中断直接输出到一个或多个核中，处理器核接收到中断请求后，可以执行中断也可以拒绝中断。如果核执行了中断，则将程序计数器转向中断地址处执行指令，如果核拒绝了中断，则继续完成中断请求发生前的指令执行。

Claims (10)

1.一种基于多层总线的异构多核微处理器，其特征在于，包括多个统一编址的处理核，多个所述处理核具有不同流水线结构，多个所述处理核之间通过带有桥接的AXI总线连接，所述带有桥接的AXI总线上连接有便笺式存储器，每两个处理核之间通过所述便笺式存储器进行数据包发送与读取中的存储，并且每两个处理核之间还直接发送数据包首地址、长度以辅助完成两个处理核之间数据包的传递，所述带有桥接的AXI总线上还连接有外设接口，所述处理核通过外设接口对外部设备进行访问控制。

2.如权利要求1所述的一种基于多层总线的异构多核微处理器，其特征在于，所述多个所述处理核内均包括除自身外剩余处理核数量个数的异步FIFO存储器，在数据传递过程中，发送端处理核首先将数据包写入便笺式存储器的一段地址后，其次发送端处理核向接收端处理核的异步FIFO存储器中发送数据包首地址、长度，随即异步FIFO存储器自动产生中断，代表接收端处理核已接收到发送端处理核发送的数据包，随即接收端处理核便从便笺式存储器中完整读出发送端处理核所传递的数据包内容。

3.如权利要求1所述的一种基于多层总线的异构多核微处理器，其特征在于，多个所述处理核包括具有六级流水线结构的第一核、五级流水结构的第二核、三级流水线结构的第三核，所述带有桥接的AXI总线包括AXI总线和与其桥接的AXI-Lite总线，所述第一核与所述AXI总线双向通信连接，所述便笺式存储器的一端与AXI总线双向通信连接，另一端与AXI-Lite总线双向通信连接，所述第二核的一端与AXI总线双向通信连接，另一端与AXI-Lite总线双向通信连接，所述第三核与所述AXI-Lite总线双向通信连接。

4.如权利要求3所述的一种基于多层总线的异构多核微处理器，其特征在于，所述AXI-Lite总线上分别双向连接有UART外设接口、I/O外设接口、SPI外设接口，所述第三核通过AXI-Lite总线对外部设备进行访问控制。

5.如权利要求4所述的一种基于多层总线的异构多核微处理器，其特征在于，所述第一核、第二核、第三核还均通过外部中断控制器与UART外设接口、I/O外设接口、SPI外设接口对应连接从而与外部设备单向通信连接，所述外部设备通过UART外设接口、I/O外设接口、SPI外设接口向所述外部中断控制器发送中断信号，所述外部中断控制器根据存储的中断优先级顺序确定此时中断信号产生的所有中断中优先级最高的中断，并根据外部中断控制器自身中存储的不同处理核的中断使能，将优先级最高的中断直接输出到一个或多个核中产生相应中断请求。

6.如权利要求3所述的一种基于多层总线的异构多核微处理器，其特征在于，所述AXI总线上还连接有DMA控制器，所述DMA控制器在数据传输之前需要向处理核提交控制总线的申请并获得总线的控制权，在进行数据传输时总管AXI总线的控制权，在结束数据传输后立即将总线控制权交回给处理核进行数据传输。

7.如权利要求3所述的一种基于多层总线的异构多核微处理器，其特征在于，所述AXI总线上还连接有内存控制器，所述内存控制器用来控制对外部存储器的读取和写入信息。

8.如权利要求3所述的一种基于多层总线的异构多核微处理器，其特征在于，所述第一核为双发射处理器核，每一次发送两条指令，使得两路指令在程序执行时并行操作，以提高第一核中的部件利用率和第一核的处理速度。

9.如权利要求3所述的一种基于多层总线的异构多核微处理器，其特征在于，所述第一核和第二核内包括指令存储器和数据存储器，所述指令存储器和数据存储器均分为两路，解决了结构冲突问题，降低两个存储器的冲突概率，提高块的利用率。

10.如权利要求3所述的一种基于多层总线的异构多核微处理器，其特征在于，所述第一核内部采用Gshare分支预测器的两级分支预测机制，将分支指令的高位地址与历史寄存器的低位数据直接进行拼接组合来索引分支模式历史表以提高分支预测效率。