JP2003084919A - ディスクアレイ装置の制御方法およびディスクアレイ装置 - Google Patents

ディスクアレイ装置の制御方法およびディスクアレイ装置

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JP2003084919A JP2001270940A JP2001270940A JP2003084919A JP 2003084919 A JP2003084919 A JP 2003084919A JP 2001270940 A JP2001270940 A JP 2001270940A JP 2001270940 A JP2001270940 A JP 2001270940A JP 2003084919 A JP2003084919 A JP 2003084919A
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充 井上
Kazuhisa Fujimoto
和久 藤本
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Abstract

(57)【要約】 【課題】 スイッチ結合型のディスクアレイ装置におい
て、スイッチの入出力ポート数を増加させること無しに
内部パスの使用効率を改善し装置スループットを向上さ
せるとともに、性能の異なるホストＩ／Ｆのサポートを
容易にする。 【解決手段】 ホストインタフェース部４又はディスク
インタフェース部６と共有メモリ部７とをスイッチ部８
にて１対１に接続する構成とする。接続するホストイン
タフェース部４又はディスクインタフェース部６の数に
比較しより多くのパケットバッファをスイッチ部８に持
たせ、接続するホストインタフェース部４又はディスク
インタフェース部６の数に比較し多くのアクセス要求を
スイッチ部８が常に保持出来るようにする。またパケッ
トバッファによりホストインタフェース部４と共有メモ
リ部７との速度差を吸収し、性能の異なるホストインタ
フェース部４の接続を可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディスクアレイ技
術に関し、特に、ディスクサブシステム、ディスクアレ
イ装置等を構成するディスクアレイ制御装置等における
共有メモリのアクセスパスの構成および制御等に適用し
て有効な技術に関する。
【０００２】
【従来の技術】磁気ディスクサブシステムはコンピュー
タの２次記憶装置として広く使用されているが、主記憶
のＩ／Ｏ性能に比較し常に３〜４桁程度Ｉ／Ｏ性能が低
く、従来からこの差を縮める努力が行われてきた。サブ
システムのＩ／Ｏ性能を向上させるための方法として
は、複数の磁気ディスク装置を並列動作させデータを複
数の磁気ディスクに分散記憶させるディスクアレイ方式
が知られている。
【０００３】ディスクアレイ方式では、複数のディスク
装置を並列に動作させることで、Ｉ／Ｏ性能及びシーケ
ンシャルアクセス時のスループット性能を向上すること
ができるが、複数のディスクと同時にデータ転送を行う
必要があるため、装置性能を引き上げるためにはディス
ク装置とホスト側Ｉ／Ｆ部を接続するディスクアレイ制
御装置の内部パスにも高いデータ転送性能が求められ
る。
【０００４】図７は、本発明の参考技術であるディスク
アレイ制御装置を含むディスクアレイ装置を示す概念図
である。図７に示す参考技術のディスクアレイ制御装置
２００は、チャネルＩ／Ｆ回路１２０およびプロセッサ
１１０を備え、ホストコンピュータ３００との間におけ
るデータの授受を制御するホストインタフェース部２２
０、ディスクＩ／Ｆ回路１５０およびプロセッサ１４０
を備え、複数のディスクドライブ５００との間における
データの授受を制御するディスクインタフェース部２３
０、装置の制御情報及びディスクドライブに書き込むデ
ータを一時記憶する共有メモリ部２４０、が共通バス２
１０で接続され構成されている（以下このような形態の
ディスクアレイを共有バス接続ディスクアレイと仮称す
る）。
【０００５】このような構成のため、共有バス接続ディ
スクアレイでは一般的に共通バス２１０のスループット
がシステム性能のボトルネックとなる。通常、バスはデ
ータバス幅と動作周波数によりスループットが決定され
るが、共有バスは近年この何れもが限界に近づいて来た
ため、共有バス接続ディスクアレイのシステム性能の向
上は頭打ちになってきている。
【０００６】このため、特開平１０−３３３８３６号公
報では共有バス接続ディスクアレイに代わる物として、
ホストコンピュータに接続される複数のインタフェース
部と、複数の磁気ディスク装置に接続されるインタフェ
ース部を、スイッチを用いた相互結合網を介して複数の
共有メモリ部に接続する構成とし、各ホスト側インタフ
ェース部および磁気ディスク側インタフェース部は相互
結合網のスイッチを経由して共有メモリ部のアクセスを
行う技術（以下このような形態のディスクアレイをスタ
ーネット接続ディスクアレイと仮称する）が開示されて
いる。
【０００７】スターネット接続ディスクアレイは、共有
メモリ部とスイッチとの接続パス（メモリ接続パス）の
物理本数が共有バス接続ディスクアレイに比較し多いた
め、物理ピン数の制約等のネックから接続パス１本の転
送スループットは共有バスに比べ大きく出来ないもの
の、装置当りの接続パスの本数が共有バス接続ディスク
アレイに比較し極めて大きいため、装置全体としての限
界転送スループットは大きく、システム性能の向上が可
能となっている。また、ホスト側のインタフェース部、
磁気ディスク側のインタフェース部、あるいは共有メモ
リ部の増設により、前記接続パスの本数も増加するた
め、機能部位の増設に比例してシステム性能が向上する
ため、スケーラブルなアーキテクチャであると言える。
【０００８】
【発明が解決しようとする課題】ホストコンピュータ側
の急速な性能向上、ネットワークの高速化に伴いディス
クアレイシステムの性能に対する市場要求もより厳しい
ものとなって来ている。これに対して、共有バス接続デ
ィスクアレイでは、共有バスの性能ネックによりシステ
ム性能の向上が困難な状況となりつつあり、市場要求を
満たすことが出来ない。一方、上述の通りスターネット
接続ディスクアレイでは、接続パス本数を多くすること
により装置としてのスループット性能の向上が可能であ
ると言える。
【０００９】しかしスターネット接続ディスクアレイで
あっても、実際には実装上の問題により接続パスの本数
は制限されるため、接続パス数の増加のみでは更なる性
能向上には限界がある。また、インタフェース側とスイ
ッチおよびスイッチと共有メモリ部の間で１対１接続の
パスを使用するとしても動作周波数限界は存在するた
め、接続パス１本当りの性能向上も限界がある。従っ
て、限られた接続パス本数の中で装置内部パスのスルー
プットを向上することが必要となる。
【００１０】スターネット接続ディスクアレイは、複数
の接続パスが同時に動作することで装置全体としての内
部パススループットの向上を狙ったものであるが、一般
にディスクアレイでは複数のホスト側インタフェース部
及び複数のディスク側インタフェース部からの共有メモ
リ部へのアクセス要求は、必ずしも複数の共有メモリ部
にきれいに分散する物では無く、アクセス要求が集中し
た共有メモリ部へのメモリ接続パスにはスイッチ（相互
結合網）上でアクセス待ちが発生する一方、アクセス要
求が無かった共有メモリ部へのメモリ接続パスはアクセ
ス要求が発生するまでの間動作しないことになる。この
ため、ある時刻において同時に動作していないメモリ接
続パスが存在し、これがスターネット接続ディスクアレ
イの内部パススループットを制限する要因となってい
る。
【００１１】上記技術的課題の改善のため、スターネッ
ト接続ディスクアレイでは、ホスト側インタフェース部
及びディスク側インタフェース部とスイッチとの間の接
続パスの本数を、スイッチと共有メモリ部との間のメモ
リ接続パスの本数に比べ多くする提案がなされている
が、この方法はスイッチと共有メモリ部との間のメモリ
接続パスが同時に使用される割合が向上する一方、同時
に使用可能な接続パスの本数はスイッチと共有メモリ部
との間のメモリ接続パスの本数で決定されるため、装置
の最大スループットの改善と言う意味では改善効果が低
いと言わざるを得ない。従って、ホスト側インタフェー
ス部及びディスク側インタフェース部との接続パスの本
数をむやみに増加させること無しに、スイッチと共有メ
モリ部との間の同時に動作するメモリ接続パスの本数を
増加させることが、改善すべき第１の課題である。
【００１２】また、近年のシステムのオープン化に伴
い、ディスクアレイにもマルチプラットホーム対応が強
く求められている。すなわちファイバーチャネルに代表
されるスループットが１００ＭＢ／ｓに達する高速Ｉ／
Ｆとスループットが十数ＭＢ／ｓ程度であるメインフレ
ーム系チャネルやＳＣＳＩ（Small Computer System In
terface ）チャネル等の低速Ｉ／Ｆを一台のディスクア
レイ装置上でサポートする要求が強く、しかもこれらを
短期間に同時に開発しなくてはならない。このために
は、今後衰退が予想される旧Ｉ／Ｆ用のホストインタフ
ェースボードの新規開発は行わず、旧機種用のホストイ
ンタフェースボードを装置のシステム性能に影響を与え
ること無くそのまま使用することが出来ることが有効で
ある。通常スターネット接続ディスクアレイを新機種に
する場合、性能向上の手段として接続パスの転送スルー
プットを向上させることが多いが、上記内容の実現のた
めには、旧ホストインタフェースボードを使用する場合
にホスト側インタフェース部、ディスク側インタフェー
ス部とスイッチを接続するパスの物理Ｉ／Ｆ及び動作周
波数を旧機種の数値に設定する一方、スイッチと共有メ
モリ部を接続するメモリ接続パスの転送スループットを
向上させることが必要となる。このため、ホスト側イン
タフェース部、ディスク側インタフェース部とスイッチ
を接続するパスとスイッチと共有メモリ部を接続するメ
モリ接続パスの転送スループットが異なる状態で動作出
来るようにすることが解決すべき第２の課題である。
【００１３】本発明の第１の目的は、スイッチ結合手段
と共有メモリ部との間の接続パスの利用状況を改善する
ことで、接続パスの本数を必要以上に増加させることな
く、ホストインタフェース部、ディスクインタフェース
部、共有メモリ部間のデータ転送スループットの高いデ
ィスクアレイ装置を提供することである。
【００１４】また、本発明の第２の目的は、ホストイン
タフェース部、ディスクインタフェース部とスイッチ結
合手段との間の接続パスと、スイッチ結合手段と共有メ
モリ部との間の接続パスにそれぞれ異なる転送スループ
ットを持たせることを実現することで、複数の異なるホ
ストＩ／Ｆチャネルを容易にサポート出来るディスクア
レイ装置を提供することである。
【００１５】
【課題を解決するための手段】本発明では、スターネッ
ト接続ディスクアレイにおいて、スイッチ結合部とホス
トインタフェース部、及びディスクインタフェース部を
物理的に接続する接続パスの本数に比較し、より多くの
データパケットを一時的に保持する機能をスイッチ結合
部に持たせ、ホストインタフェース、ディスクインタフ
ェース側は、スイッチ結合部が保持可能なデータパケッ
トの数だけデータパケットをスイッチ結合部側に保持さ
せる様に動作する。
【００１６】すなわち、ホストインタフェース、ディス
クインタフェースはスイッチ結合部と制御線で通信しな
がら、スイッチ結合部が保持可能な範囲で複数のデータ
パケットを１本の接続パスでスイッチ結合部に送信す
る。一方、スイッチ結合部側は保持している複数のデー
タパケットの中から、アービトレーションにより使用可
能な共有メモリ部との接続パスへのアクセス要求を示す
パケットを選び出し、共有メモリ部と通信する動作を行
う。このようにすることにより、スイッチ結合部でアー
ビトレーションを受けるデータパケットの数を増加させ
ることが可能であり、ホストインタフェース部及びディ
スクインタフェース部とスイッチ結合部間の接続パスの
本数を、スイッチ結合部と共有メモリ部との間の接続パ
スの本数に比べ多くした場合と同等の効果が得られ、ス
イッチ結合部と共有メモリ部との間の接続パスが同時動
作する割合を向上させ装置スループットを引き上げるこ
とが可能となる。
【００１７】また、ホストインタフェース部及びディス
クインタフェース部がおのおの複数の外部インタフェー
スを有しそれぞれの外部インタフェースが並列して動作
する場合、アクセスを要する共有メモリ部は外部インタ
フェース毎に異なる可能性が高い。従ってこの場合、上
記手段は更に有効となる。
【００１８】また、本発明ではホストインタフェース部
とスイッチ結合部との接続パスの動作周波数をホストイ
ンタフェース部の種類に応じて変更可能な機能をスイッ
チ結合部に持たせる。スイッチ結合部にはデータパケッ
トを一時的に保持する機能を有するため、上記機能と組
み合わせることにより、ホストインタフェース部とスイ
ッチ結合部との間の接続パスと、スイッチ結合部と共有
メモリ部との間の接続パスの転送スループットが異なる
状態で動作させることが可能となり、装置スループット
の向上を妨げること無く低速接続パスを有する旧ホスト
インタフェースボードをそのまま接続することが可能と
なる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
【００２０】図１は、本発明の一実施の形態である制御
方法を実施するディスクアレイ制御装置を含むディスク
アレイ装置の構成の一例を示した概念図である。
【００２１】本実施の形態のディスクアレイ装置は、デ
ィスクアレイを構成する複数のディスクドライブ５と、
これらを制御するディスクアレイ制御装置１とを含んで
いる。
【００２２】ディスクアレイ制御装置１は複数のホスト
コンピュータ（ホストＣＰＵ３）とのホストインタフェ
ース部４、複数のディスクドライブ５とのディスクイン
タフェース部６、装置の制御情報及びディスクドライブ
５に書き込むデータを一時記憶する共有メモリ部７、ス
イッチ部８、により構成されている。
【００２３】ホストインタフェース部４、ディスクイン
タフェース部６とスイッチ部８はそれぞれ独立した複数
のパス９（以下、Ｍパス９と呼ぶ。）で１対１に接続さ
れ、同じくスイッチ部８と共有メモリ部７とはそれぞれ
独立した複数のパス１０（以下、Ｓパス１０と呼ぶ。）
で接続されており、ホストインタフェース部４、ディス
クインタフェース部６はスイッチ部８を経由して共有メ
モリ部７のアクセスを行うようになっている。
【００２４】本実施の形態では、スイッチ部８に接続し
ているホストインタフェース部４、ディスクインタフェ
ース部６、は各２個、共有メモリ部７の数量は４個であ
るが、この数値は異なるものであっても本発明を実施す
る上で問題とはならない。ただし本実施の形態の通り、
スイッチ部８に接続するホストインタフェース部４とデ
ィスクインタフェース部６の合計数とスイッチ部８に接
続する共有メモリ部７の個数が同一である場合の方が本
発明の効果は大きいと言える。
【００２５】ホストインタフェース部４は、ホストイン
タフェース部４を制御する２個のプロセッサ（ＣＨＰ）
１１、ＣＨＰ１１の指示によりホストＣＰＵ３と共有メ
モリ部７間又はＣＨＰ１１と共有メモリ部７間のデータ
転送を行う２個のチャネルＩ／Ｆ回路１２、チャネルＩ
／Ｆ回路１２とスイッチ部８の間の通信制御を行う共有
メモリアクセス制御部１３から構成され、２つのチャネ
ルＩ／Ｆ回路１２と共有メモリアクセス制御部１３は専
用パスで１対１に接続されている。
【００２６】ディスクインタフェース部６は、ディスク
インタフェース部６を制御する２個のプロセッサ（ＤＫ
Ｐ）１４、ＤＫＰ１４の指示により複数のディスクドラ
イブ５と共有メモリ部７との間又はＤＫＰ１４と共有メ
モリ部７との間のデータ転送を行う２個のディスクＩ／
Ｆ回路１５、ディスクＩ／Ｆ回路１５とスイッチ部８の
間の通信制御を行う共有メモリアクセス制御部１３から
構成され、２つのディスクＩ／Ｆ回路１５と共有メモリ
アクセス制御部１３は専用パスで１対１に接続されてい
る。
【００２７】スイッチ部８は、ホストインタフェース部
４又はディスクインタフェース部６からのＭパス９経由
で送信される共有メモリアクセス要求を解析し、同時に
発行可能なアクセス要求を選択してＳパス１０経由で共
有メモリ部７にアクセス要求を発行する様になってい
る。本実施の形態ではこのスイッチ部８が１本のＭパス
９から同時に複数のアクセス要求を受け付け出来ること
が一つの特徴であるが、これを実現するためのスイッチ
部８の構成説明は図３を使用して後述する。
【００２８】共有メモリ部７は、ＳパスＩ／Ｆ部１６，
メモリ制御部１７，複数のメモリモジュール１８の順に
接続され構成されており、スイッチ部８を経由して送ら
れてくるアクセス要求を解析してメモリモジュール１８
へのデータの読み書きを行う。
【００２９】ホストＣＰＵ３からディスクアレイ制御装
置１へのデータの読み出し時は、その要求がチャネルＩ
／Ｆ回路１２経由でまずＣＨＰ１１に伝わる。次にＣＨ
Ｐ１１はチャネルＩ／Ｆ回路１２，共有メモリアクセス
制御部１３，スイッチ部８を経由して共有メモリ部７上
の制御情報を読み出し、共有メモリ部７上に要求データ
が存在するかを確認する。要求データが共有メモリ部７
に存在する場合には、ＣＨＰ１１は制御情報の読み出し
と同一の経路で共有メモリ部７上の読み出し対象データ
を読み出し、ホストＣＰＵ３に送信する。要求データが
存在しない場合、ＣＨＰ１１はディスクドライブ５上の
対象データを読み出し、共有メモリ部７に書き込む指示
を共有メモリ部７を介してある１つのディスクインタフ
ェース部６のＤＫＰ１４に伝える。指示を受けたＤＫＰ
１４は、ディスクドライブ５と共有メモリ部７間のデー
タ転送を行うディスクＩ／Ｆ回路１５を使用して該当デ
ータを共有メモリ部７に転送する。転送終了後、ＤＫＰ
１４は共有メモリ部７を介して要求元のＣＨＰ１１に共
有メモリ部７へのデータ転送終了を報告する（これらの
通信はチャネルＩ／Ｆ回路１２又はディスクＩ／Ｆ回路
１５，共有メモリアクセス制御部１３，スイッチ部８，
共有メモリ部７の経路で行われる）。
【００３０】データ転送終了の報告を受けてＣＨＰ１１
は、チャネルＩ／Ｆ回路１２，共有メモリアクセス制御
部１３，スイッチ部８を経由して共有メモリ部７上の当
該データを読み出し、ホストＣＰＵ３への要求データの
送信を行う。
【００３１】ホストＣＰＵ３からディスクアレイ制御装
置１へのデータの書き込み時は、その要求がチャネルＩ
／Ｆ回路１２経由でまずＣＨＰ１１に伝わる。次にＣＨ
Ｐ１１はチャネルＩ／Ｆ回路１２，共有メモリアクセス
制御部１３，スイッチ部８を経由して共有メモリ部７に
当該データを書き込む。また同様にしてＣＨＰ１１は共
有メモリ部７に当該データを書き込んだことを共有メモ
リ部７を介してある１つのディスクインタフェース部６
のＤＫＰ１４に伝える。またこの時点でホストＣＰＵ３
に対し書き込み終了通知を発行する。通知を受けたＤＫ
Ｐ１４はディスクドライブ５と共有メモリ部７との間の
データ転送を行うディスクＩ／Ｆ回路１５を使用してデ
ィスクＩ／Ｆ回路１５，共有メモリアクセス制御部１
３，スイッチ部８，共有メモリ部７の経路を経由して該
当データを共有メモリ部７から読み出し、ディスクドラ
イブ５に書き込む。
【００３２】図２は共有メモリアクセス制御部１３の構
成の一例を示した概念図である。共有メモリアクセス制
御部１３は１つのセレクタ３０と１パケット分のアドレ
ス、コマンド、データを一時格納する２つのパケットバ
ッファ３１と、スイッチ部８との間に設けられた１つの
パスＩ／Ｆ３２と、これらを制御する１つのデータ転送
制御部３３から構成される。セレクタ３０の２つのポー
トはパケットバッファ３１を経由してデータ線３４でそ
れぞれ異なるチャネルＩ／Ｆ回路１２又はディスクＩ／
Ｆ回路１５に接続され、一方、セレクタ３０の他の１つ
のポートはパスＩ／Ｆ３２を経由してデータ線３５でス
イッチ部８の１つのＭパスポートと接続する。データ転
送制御部３３は制御線３６で２つのチャネルＩ／Ｆ回路
１２又はディスクＩ／Ｆ回路１５に接続され、一方、制
御線３７及びＭパス９の動作周波数をスイッチ部８に指
示するＭＯＤＥ線３８でスイッチ部８内のＭパス側制御
部４７と接続する（データ線３５、制御線３７、ＭＯＤ
Ｅ線３８の１セットが１つのＭパス９に相当する）。
【００３３】データ転送制御部３３は、２つのチャネル
Ｉ／Ｆ回路１２又はディスクＩ／Ｆ回路１５からのアク
セス要求のアービトレーションを行い、制御線３７でス
イッチ部８との通信を取りながらセレクタ３０を切替
え、スイッチ部８とのデータ転送を行う。そしてこの時
単純に１パケットの転送毎にセレクタ３０を切り替える
のでは無く、制御線３７の示す情報を元に可能な限り、
スイッチ部８に２パケット分の転送要求が保持される様
に制御を行う。
【００３４】図３はスイッチ部８の構成の一例を示した
概念図である。スイッチ部８は大別してホストインタフ
ェース部４及びディスクインタフェース部６にＭパス９
にて接続する４つのＭパスポート部４０と、共有メモリ
部７にＳパス１０にて接続する４つのＳパスポート部４
１と、両者を接続するセレクタ部４２と、複数のＭパス
ポート部４０間のアクセス要求からＳパスポート部４１
の使用権を調停するアービタ部４３から構成される。
【００３５】Ｍパスポート部４０は１つのセレクタ４４
と、１パケット分のアドレス、コマンド、データを一時
格納する２つのパケットバッファ４５と、ホストインタ
フェース部４又はディスクインタフェース部６の共有メ
モリアクセス制御部１３と接続される１つのパスＩ／Ｆ
４６と、これらを制御する１つのＭパス側制御部４７か
ら構成される。セレクタ４４の片方の１ポートはパスＩ
／Ｆ４６を経由してデータ線３５でチャネルＩ／Ｆ回路
１２又はディスクＩ／Ｆ回路１５に接続し、反対側の２
ポートは２つの異なるパケットバッファ４５を経由して
データ線４８でセレクタ部４２のＭパス側に接続してい
る。Ｍパスポート部４０は制御線３７及びＭＯＤＥ線３
８でホストインタフェース部４又はディスクインタフェ
ース部６内のデータ転送制御部３３と接続する一方、Ｓ
パスＲＥＱ線５０、ＳパスＡＣＫ線５１でアービタ部４
３と接続している。
【００３６】Ｓパスポート部４１は、共有メモリ部７の
ＳパスＩ／Ｆ部６０と接続される１つのパスＩ／Ｆ５２
とＳパス側制御部５３から構成され、パスＩ／Ｆ５２は
データ線５４でセレクタ部４２に接続され、また共有メ
モリ部７のパスＩ／Ｆ６８に接続され、Ｓパス側制御部
５３は制御線５５で共有メモリ部７のＳパス制御部６２
に接続している。
【００３７】共有メモリアクセス制御部１３からの１つ
のアクセス要求はアクセス先（ＡＤＲ）及びアクセス内
容（ＣＭＤ）、書き込みデータ（データ書き込みの場合
のみ）を含むデータパケットとしてＭパス９を経由して
Ｍパスポート部４０のパケットバッファ４５の１つに書
き込まれる。Ｍパス側制御部４７はこのパケットバッフ
ァ４５内のＡＤＲ／ＣＭＤを解析し、Ｓパス１０の使用
要求（ＳパスＲＥＱ５０ａ）をアービタ部４３に発行す
る。
【００３８】アービタ部４３は４つのＭパス側制御部４
７からのアクセス要求のアービトレーションを行い、セ
レクタ部４２の切替え指示５６、及び転送の対象となる
Ｍパスポート部４０、Ｓパスポート部４１に転送開始指
示（ＳパスＡＣＫ５１ａ）とアクセス内容通知５７を行
う。アクセス内容通知５７を受けたＭパスポート部４０
は制御線３７でホストインタフェース部４又はディスク
インタフェース部６内のデータ転送制御部３３と通信を
取り、アクセス内容通知５７を受けたＳパスポート部４
１は、制御線５５で共有メモリ部７のＳパス制御部６２
と通信を取りながら１つの共有メモリアクセスを実行す
る。
【００３９】各Ｍパスポート部４０は２つのパケットバ
ッファ４５を有するため、同時に２つのアクセスを受け
付けることが可能であり、制御線３７による通信により
ホストインタフェース部４又はディスクインタフェース
部６内の共有メモリアクセス制御部１３は可能な限り、
Ｍパスポート部４０が２つのアクセス要求を保持するよ
うに動作する。このため上記アービトレーション時はＭ
パス９からの８つのアクセス要求で４つのＳパス１０を
競合する状態となるため、４つのＳパス１０が同時に使
用される確率が高く４つのＳパス１０の合計帯域が有効
に使用される様になっている。
【００４０】またパケットバッファ４５はＭパス９とＳ
パス１０の転送速度に差がある場合には、速度差を吸収
する緩衝バッファとして働く。本実施の形態ではＭパス
９の動作速度として２段階設定を可能としており、共有
メモリアクセス制御部１３のデータ転送制御部３３は自
身が出力するＭＯＤＥ線３８で動作速度をスイッチ部８
の側に通知する様になっている。スイッチ部８はＭＯＤ
Ｅ線３８がＬＯＷを示す場合はＭパス側制御部４７が高
速モード（Ｍパス９とＳパス１０が同速度）と判断し、
パスＩ／Ｆ４６をＳパス１０と同一速度で動作させる一
方、ＨＩＧＨを示す場合には低速モード（Ｍパス９がＳ
パス１０の１／２の速度）と判断し、パスＩ／Ｆ４６を
Ｓパス１０の１／２の速度で動作させる様になっている
が、上記何れの場合でも、Ｍパスポート部４０はパケッ
トバッファ４５に１つ分のパケットが格納されてからア
ービタ部４３にＳパス使用要求を発行する様になってお
り、Ｓパス側へは常にＳパス１０の速度でデータパケッ
トを送出することが可能で、Ｍパス９側の帯域が低い場
合でもＳパス１０側の帯域を浪費しない様になってい
る。また共有メモリ部７からデータを読み出す場合に
も、パケットバッファ４５にリードデータが必要量分格
納されてからＭパス９側にデータを送出するようになっ
ている。以上により、装置全体の転送スループットに悪
影響を与えること無くＳパス１０と異なる転送速度のＭ
パスＩ／Ｆを持つホストインタフェース部４又はディス
クインタフェース部６をＭパスポート部４０に接続する
ことが可能となっている。
【００４１】図４は本実施の形態のディスクアレイ制御
装置１における共有メモリ部７の構成の一例を示す概念
図である。共有メモリ部７は大別してＳパスＩ／Ｆ部６
０とメモリ部６１から構成されている。ＳパスＩ／Ｆ部
６０はスイッチ部８のＳパスポート部４１と接続するパ
スＩ／Ｆ６８、Ｓパス制御部６２、パケットバッファ６
３から構成されている。パスＩ／Ｆ６８はデータ線３５
でスイッチ部８のパスＩ／Ｆ５２と接続する一方、パケ
ットバッファ６３経由でデータ線６４によりメモリ制御
部６５に接続している。Ｓパス制御部６２は制御線５５
でスイッチ部８のＳパス側制御部５３と接続され制御線
５５でＳパス側制御部５３と通信をしながらデータ線３
５を使用し、スイッチ部８とのデータ転送を行う。
【００４２】メモリ部６１はメモリ制御部６５とメモリ
モジュール６６から構成されている。メモリ制御部６５
の内部にはＡＤＲ／ＣＭＤ解析部６７があり、メモリ制
御部６５はＳパス１０から送信されてきた、データパケ
ット内のアクセス先（ＡＤＲ）及びアクセス内容（ＣＭ
Ｄ）をここで解析し、要求に従ってメモリモジュール６
６に対するデータの読み書きを実行する。
【００４３】次に、共有メモリ部７へのアクセス時の動
作手順について説明する。共有メモリ部７へアクセスす
る場合、ＣＨＰ１１またはＤＫＰ１４はそれぞれチャネ
ルＩ／Ｆ回路１２又はディスクＩ／Ｆ回路１５に共有メ
モリ部７へのアクセス開始の指示を発行する。
【００４４】アクセス開始の指示を受けたチャネルＩ／
Ｆ回路１２又はディスクＩ／Ｆ回路１５は、制御線３６
により共有メモリアクセス制御部１３内のデータ転送制
御部３３にアクセス開始を通知し、それとともにアクセ
ス先アドレス（以下ＡＤＲ）、アクセス内容（以下ＣＭ
Ｄ）、書き込みデータ（以下ＤＴ（データ書き込みの場
合のみ存在））を送出する。
【００４５】共有メモリアクセス制御部１３は送られて
きたＡＤＲ，ＣＭＤ、ＤＴ（データ書き込みの場合の
み）の指示を発行したチャネルＩ／Ｆ回路１２又はディ
スクＩ／Ｆ回路１５に接続しているパケットバッファ３
１に格納する。
【００４６】通常、２つのチャネルＩ／Ｆ回路１２又は
ディスクＩ／Ｆ回路１５からのアクセス要求は並列に発
行されるため、データ転送制御部３３はこの２つのアク
セス要求のアービトレーションを行い、制御線３７でス
イッチ部８との通信を取りながらセレクタ３０を切替
え、スイッチ部８とのデータ転送を行う。そしてこの時
単純に１パケットの転送毎にセレクタ３０を切り替える
のでは無く、以下に示す手順で制御線３７の示す情報を
元に可能な限り、スイッチ部８に２パケット分の転送要
求が保持される様に制御を行う。
【００４７】図５は１つの共有メモリアクセス制御部１
３が、２つの異なる共有メモリ部にデータ書き込みアク
セスを行う時の、アクセス動作を示したフローチャート
である。以下、図５を使用して、１つの共有メモリアク
セス制御部１３がスイッチ部８の１つのＭパス側制御部
４７に並行して２つのアクセス要求を実行する動作を説
明する。
【００４８】共有メモリアクセス制御部１３内のデータ
転送制御部３３は、まずアービトレーションにより２つ
のアクセス要求の発行順を決定する（本実施の形態で
は、１．共有メモリ部への書き込み、２．共有メモリ
部への書き込みのアクセス順に決定したとする。）。
【００４９】次にデータ転送制御部３３は制御線３７の
１線を使用し、スイッチ部８のＭパス側制御部４７に１
ｓｔアクセスの開始を示す信号（ＭＥＮＴ１）を発行す
る（ステップ６０１）。そして続いて１ｓｔアクセスの
ＡＤＲ１、ＣＭＤ１、ＤＴ１を送出する（ステップ６０
２）。
【００５０】次にデータ転送制御部３３は制御線３７の
他の１線を使用し、スイッチ部８のＭパス側制御部４７
に２ｎｄアクセスの開始を示す信号（ＭＥＮＴ２）を発
行する（ステップ６０３）。そして続いて２ｎｄアクセ
スのＡＤＲ２、ＣＭＤ２、ＤＴ２を送出する（ステップ
６０４）。
【００５１】スイッチ部８では、まずＭパス側制御部４
７は共有メモリアクセス制御部１３からのアクセス開始
信号（ＭＥＮＴ１及びＭＥＮＴ２）に対応して送られて
くる、ＡＤＲ、ＣＭＤ、ＤＴで構成されるデータパケッ
トをそれぞれに対応したパケットバッファ４５に格納す
る。そして１ｓｔ、２ｎｄアクセス共それに対応するデ
ータパケットが受信完了した時点から、ＡＤＲ／ＣＭＤ
解析部で解析した結果を元にそれぞれのＳパス１０の使
用権のアービトレーション要求をアービタ部４３に発行
し、アービタ部４３がアービトレーションを実施する。
そしてアービトレーションにより１ｓｔ又は２ｎｄアク
セスのＳパス使用権を要求元のＭパス側制御部４７に与
えることが決まったら、アービタ部４３はそれぞれに対
応してセレクタ部４２を切り替えると共にＭパス側制御
部４７に対し１ｓｔまたは２ｎｄアクセスに対応したＳ
パスの使用権を得たことを示す信号（ＳパスＡＣＫ５１
ａ）を発行する。またアービタ部４３はＳパス側制御部
５３に共有メモリ部７へのアクセス開始とＣＭＤ種別を
通知する（ステップ６０５ａ、６０５ｂ）。なお、図５
では、まず１ｓｔアクセスが共有メモリへのアクセス
権を獲得し、続いて２ｎｄアクセスが共有メモリへの
アクセス権を獲得したと仮定しており、以下この前提で
動作説明を行う。
【００５２】共有メモリへのアクセス権を得たＭパス
側制御部４７は、１ｓｔアクセスのデータパケットをパ
ケットバッファ４５からセレクタ部４２を経由して共有
メモリに接続するＳパスポート部４１に送出する。Ｓ
パスポート部４１は制御線５５内の１線を使用し、共有
メモリへのアクセスの開始を示す信号（ＳＥＮＴ１）
を発行する（ステップ６０６）。そして続いて１ｓｔア
クセスのＡＤＲ１、ＣＭＤ１、ＤＴ１を送出する（ステ
ップ６０７）。
【００５３】続いて、共有メモリへのアクセス権を得
たＭパス側制御部４７は、２ｎｄアクセスのデータパケ
ットをパケットバッファ４５からセレクタ部４２を経由
して共有メモリに接続するＳパスポート部４１に送出
する。Ｓパスポート部４１は制御線５５内の１線を使用
し、共有メモリへのアクセスの開始を示す信号（ＳＥ
ＮＴ２）を発行する（ステップ６０８）。そして続いて
２ｎｄアクセスのＡＤＲ２、ＣＭＤ２、ＤＴ２を送出す
る（ステップ６０９）。
【００５４】共有メモリのＳパス制御部６２は制御線
５５内の１線からＳＥＮＴ１信号を受け取ると、次にデ
ータ線３５を通して送られてくるＡＤＲ１、ＣＭＤ１、
ＤＴ１を受信しこれらをパケットバッファ６３格納す
る。メモリ制御部ではＡＤＲ１、ＣＭＤ１を解析し、ア
クセスがデータ書き込みであることを判断し、データを
書き込むメモリモジュール６６を決定し、ＤＴ１をメモ
リモジュール６６に書き込む（ステップ６１０）。
【００５５】メモリモジュール６６へのデータ書き込み
が終了した後、Ｓパス制御部６２はアクセス状況を示す
ステータス（ＳＴＡＴＵＳ１）を生成し、スイッチ部８
に送信する（ステップ６１１）。
【００５６】同様に、共有メモリのＳパス制御部６２
は制御線５５内の１線からＳＥＮＴ２信号を受け取る
と、次にデータ線３５を通して送られてくるＡＤＲ２、
ＣＭＤ２、ＤＴ２を受信しこれらをパケットバッファ６
３格納する。メモリ制御部６５ではＡＤＲ２、ＣＭＤ２
を解析し、アクセスがデータ書き込みであることを判断
し、データを書き込むメモリモジュール６６を決定し、
ＤＴ２をメモリモジュール６６に書き込む（ステップ６
１２）。
【００５７】メモリモジュール６６へのデータ書き込み
が終了した後、Ｓパス制御部６２はアクセス状況を示す
ステータス（ＳＴＡＴＵＳ２）を生成し、スイッチ部８
に送信する（ステップ６１３）。
【００５８】共有メモリからのステータスを受信した
スイッチ部８は、ＳＥＮＴ１をオフすると共にステータ
スをまずパケットバッファ４５に格納する（ステップ６
１４）。そしてＭパス側制御部４７は、２ｎｄアクセス
側のステータス送信が行われていないこと（ＭＲＥＱ２
ＯＦＦ 且つ ＭＡＣＫ２ ＯＦＦ）を確認した上で
制御線３７の１線を使用し１ｓｔアクセスのステータス
を共有メモリアクセス制御部１３内のデータ転送制御部
３３に送信する許可要求を示す信号（ＭＲＥＱ１）を出
す（ステップ６１５）。これに対し、共有メモリアクセ
ス制御部１３内のデータ転送制御部３３は制御線３７の
他の１線を使用し１ｓｔアクセスのステータスを受信可
能であることを示す信号（ＭＡＣＫ１）を発行する（ス
テップ６１６）。
【００５９】ＭＡＣＫ１信号を受信したスイッチ部８は
１ｓｔアクセスのステータス（ＳＴＡＴＵＳ１）を共有
メモリアクセス制御部１３内のデータ転送制御部３３に
送信し、ＭＲＥＱ１をオフする（ステップ６１７、６１
８）。１ｓｔアクセスのステータス（ＳＴＡＴＵＳ１）
を受信した共有メモリアクセス制御部１３内のデータ転
送制御部３３はＭＥＮＴ１信号及びＭＡＣＫ１信号をオ
フする（ステップ６１９、６２０）。１ｓｔアクセスの
ステータスを受信した共有メモリアクセス制御部１３内
のデータ転送制御部３３は、制御線３６を使用して１ｓ
ｔアクセスの要求を発行したチャネルＩ／Ｆ回路１２又
はディスクＩ／Ｆ回路１５にアクセスの終了を報告し、
これにより１ｓｔアクセス側のアクセスは終了する。
【００６０】一方、共有メモリからのステータスを受
信したスイッチ部８は、ＳＥＮＴ２をオフすると共にス
テータスをまずパケットバッファ４５に格納する（ステ
ップ６２１）。次に１ｓｔアクセス側のステータス送信
の終了（ＭＲＥＱ１ ＯＦＦ且つ ＭＡＣＫ１ ＯＦ
Ｆ）を確認した後に制御線３７の１線を使用し２ｎｄア
クセスのステータスを共有メモリアクセス制御部１３内
のデータ転送制御部３３に送信する許可要求を示す信号
（ＭＲＥＱ２）を出す（ステップ６２２）。
【００６１】これに対し、共有メモリアクセス制御部１
３内のデータ転送制御部３３は制御線３７の他の１線を
使用し２ｎｄアクセスのステータスを受信可能であるこ
とを示す信号（ＭＡＣＫ２）を発行する（ステップ６２
３）。ＭＡＣＫ２信号を受信したスイッチ部８は２ｎｄ
アクセスのステータス（ＳＴＡＴＵＳ２）を共有メモリ
アクセス制御部１３内のデータ転送制御部３３に送信
し、ＭＲＥＱ２をオフする（ステップ６２４、６２
５）。２ｎｄアクセスのステータス（ＳＴＡＴＵＳ２）
を受信した共有メモリアクセス制御部１３内のデータ転
送制御部３３はＭＥＮＴ２信号及びＭＡＣＫ２信号をオ
フする（ステップ６２６、６２７）。２ｎｄアクセスの
ステータスを受信した共有メモリアクセス制御部１３内
のデータ転送制御部３３は、制御線３６を使用して２ｎ
ｄアクセスの要求を発行したチャネルＩ／Ｆ回路１２又
はディスクＩ／Ｆ回路１５にアクセスの終了を報告し、
これにより２ｎｄアクセス側のアクセスは終了する。
【００６２】図６は１つの共有メモリアクセス制御部１
３が、２つの異なる共有メモリ部に対しそれぞれデータ
書き込みアクセスとデータ読み出しアクセスを行う時
の、アクセス動作を示したフローチャートである。以
下、図６を使用して、１つの共有メモリアクセス制御部
１３がスイッチ部８の１つのＭパス側制御部４７に並行
して２つのアクセス要求を実行する動作を説明する。
【００６３】共有メモリアクセス制御部１３内のデータ
転送制御部３３は、まずアービトレーションにより２つ
のアクセス要求の発行順を決定する（本実施の形態（図
６）では１．共有メモリ部への書き込み、２．共有メ
モリ部からの読み出しのアクセス順に決定したとす
る。）。
【００６４】次にデータ転送制御部３３は制御線３７の
１線を使用し、スイッチ部８のＭパス側制御部４７に１
ｓｔアクセスの開始を示す信号（ＭＥＮＴ１）を発行す
る（ステップ７０１）。そして続いて１ｓｔアクセスの
ＡＤＲ１、ＣＭＤ１、ＤＴ１を送出する（ステップ７０
２）。
【００６５】次にデータ転送制御部３３は制御線３７の
他の１線を使用し、スイッチ部８のＭパス側制御部４７
に２ｎｄアクセスの開始を示す信号（ＭＥＮＴ２）を発
行する（ステップ７０３）。そして続いて２ｎｄアクセ
スのＡＤＲ２、ＣＭＤ２を送出する（ステップ７０
４）。
【００６６】スイッチ部８では、まずＭパス側制御部４
７は共有メモリアクセス制御部１３からのアクセス開始
信号（ＭＥＮＴ１及びＭＥＮＴ２）に対応して送られて
くる、ＡＤＲ、ＣＭＤ、ＤＴで構成されるデータパケッ
トをそれぞれに対応したパケットバッファ４５に格納す
る。そして１ｓｔ、２ｎｄアクセス共それに対応するデ
ータパケットが受信完了した時点から、ＡＤＲ／ＣＭＤ
解析部で解析した結果を元にそれぞれのＳパス１０の使
用権のアービトレーション要求をアービタ部４３に発行
し、アービタ部４３がアービトレーションを実施する。
そしてアービトレーションにより１ｓｔ又は２ｎｄアク
セスのＳパス使用権を要求元のＭパス側制御部４７に与
えることが決まったら、アービタ部４３はそれぞれに対
応してセレクタ部４２を切り替えると共にＭパス側制御
部４７に対し１ｓｔまたは２ｎｄアクセスに対応したＳ
パス１０の使用権を得たことを示す信号（ＳパスＡＣＫ
５１ａ）を発行する。またアービタ部４３はＳパス側制
御部５３に共有メモリ部７へのアクセス開始とＣＭＤ種
別を通知する（ステップ７０５ａ、７０５ｂ）。なお、
図６では、まず１ｓｔアクセスが共有メモリへのアク
セス権を獲得し、続いて２ｎｄアクセスが共有メモリ
へのアクセス権を獲得したと仮定しており、以下この前
提で動作説明を行う。
【００６７】共有メモリへのアクセス権を得たＭパス
側制御部４７は、１ｓｔアクセスのデータパケットをパ
ケットバッファ４５からセレクタ部４２を経由して共有
メモリに接続するＳパスポート部４１に送出する。Ｓ
パスポート部４１は制御線５５内の１線を使用し、共有
メモリへのアクセスの開始を示す信号（ＳＥＮＴ１）
を発行する（ステップ７０６）。そして続いて１ｓｔア
クセスのＡＤＲ１、ＣＭＤ１、ＤＴ１を送出する（ステ
ップ７０７）。
【００６８】続いて、共有メモリへのアクセス権を得
たＭパス側制御部４７は、２ｎｄアクセスのデータパケ
ットをパケットバッファ４５からセレクタ部４２を経由
して共有メモリに接続するＳパス側制御部５３に送出
する。Ｓパス側制御部５３は制御線５５内の１線を使用
し、共有メモリへのアクセスの開始を示す信号（ＳＥ
ＮＴ２）を発行する（ステップ７０８）。そして続いて
２ｎｄアクセスのＡＤＲ２、ＣＭＤ２を送出する（ステ
ップ７０９）。
【００６９】共有メモリのＳパス制御部６２は制御線
５５内の１線からＳＥＮＴ１信号を受け取ると、次にデ
ータ線３５を通して送られてくるＡＤＲ１、ＣＭＤ１、
ＤＴ１を受信しこれらをパケットバッファ６３に格納す
る。メモリ制御部６５ではＡＤＲ１、ＣＭＤ１を解析
し、アクセスがデータ書き込みであることを認識し、デ
ータを書き込むメモリモジュール６６を決定し、ＤＴ１
をメモリモジュール６６に書き込む（ステップ７１
０）。
【００７０】メモリモジュール６６へのデータ書き込み
が終了した後、Ｓパス制御部６２はアクセス状況を示す
ステータス（ＳＴＡＴＵＳ１）を生成し、スイッチ部８
に送信する（ステップ７１１）。
【００７１】同様に、共有メモリのＳパス制御部６２
は制御線５５内の１線からＳＥＮＴ２信号を受け取る
と、次にデータ線３５を通して送られてくるＡＤＲ２、
ＣＭＤ２を受信しこれらをパケットバッファ６３に格納
する。メモリ制御部ではＡＤＲ２、ＣＭＤ２を解析しア
クセスがデータ読み出しであることを判断し、データを
読み出すメモリモジュール６６を決定し、メモリモジュ
ール６６から対象データを読み出す（ステップ７１
２）。
【００７２】Ｓパス制御部６２はメモリモジュール６６
から読み出したデータ（ＤＴ２）をスイッチ部８に送信
し、その後アクセス状況を示すステータス（ＳＴＡＴＵ
Ｓ２）を生成し、スイッチ部８に送信する（ステップ７
１３、７１４）。
【００７３】共有メモリからのステータスを受信した
スイッチ部８は、ＳＥＮＴ１をオフすると共にステータ
スをまずパケットバッファ４５に格納する（ステップ７
１５）。そしてＭパス側制御部４７は、２ｎｄアクセス
側のステータス送信が行われていないこと（ＭＲＥＱ２
ＯＦＦ 且つ ＭＡＣＫ２ ＯＦＦ）を確認した上で
制御線３７の１線を使用し１ｓｔアクセスのステータス
を共有メモリアクセス制御部１３内のデータ転送制御部
３３に送信する許可要求を示す信号（ＭＲＥＱ１）を出
す（ステップ７１６）。
【００７４】これに対し、共有メモリアクセス制御部１
３内のデータ転送制御部３３は制御線３７の他の１線を
使用し１ｓｔアクセスのステータスを受信可能であるこ
とを示す信号（ＭＡＣＫ１）を発行する（ステップ７１
７）。ＭＡＣＫ１信号を受信したスイッチ部８は１ｓｔ
アクセスのステータス（ＳＴＡＴＵＳ１）を共有メモリ
アクセス制御部１３内のデータ転送制御部３３に送信
し、ＭＲＥＱ１をオフする（ステップ７１８、７１
９）。１ｓｔアクセスのステータス（ＳＴＡＴＵＳ１）
を受信した共有メモリアクセス制御部１３内のデータ転
送制御部３３はＭＥＮＴ１信号及びＭＡＣＫ１信号をオ
フする（ステップ７２０、７２１）。１ｓｔアクセスの
ステータスを受信した共有メモリアクセス制御部１３内
のデータ転送制御部３３は、制御線３６を使用して１ｓ
ｔアクセスの要求を発行したチャネルＩ／Ｆ回路１２又
はディスクＩ／Ｆ回路１５にアクセスの終了を報告し、
これにより１ｓｔアクセス側のアクセスは終了する。
【００７５】一方、共有メモリからの読み出しデータ
（ＤＴ２）及びステータス（ＳＴＡＴＵＳ２）を受信し
たスイッチ部８は、ＳＥＮＴ２をオフすると共に読み出
しデータ及びステータスをまずパケットバッファ４５に
格納する（ステップ７２２）。次に１ｓｔアクセス側の
ステータス送信の終了（ＭＲＥＱ１ ＯＦＦ 且つＭＡ
ＣＫ１ ＯＦＦ）を確認した後に制御線３７の１線を使
用し２ｎｄアクセスの読み出しデータ及びステータスを
共有メモリアクセス制御部１３内のデータ転送制御部３
３に送信する許可要求を示す信号（ＭＲＥＱ２）を出す
（ステップ７２３）。
【００７６】これに対し、共有メモリアクセス制御部１
３内のデータ転送制御部３３は制御線３７の他の１線を
使用し２ｎｄアクセスの読み出しデータ及びステータス
を受信可能であることを示す信号（ＭＡＣＫ２）を発行
する（ステップ７２４）。ＭＡＣＫ２信号を受信したス
イッチ部８は２ｎｄアクセスの読み出しデータ及びステ
ータス（ＳＴＡＴＵＳ２）を共有メモリアクセス制御部
１３内のデータ転送制御部３３に送信し、ＭＲＥＱ２を
オフする（ステップ７２５、７２６、７２７）。２ｎｄ
アクセスのステータス（ＳＴＡＴＵＳ２）を受信した共
有メモリアクセス制御部１３内のデータ転送制御部３３
はＭＥＮＴ２信号及びＭＡＣＫ２信号をオフする（ステ
ップ７２８、７２９）。２ｎｄアクセスの読み出しデー
タ及びステータスを受信した共有メモリアクセス制御部
１３内のデータ転送制御部３３は、制御線３６を使用し
て２ｎｄアクセスの要求を発行したチャネルＩ／Ｆ回路
１２又はディスクＩ／Ｆ回路１５に読み出しデータを送
信した上でアクセスの終了を報告し、これにより２ｎｄ
アクセス側のアクセスは終了する。
【００７７】以上、１つの共有メモリアクセス制御部１
３が、２つの異なる共有メモリ部に対しアクセスを行う
時のアクセス動作を、１ｓｔアクセス、２ｎｄアクセス
共データ書き込みの場合と、１ｓｔアクセスがデータ書
き込み、２ｎｄアクセスがデータ読み出しの場合、につ
いて説明したが、この他の組み合せの場合でも同様のア
クセス手順で接続しているスイッチ部８のＭパス側制御
部４７に並行して２パケット分の転送要求が保持される
様に動作する。
【００７８】本実施の形態によれば、スイッチ部８のＭ
パス側制御部４７は接続しているＭパス９の数に比較し
より多くの共有メモリ部７のアクセス要求を保持する様
になるため、スイッチ部でアービトレーションを受ける
データパケットの数をＭパス数に比較し増加させること
が可能となり、Ｍパスの実装数を増やすこと無しにスイ
ッチと共有メモリ部の間の接続パスが同時動作する割合
を向上させ装置スループットを引き上げることが可能と
なる。
【００７９】また本実施の形態によれば、スイッチ部８
のＭパス側制御部４７でパケットバッファ４５を用いて
Ｍパス９とＳパス１０の速度差を吸収するため、装置全
体の転送スループットに悪影響を与えること無くＳパス
１０と異なる転送速度のＭパスＩ／Ｆを持つホストイン
タフェース部４又はディスクインタフェース部６をＭパ
スポート部４０に接続することが可能となる。
【００８０】本願の特許請求の範囲に記載された発明を
見方を変えて表現すれば以下の通りである。
【００８１】＜１＞ 少なくともホストコンピュータと
の１つのホストインタフェース部と、複数の磁気ディス
ク装置及びそれに接続する少なくとも１つのディスクイ
ンタフェース部と、ホストコンピュータからのデータ及
び装置の制御情報を記憶する少なくとも１つの共有メモ
リ部からなり、前記ホストインタフェース部と、前記デ
ィスクインタフェース部と、前記共有メモリ部がスイッ
チ部を経由して相互に接続しているディスクアレイ制御
装置であって、前記スイッチ部は前記ホストインタフェ
ース部、及び前記ディスクインタフェース部に物理的に
接続しているアクセスパスの本数に比較し、より多くの
データパケットを一時的に保持することを特徴とするデ
ィスクアレイ制御装置。
【００８２】＜２＞ 項目＜１＞に記載のディスクアレ
イ制御装置であって、前記スイッチ部は一時保持してい
るデータパケットの中で、要求を受け付け可能な共有メ
モリ部へのアクセス要求であるデータパケットを選択し
て共有メモリ部へアクセスすることを特徴とするディス
クアレイ制御装置。
【００８３】＜３＞ 項目＜１＞に記載のディスクアレ
イ制御装置で、前記スイッチ部の各ホストインタフェー
ス部又はディスクインタフェース部との接続Ｉ／Ｆ部
に、物理的あるいは論理的に分割されているそれぞれ２
パケット分以上のデータパケットバッファを有すること
を特徴とするディスクアレイ制御装置。
【００８４】＜４＞ 項目＜１＞から＜３＞に記載のデ
ィスクアレイ制御装置であって、前記ホストインタフェ
ース部、及び前記ディスクインタフェース部が、それぞ
れ複数の外部インタフェースを有し、それぞれの外部と
のインタフェースが並列に動作することを特徴とするデ
ィスクアレイ制御装置。
【００８５】＜５＞ 少なくともホストコンピュータと
の１つのホストインタフェース部と、複数の磁気ディス
ク装置及びそれに接続する少なくとも１つのディスクイ
ンタフェース部と、ホストコンピュータからのデータ及
び装置の制御情報を記憶する少なくとも１つの共有メモ
リ部からなり、前記ホストインタフェース部と、前記デ
ィスクインタフェース部と、前記共有メモリ部がスイッ
チ部を経由して相互に接続しているディスクアレイ制御
装置であって、スイッチ部に接続するホストインタフェ
ース部の種別が複数あり、それぞれのホストインタフェ
ース部とスイッチ部を接続するアクセスパスの帯域幅が
異なることを特徴とするディスクアレイ制御装置で、ス
イッチ部のホストインタフェース側アクセスパスの動作
速度をホストインタフェース部の種別に合せ変更可能で
あることを特徴とするディスクアレイ制御装置。
【００８６】＜６＞ 項目＜５＞に記載のディスクアレ
イ制御装置であって、接続するホストインタフェース部
の種別をホストインタフェース部がスイッチ部に通知す
ることにより、スイッチ部が接続するアクセスパスの帯
域幅を切り替えることを特徴とするディスクアレイ制御
装置。
【００８７】＜７＞ 少なくともホストコンピュータと
の１つのホストインタフェース部と、複数の磁気ディス
ク装置及びそれに接続する少なくとも１つのディスクイ
ンタフェース部と、ホストコンピュータからのデータ及
び装置の制御情報を記憶する少なくとも１つの共有メモ
リ部からなり、前記ホストインタフェース部と、前記デ
ィスクインタフェース部と、前記共有メモリ部がスイッ
チ部を経由して相互に接続しているディスクアレイ制御
装置であって、前記スイッチ部と前記ホストインタフェ
ース部、及び前記ディスクインタフェース部に物理的に
接続しているアクセスパス１本当たりの帯域に比較し、
前記スイッチ部と前記共有メモリ部を接続しているアク
セスパス１本当たりの帯域が異なることを特徴とするデ
ィスクアレイ制御装置。
【００８８】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００８９】
【発明の効果】本発明によれば、スイッチと共有メモリ
部と間の接続パスの利用状況を改善することで、接続パ
スの本数を必要以上に増加させることなく、ホストイン
タフェース部、ディスクインタフェース部、共有メモリ
部間のデータ転送スループットの高いディスクアレイ装
置を提供することができる、という効果が得られる。
【００９０】本発明によれば、ホストインタフェース
部、ディスクインタフェース部とスイッチと間の接続パ
スと、スイッチと共有メモリ部との間の接続パスにそれ
ぞれ異なる転送スループットを持たせることが可能で、
複数の異なるホストＩ／Ｆチャネルを容易にサポート出
来るディスクアレイ装置を提供することができる、とい
う効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である制御方法を実施す
るディスクアレイ制御装置を含むディスクアレイ装置の
構成の一例を示した概念図である。
【図２】本発明の一実施の形態である制御方法を実施す
るディスクアレイ制御装置における共有メモリアクセス
制御部の構成の一例を示した概念図である。
【図３】本発明の一実施の形態である制御方法を実施す
るディスクアレイ制御装置におけるスイッチ部の構成の
一例を示した概念図である。
【図４】本発明の一実施の形態である制御方法を実施す
るディスクアレイ制御装置における共有メモリ部の構成
の一例を示す概念図である。
【図５】本発明の一実施の形態である制御方法を実施す
るディスクアレイ制御装置を含むディスクアレイ装置の
作用の一例を示すフローチャートである。
【図６】本発明の一実施の形態である制御方法を実施す
るディスクアレイ制御装置を含むディスクアレイ装置の
作用の一例を示すフローチャートである。
【図７】本発明の参考技術であるディスクアレイ制御装
置を含むディスクアレイ装置を示す概念図である。
【符号の説明】
１…ディスクアレイ制御装置、３…ホストＣＰＵ、４…
ホストインタフェース部（第１インタフェース部）、５
…ディスクドライブ（第２インタフェース部）、６…デ
ィスクインタフェース部、７…共有メモリ部、８…スイ
ッチ部、９…Ｍパス（第１パス）、１０…Ｓパス（第２
パス）、１１…プロセッサ（ＣＨＰ）、１２…チャネル
Ｉ／Ｆ回路、１３…共有メモリアクセス制御部、１４…
プロセッサ（ＤＫＰ）、１５…ディスクＩ／Ｆ回路、１
６…ＳパスＩ／Ｆ部、１７…メモリ制御部、１８…メモ
リモジュール、３０…セレクタ、３１…パケットバッフ
ァ、３２…パスＩ／Ｆ、３３…データ転送制御部、３４
…データ線、３５…データ線、３６…制御線、３７…制
御線、３８…ＭＯＤＥ線、４０…Ｍパスポート部、４１
…Ｓパスポート部、４２…セレクタ部、４３…アービタ
部、４４…セレクタ、４５…パケットバッファ、４６…
パスＩ／Ｆ、４７…Ｍパス側制御部、４８…データ線、
５０…ＳパスＲＥＱ線、５０ａ…ＳパスＲＥＱ、５１…
ＳパスＡＣＫ線、５１ａ…ＳパスＡＣＫ、５２…パスＩ
／Ｆ、５３…Ｓパス側制御部、５４…データ線、５５…
制御線、５６…切替え指示、５７…アクセス内容通知、
６０…ＳパスＩ／Ｆ部、６１…メモリ部、６２…Ｓパス
制御部、６３…パケットバッファ、６４…データ線、６
５…メモリ制御部、６６…メモリモジュール、６７…Ａ
ＤＲ／ＣＭＤ解析部、６８…パスＩ／Ｆ。
フロントページの続き Ｆターム(参考） 5B060 KA03 KA06 5B065 BA01 CA07 CA11 CA30 CE04 CE12

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数のディスク装置と、前記ディスク装
    置を制御するディスクアレイ制御装置とを含み、 前記ディスクアレイ制御装置は、上位装置との間で情報
    の授受を行う第１インタフェース部と、前記ディスク装
    置との間で情報の授受を行う第２インタフェース部と、
    前記第１および第２インタフェース部に共有される共有
    メモリ部と、前記共有メモリ部と前記第１および第２イ
    ンタフェース部とを結合し、当該共有メモリ部と当該第
    １および第２インタフェース部との間でパケット単位で
    情報の授受を制御するスイッチ結合手段とを含み、前記
    スイッチ結合手段は、複数の第１パスを介して前記第１
    および第２インタフェース部に接続され、複数の第２パ
    スを介して前記共有メモリ部に接続される構成を備え
    た、ディスクアレイ装置の制御方法であって、 前記スイッチ結合手段は、前記第１および第２インタフ
    ェース部の少なくとも一方から到来する前記パケットを
    前記第１パスの数よりも多く一時的に保持するように動
    作させることを特徴とするディスクアレイ装置の制御方
    法。
  2. 【請求項２】 請求項１記載のディスクアレイ装置の制
    御方法において、 前記スイッチ結合手段は、前記第１および第２インタフ
    ェース部から受け取って保持した前記パケットの中で、
    前記共有メモリ部で受付可能なものから順に選択し、前
    記第２パスを経由して前記共有メモリ部にアクセスする
    ことを特徴とするディスクアレイ装置の制御方法。
  3. 【請求項３】 請求項１または２記載のディスクアレイ
    装置の制御方法において、 前記第１および第２インタフェース部の少なくとも一方
    が接続される前記第１パスと前記第２パスの帯域幅の差
    異を、前記スイッチ結合手段で一時的に前記パケットを
    保持する動作で吸収することで、前記第１および第２イ
    ンタフェース部の少なくとも一方の仕様を変更すること
    なく、前記スイッチ結合手段に接続することを特徴とす
    るディスクアレイ装置の制御方法。
  4. 【請求項４】 複数のディスク装置と、前記ディスク装
    置を制御するディスクアレイ制御装置とを含み、 前記ディスクアレイ制御装置は、上位装置との間で情報
    の授受を行う第１インタフェース部と、前記ディスク装
    置との間で情報の授受を行う第２インタフェース部と、
    前記第１および第２インタフェース部に共有される共有
    メモリ部と、前記共有メモリ部と前記第１および第２イ
    ンタフェース部とを結合し、当該共有メモリ部と当該第
    １および第２インタフェース部との間でパケット単位で
    情報の授受を制御するスイッチ結合手段とを含み、前記
    スイッチ結合手段は、複数の第１パスを介して前記第１
    および第２インタフェース部に接続され、複数の第２パ
    スを介して前記共有メモリ部に接続される構成を備え
    た、ディスクアレイ装置であって、 前記スイッチ結合手段は、前記第１および第２インタフ
    ェース部の少なくとも一方から到来する前記パケットを
    前記第１パスの数よりも多く一時的に保持する、論理的
    あるいは物理的に分割された複数のパケットバッファを
    備えたことを特徴とするディスクアレイ装置。
  5. 【請求項５】 請求項４記載のディスクアレイ装置にお
    いて、 前記スイッチ結合手段は、前記第１および第２インタフ
    ェース部から受け取って保持した前記パケットの中で、
    前記共有メモリ部で受付可能なものから順に選択し、前
    記第２パスを経由して前記共有メモリ部にアクセスする
    制御論理を備えたことを特徴とするディスクアレイ装
    置。
  6. 【請求項６】 請求項４または５記載のディスクアレイ
    装置において、 前記スイッチ結合手段は、前記第１および第２インタフ
    ェース部の少なくとも一方が接続される前記第１パスと
    前記第２パスの帯域幅の差異に応じて、前記スイッチ結
    合手段で一時的に前記パケットを保持させる制御論理を
    備え、帯域幅の異なる複数種の前記第１および第２イン
    タフェース部の少なくとも一方の各々の仕様を変更する
    ことなく、前記第１パスを介して前記スイッチ結合手段
    に接続可能にしたことを特徴とするディスクアレイ装
    置。
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