JP2000339101A - ディスクアレイ制御装置 - Google Patents
ディスクアレイ制御装置Info
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- JP2000339101A JP2000339101A JP11149327A JP14932799A JP2000339101A JP 2000339101 A JP2000339101 A JP 2000339101A JP 11149327 A JP11149327 A JP 11149327A JP 14932799 A JP14932799 A JP 14932799A JP 2000339101 A JP2000339101 A JP 2000339101A
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Abstract
(57)【要約】
【課題】パッケージ数およびバックプレーン上の配線数
を増やすことなく、大容量キャッシュメモリを搭載で
き、データ転送スループットの高いディスクアレイ制御
装置を提供する。 【解決手段】セレクタパッケージ上に新たなキャッシュ
メモリ部（ＣＭコントローラ１０７とメモリモジュール
１０９）を設けることにより、メモリパッケージを増や
すことなく、キャッシュメモリの容量を増やす。
を増やすことなく、大容量キャッシュメモリを搭載で
き、データ転送スループットの高いディスクアレイ制御
装置を提供する。 【解決手段】セレクタパッケージ上に新たなキャッシュ
メモリ部（ＣＭコントローラ１０７とメモリモジュール
１０９）を設けることにより、メモリパッケージを増や
すことなく、キャッシュメモリの容量を増やす。
Description
【０００１】
【発明の属する技術分野】本発明は、データを分割して
複数の磁気ディスク装置に格納するディスクアレイ装置
に関する。
複数の磁気ディスク装置に格納するディスクアレイ装置
に関する。
【０００２】
【従来の技術】半導体記憶装置を記憶媒体とするコンピ
ュータの主記憶のＩ／Ｏ性能に比べて、磁気ディスクを
記憶媒体とするディスクサブシステム（以下「サブシス
テム」という。）のＩ／Ｏ性能は３〜４桁程度小さく、
従来からこの差を縮めること、すなわちサブシステムの
Ｉ／Ｏ性能を向上させる努力がなされている。サブシス
テムのＩ／Ｏ性能を向上させるための１つの方法とし
て、複数の磁気ディスク装置でサブシステムを構成し、
データを複数の磁気ディスク装置に格納する、いわゆる
ディスクアレイと呼ばれるシステムが知られている。
ュータの主記憶のＩ／Ｏ性能に比べて、磁気ディスクを
記憶媒体とするディスクサブシステム（以下「サブシス
テム」という。）のＩ／Ｏ性能は３〜４桁程度小さく、
従来からこの差を縮めること、すなわちサブシステムの
Ｉ／Ｏ性能を向上させる努力がなされている。サブシス
テムのＩ／Ｏ性能を向上させるための１つの方法とし
て、複数の磁気ディスク装置でサブシステムを構成し、
データを複数の磁気ディスク装置に格納する、いわゆる
ディスクアレイと呼ばれるシステムが知られている。
【０００３】図２は従来のディスクアレイ制御装置の構
成を、図３はそのディスクアレイ制御装置の実装構成を
示す。ホストコンピュータ５０とディスクアレイ制御装
置２との間のデータ転送を実行する複数のチャネルＩＦ
部１１と、磁気ディスク装置２０とディスクアレイ制御
装置２間のデータ転送を実行する複数のディスクＩＦ部
１２と、磁気ディスク装置２０のデータを一時的に格納
するキャッシュメモリ部１４と、ディスクアレイ制御装
置２に関する制御情報（例えば、チャネルＩＦ部１１お
よびディスクＩＦ部１２とキャッシュメモリ部１４との
間のデータ転送制御に関する情報）を格納する共有メモ
リ部１５とを備え、キャッシュメモリ部１４はセレクタ
部１３内のパスコントローラ１１０を介して、また共有
メモリ部１５はパスコントローラ１１０を介さず直接、
全てのチャネルＩＦ部１１およびディスクＩＦ部１２か
らアクセス可能な構成となっている。
成を、図３はそのディスクアレイ制御装置の実装構成を
示す。ホストコンピュータ５０とディスクアレイ制御装
置２との間のデータ転送を実行する複数のチャネルＩＦ
部１１と、磁気ディスク装置２０とディスクアレイ制御
装置２間のデータ転送を実行する複数のディスクＩＦ部
１２と、磁気ディスク装置２０のデータを一時的に格納
するキャッシュメモリ部１４と、ディスクアレイ制御装
置２に関する制御情報（例えば、チャネルＩＦ部１１お
よびディスクＩＦ部１２とキャッシュメモリ部１４との
間のデータ転送制御に関する情報）を格納する共有メモ
リ部１５とを備え、キャッシュメモリ部１４はセレクタ
部１３内のパスコントローラ１１０を介して、また共有
メモリ部１５はパスコントローラ１１０を介さず直接、
全てのチャネルＩＦ部１１およびディスクＩＦ部１２か
らアクセス可能な構成となっている。
【０００４】図３に示すように、チャネルＩＦ部１１は
チャネルＩＦパッケージ（以下パッケージを単にＰＫと
略記する）８１に、ディスクＩＦ部１２はディスクＩＦ
ＰＫ８２に、セレクタ部１３はセレクタＰＫ８３に、キ
ャッシュメモリ部１４および共有メモリ部１５はメモリ
ＰＫ８４に実装し、各パッケージは１枚のバックプレー
ン８０上に実装する。したがって、各パッケージ間を接
続するアクセスパス０，１，２（図２の符号１３５，１
３６，１３７）はバックプレーン８０上に配線する。
チャネルＩＦパッケージ（以下パッケージを単にＰＫと
略記する）８１に、ディスクＩＦ部１２はディスクＩＦ
ＰＫ８２に、セレクタ部１３はセレクタＰＫ８３に、キ
ャッシュメモリ部１４および共有メモリ部１５はメモリ
ＰＫ８４に実装し、各パッケージは１枚のバックプレー
ン８０上に実装する。したがって、各パッケージ間を接
続するアクセスパス０，１，２（図２の符号１３５，１
３６，１３７）はバックプレーン８０上に配線する。
【０００５】このディスクアレイ制御装置２では、チャ
ネルＩＦ部１１およびディスクＩＦ部１２と共有メモリ
部１５との間は１対１に接続され、チャネルＩＦ部１１
およびディスクＩＦ部１２とキャッシュメモリ部１４と
の間はパスコントローラ１１０を介して接続される。以
下、チャネルＩＦ部１１およびディスクＩＦ部１２と共
有メモリ部１５との間の接続形態をスター接続、チャネ
ルＩＦ部１１およびディスクＩＦ部１２とキャッシュメ
モリ部１４との間の接続形態を階層スター接続と呼ぶ。
ネルＩＦ部１１およびディスクＩＦ部１２と共有メモリ
部１５との間は１対１に接続され、チャネルＩＦ部１１
およびディスクＩＦ部１２とキャッシュメモリ部１４と
の間はパスコントローラ１１０を介して接続される。以
下、チャネルＩＦ部１１およびディスクＩＦ部１２と共
有メモリ部１５との間の接続形態をスター接続、チャネ
ルＩＦ部１１およびディスクＩＦ部１２とキャッシュメ
モリ部１４との間の接続形態を階層スター接続と呼ぶ。
【０００６】このように共有メモリ部１５への接続形態
とキャッシュメモリ部１４への接続形態を異ならせるの
は、ホストコンピュータへの応答時間を短くするために
共有メモリ部へのアクセス時間をなるべく短く抑え、ホ
ストコンピュータとの間のデータ転送スループットの向
上に対応するためキャッシュメモリ部へのスループット
をなるべく高くするという２つの要件を満足させるため
である。チャネルＩＦ部１１およびディスクＩＦ部１２
と共有メモリ部１５との間をパスコントローラ１１０を
介さず直接接続することにより、アクセス時間を短縮で
きる。また、チャネルＩＦ部１１およびディスクＩＦ部
１２をパスコントローラ１１０を介してキャッシュメモ
リ部１４に接続することにより、パスコントローラ１１
０を介さず直接接続する場合に比べてキャッシュメモリ
部１４へのアクセスパス数を増やすことが可能になり、
スループットを向上させることができる。
とキャッシュメモリ部１４への接続形態を異ならせるの
は、ホストコンピュータへの応答時間を短くするために
共有メモリ部へのアクセス時間をなるべく短く抑え、ホ
ストコンピュータとの間のデータ転送スループットの向
上に対応するためキャッシュメモリ部へのスループット
をなるべく高くするという２つの要件を満足させるため
である。チャネルＩＦ部１１およびディスクＩＦ部１２
と共有メモリ部１５との間をパスコントローラ１１０を
介さず直接接続することにより、アクセス時間を短縮で
きる。また、チャネルＩＦ部１１およびディスクＩＦ部
１２をパスコントローラ１１０を介してキャッシュメモ
リ部１４に接続することにより、パスコントローラ１１
０を介さず直接接続する場合に比べてキャッシュメモリ
部１４へのアクセスパス数を増やすことが可能になり、
スループットを向上させることができる。
【０００７】チャネルＩＦ部１１は、ホストコンピュー
タ５０と接続するためのホストＩＦ１０２、ホストコン
ピュータ５０に対する入出力を制御するマイクロプロセ
ッサ１０１、キャッシュメモリ部１４へのアクセスを制
御するＣＭアクセス制御部１０４、および共有メモリ部
１５へのアクセスを制御するＳＭアクセス制御部１０５
を有している。また、ディスクＩＦ部１２は、磁気ディ
スク装置２０と接続するためのドライブＩＦ１０３、磁
気ディスク装置２０に対する入出力を制御するマイクロ
プロセッサ１０１、キャッシュメモリ部１４へのアクセ
スを制御するＣＭアクセス制御部１０４、および共有メ
モリ部１５へのアクセスを制御するＳＭアクセス制御部
１０５を有している。また、ディスクＩＦ部１２は、Ｒ
ＡＩＤ機能の実行も行う。
タ５０と接続するためのホストＩＦ１０２、ホストコン
ピュータ５０に対する入出力を制御するマイクロプロセ
ッサ１０１、キャッシュメモリ部１４へのアクセスを制
御するＣＭアクセス制御部１０４、および共有メモリ部
１５へのアクセスを制御するＳＭアクセス制御部１０５
を有している。また、ディスクＩＦ部１２は、磁気ディ
スク装置２０と接続するためのドライブＩＦ１０３、磁
気ディスク装置２０に対する入出力を制御するマイクロ
プロセッサ１０１、キャッシュメモリ部１４へのアクセ
スを制御するＣＭアクセス制御部１０４、および共有メ
モリ部１５へのアクセスを制御するＳＭアクセス制御部
１０５を有している。また、ディスクＩＦ部１２は、Ｒ
ＡＩＤ機能の実行も行う。
【０００８】
【発明が解決しようとする課題】近年、磁気ディスクの
大容量化は目覚しく、このためディスクアレイの記憶容
量も急激に増加している。それに伴って、ディスクアレ
イ制御装置に搭載するキャッシュメモリの容量を増加さ
せる必要がある。また、ホストコンピュータとのインタ
ーフェースとして１００ＭＢ／ｓの高スループットを有
するファイバチャネルが採用されてきており、さらに今
後数年でそのスループットは２〜４倍に向上する。この
ような高スループットインターフェースに対応するた
め、ディスクアレイ制御装置のデータ転送スループット
も大幅に増加させる必要がある。
大容量化は目覚しく、このためディスクアレイの記憶容
量も急激に増加している。それに伴って、ディスクアレ
イ制御装置に搭載するキャッシュメモリの容量を増加さ
せる必要がある。また、ホストコンピュータとのインタ
ーフェースとして１００ＭＢ／ｓの高スループットを有
するファイバチャネルが採用されてきており、さらに今
後数年でそのスループットは２〜４倍に向上する。この
ような高スループットインターフェースに対応するた
め、ディスクアレイ制御装置のデータ転送スループット
も大幅に増加させる必要がある。
【０００９】図２に示すチャネルＩＦ部１１およびディ
スクＩＦ部１２とキャッシュメモリ部１４との間のスル
ープット向上を目指した階層スター接続方式において、
キャッシュメモリの容量を増やし、データ転送スループ
ットを向上させるためには、キャッシュメモリ部１４を
実装するメモリＰＫ８４（図３）の数を増やす必要があ
る。しかしながら、図２に示したディスクアレイ制御装
置２では、メモリＰＫ８４の数を増やすことは筐体サイ
ズを大きくすることになるため難しい。また、仮にメモ
リＰＫ８４の数を増やせたとしても、セレクタ部１３と
キャッシュメモリ部１４の間のアクセスパス数が増え、
各パッケージを実装するバックプレーン８０上の各パッ
ケージ間を結ぶ配線数が膨大になるという問題が生じ
る。
スクＩＦ部１２とキャッシュメモリ部１４との間のスル
ープット向上を目指した階層スター接続方式において、
キャッシュメモリの容量を増やし、データ転送スループ
ットを向上させるためには、キャッシュメモリ部１４を
実装するメモリＰＫ８４（図３）の数を増やす必要があ
る。しかしながら、図２に示したディスクアレイ制御装
置２では、メモリＰＫ８４の数を増やすことは筐体サイ
ズを大きくすることになるため難しい。また、仮にメモ
リＰＫ８４の数を増やせたとしても、セレクタ部１３と
キャッシュメモリ部１４の間のアクセスパス数が増え、
各パッケージを実装するバックプレーン８０上の各パッ
ケージ間を結ぶ配線数が膨大になるという問題が生じ
る。
【００１０】そこで本発明の目的は、階層スター接続方
式を用いた従来のディスクアレイ制御装置において、パ
ッケージ数やバックプレーン上の配線数を増やすことな
く、キャッシュメモリ容量を増やし、データ転送スルー
プットを向上させたディスクアレイ制御装置を提供する
ことにある。
式を用いた従来のディスクアレイ制御装置において、パ
ッケージ数やバックプレーン上の配線数を増やすことな
く、キャッシュメモリ容量を増やし、データ転送スルー
プットを向上させたディスクアレイ制御装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】上記目的は、ホストコン
ピュータとのインターフェースを有する複数のチャネル
インターフェース部と、磁気ディスク装置とのインター
フェースを有する複数のディスクインターフェース部
と、前記磁気ディスク装置に対しリード／ライトされる
データを一時的に格納するキャッシュメモリ部と、ディ
スクアレイ制御装置に関する制御情報を格納する共有メ
モリ部を有し、各チャネルインターフェース部は、前記
ホストコンピュータと前記キャッシュメモリ部との間の
データ転送を実行し、各ディスクインターフェース部
は、前記磁気ディスク装置と前記キャッシュメモリ部と
の間のデータ転送を実行し、前記複数のチャネルインタ
ーフェース部および前記複数のディスクインターフェー
ス部と前記キャッシュメモリ部との間はセレクタ部を介
して接続され、前記複数のチャネルインターフェース部
および前記複数のディスクインターフェース部と前記共
有メモリ部との間は、それぞれセレクタ部を介さずに直
接接続されたディスクアレイ制御装置において、前記キ
ャッシュメモリ部が、前記セレクタ部と同じパッケージ
上に実装されるキャッシュメモリ部と、前記セレクタ部
と異なるパッケージ上に実装されるキャッシュメモリ部
に分かれていることを特徴とするディスクアレイ制御装
置によって達成される。
ピュータとのインターフェースを有する複数のチャネル
インターフェース部と、磁気ディスク装置とのインター
フェースを有する複数のディスクインターフェース部
と、前記磁気ディスク装置に対しリード／ライトされる
データを一時的に格納するキャッシュメモリ部と、ディ
スクアレイ制御装置に関する制御情報を格納する共有メ
モリ部を有し、各チャネルインターフェース部は、前記
ホストコンピュータと前記キャッシュメモリ部との間の
データ転送を実行し、各ディスクインターフェース部
は、前記磁気ディスク装置と前記キャッシュメモリ部と
の間のデータ転送を実行し、前記複数のチャネルインタ
ーフェース部および前記複数のディスクインターフェー
ス部と前記キャッシュメモリ部との間はセレクタ部を介
して接続され、前記複数のチャネルインターフェース部
および前記複数のディスクインターフェース部と前記共
有メモリ部との間は、それぞれセレクタ部を介さずに直
接接続されたディスクアレイ制御装置において、前記キ
ャッシュメモリ部が、前記セレクタ部と同じパッケージ
上に実装されるキャッシュメモリ部と、前記セレクタ部
と異なるパッケージ上に実装されるキャッシュメモリ部
に分かれていることを特徴とするディスクアレイ制御装
置によって達成される。
【００１２】また上記目的は、ホストコンピュータとの
インターフェースを有する複数のチャネルインターフェ
ース部と、磁気ディスク装置とのインターフェースを有
する複数のディスクインターフェース部と、前記磁気デ
ィスク装置に対しリード／ライトされるデータを一時的
に格納するキャッシュメモリ部と、ディスクアレイ制御
装置に関する制御情報を格納する共有メモリ部を有し、
各チャネルインターフェース部は、前記ホストコンピュ
ータと前記キャッシュメモリ部との間のデータ転送を実
行し、各ディスクインターフェース部は、前記磁気ディ
スク装置と前記キャッシュメモリ部との間のデータ転送
を実行し、前記複数のチャネルインターフェース部およ
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はスイッチを用いた相互結合網によ
って接続され、前記複数のチャネルインターフェース部
および前記複数のディスクインターフェース部と前記共
有メモリ部との間は、それぞれ直接接続されたディスク
アレイ制御装置において、前記キャッシュメモリ部が、
前記相互結合網と同じパッケージ上に実装されるキャッ
シュメモリ部と、前記相互結合網と異なるパッケージ上
に実装されるキャッシュメモリ部に分かれていることを
特徴とするディスクアレイ制御装置によって達成され
る。
インターフェースを有する複数のチャネルインターフェ
ース部と、磁気ディスク装置とのインターフェースを有
する複数のディスクインターフェース部と、前記磁気デ
ィスク装置に対しリード／ライトされるデータを一時的
に格納するキャッシュメモリ部と、ディスクアレイ制御
装置に関する制御情報を格納する共有メモリ部を有し、
各チャネルインターフェース部は、前記ホストコンピュ
ータと前記キャッシュメモリ部との間のデータ転送を実
行し、各ディスクインターフェース部は、前記磁気ディ
スク装置と前記キャッシュメモリ部との間のデータ転送
を実行し、前記複数のチャネルインターフェース部およ
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はスイッチを用いた相互結合網によ
って接続され、前記複数のチャネルインターフェース部
および前記複数のディスクインターフェース部と前記共
有メモリ部との間は、それぞれ直接接続されたディスク
アレイ制御装置において、前記キャッシュメモリ部が、
前記相互結合網と同じパッケージ上に実装されるキャッ
シュメモリ部と、前記相互結合網と異なるパッケージ上
に実装されるキャッシュメモリ部に分かれていることを
特徴とするディスクアレイ制御装置によって達成され
る。
【００１３】
【発明の実施の形態】（実施例１）図１、図３に本発明
の一実施例を示す。ディスクアレイ制御装置１は、ホス
トコンピュータ５０との２つのインターフェース部（チ
ャネルＩＦ部）１１と、磁気ディスク装置２０との２つ
のインターフェース部（ディスクＩＦ部）１２と、２つ
のセレクタ部１３と、セレクタ部１３内のキャッシュメ
モリ部１４と、セレクタ部１３の外の２つのキャッシュ
メモリ部１４と、２つの共有メモリ部１５と、アクセス
パス０：１３５と、アクセスパス１：１３６と、アクセ
スパス２：１３７と、アクセスパス３：１３８を有す
る。
の一実施例を示す。ディスクアレイ制御装置１は、ホス
トコンピュータ５０との２つのインターフェース部（チ
ャネルＩＦ部）１１と、磁気ディスク装置２０との２つ
のインターフェース部（ディスクＩＦ部）１２と、２つ
のセレクタ部１３と、セレクタ部１３内のキャッシュメ
モリ部１４と、セレクタ部１３の外の２つのキャッシュ
メモリ部１４と、２つの共有メモリ部１５と、アクセス
パス０：１３５と、アクセスパス１：１３６と、アクセ
スパス２：１３７と、アクセスパス３：１３８を有す
る。
【００１４】チャネルＩＦ部１１は、ホストコンピュー
タ５０との２つのＩＦ（ホストＩＦ）１０２と、２つの
マイクロプロセッサ１０１と、キャッシュメモリ部１４
への１つのアクセス制御部（ＣＭアクセス制御部）１０
４と、共有メモリ部１５への１つのアクセス制御部（Ｓ
Ｍアクセス制御部）１０５を有し、ホストコンピュータ
５０とキャッシュメモリ部１４間のデータ転送、および
マイクロプロセッサ１０１と共有メモリ部１５間の制御
情報の転送を実行する。マイクロプロセッサ１０１およ
びホストＩＦ１０２は内部バス１０６によって接続さ
れ、ＣＭアクセス制御部１０４は２つのホストＩＦ１０
２に直接接続されている。また、ＳＭアクセス制御部１
０５は２つのマイクロプロセッサ１０１に直接接続され
ている。チャネルＩＦ部１１の構成要素は図３のよう
に、チャネルＩＦＰＫ８１上に実装する。
タ５０との２つのＩＦ（ホストＩＦ）１０２と、２つの
マイクロプロセッサ１０１と、キャッシュメモリ部１４
への１つのアクセス制御部（ＣＭアクセス制御部）１０
４と、共有メモリ部１５への１つのアクセス制御部（Ｓ
Ｍアクセス制御部）１０５を有し、ホストコンピュータ
５０とキャッシュメモリ部１４間のデータ転送、および
マイクロプロセッサ１０１と共有メモリ部１５間の制御
情報の転送を実行する。マイクロプロセッサ１０１およ
びホストＩＦ１０２は内部バス１０６によって接続さ
れ、ＣＭアクセス制御部１０４は２つのホストＩＦ１０
２に直接接続されている。また、ＳＭアクセス制御部１
０５は２つのマイクロプロセッサ１０１に直接接続され
ている。チャネルＩＦ部１１の構成要素は図３のよう
に、チャネルＩＦＰＫ８１上に実装する。
【００１５】ディスクＩＦ部１２は、磁気ディスク装置
２０との２つのＩＦ（ドライブＩＦ）１０３と、２つの
マイクロプロセッサ１０１と、キャッシュメモリ部１４
への１つのアクセス制御部（ＣＭアクセス制御部）１０
４と、共有メモリ部１５への１つのアクセス制御部（Ｓ
Ｍアクセス制御部）１０５を有し、磁気ディスク装置２
０とキャッシュメモリ部１４間のデータ転送、およびマ
イクロプロセッサ１０１と共有メモリ部１５間の制御情
報の転送を実行する。
２０との２つのＩＦ（ドライブＩＦ）１０３と、２つの
マイクロプロセッサ１０１と、キャッシュメモリ部１４
への１つのアクセス制御部（ＣＭアクセス制御部）１０
４と、共有メモリ部１５への１つのアクセス制御部（Ｓ
Ｍアクセス制御部）１０５を有し、磁気ディスク装置２
０とキャッシュメモリ部１４間のデータ転送、およびマ
イクロプロセッサ１０１と共有メモリ部１５間の制御情
報の転送を実行する。
【００１６】マイクロプロセッサ１０１およびドライブ
ＩＦ１０３は内部バス１０６によって接続され、ＣＭア
クセス制御部１０４は２つのドライブＩＦ１０３に直接
接続されている。また、ＳＭアクセス制御部１０５は２
つのマイクロプロセッサ１０１に直接接続されている。
ディスクＩＦ部１２はＲＡＩＤ機能の実行も行う。ディ
スクＩＦ部１２の構成要素は図３のようにディスクＩＦ
ＰＫ８２上に実装する。
ＩＦ１０３は内部バス１０６によって接続され、ＣＭア
クセス制御部１０４は２つのドライブＩＦ１０３に直接
接続されている。また、ＳＭアクセス制御部１０５は２
つのマイクロプロセッサ１０１に直接接続されている。
ディスクＩＦ部１２はＲＡＩＤ機能の実行も行う。ディ
スクＩＦ部１２の構成要素は図３のようにディスクＩＦ
ＰＫ８２上に実装する。
【００１７】キャッシュメモリ部１４は、キャッシュメ
モリ（ＣＭ）コントローラ１０７とメモリモジュール１
０９を有し、磁気ディスク装置２０へ記録するデータを
格納する。セレクタ部１３の外のキャッシュメモリ部１
４の構成要素はメモリＰＫ８４上に実装する。
モリ（ＣＭ）コントローラ１０７とメモリモジュール１
０９を有し、磁気ディスク装置２０へ記録するデータを
格納する。セレクタ部１３の外のキャッシュメモリ部１
４の構成要素はメモリＰＫ８４上に実装する。
【００１８】共有メモリ部１５は、共有メモリ（ＳＭ）
コントローラ１０８とメモリモジュール１０９を有し、
ディスクアレイ制御装置１の制御情報（例えば、チャネ
ルＩＦ部およびディスクＩＦ部とキャッシュメモリ部１
４との間のデータ転送制御に関する情報）等を格納す
る。共有メモリ部１５の構成要素は図３のように、メモ
リＰＫ８４上に実装する。
コントローラ１０８とメモリモジュール１０９を有し、
ディスクアレイ制御装置１の制御情報（例えば、チャネ
ルＩＦ部およびディスクＩＦ部とキャッシュメモリ部１
４との間のデータ転送制御に関する情報）等を格納す
る。共有メモリ部１５の構成要素は図３のように、メモ
リＰＫ８４上に実装する。
【００１９】セレクタ部１３は、パスコントローラ１１
０とキャッシュメモリ部１４（ＣＭコントローラ１０７
とメモリモジュール１０９）を有し、ＣＭコントローラ
１０７へのアクセスの振り分け、および磁気ディスク装
置２０へ記録するデータの格納を行う。セレクタ部１３
の構成要素はセレクタＰＫ８３上に実装する。
０とキャッシュメモリ部１４（ＣＭコントローラ１０７
とメモリモジュール１０９）を有し、ＣＭコントローラ
１０７へのアクセスの振り分け、および磁気ディスク装
置２０へ記録するデータの格納を行う。セレクタ部１３
の構成要素はセレクタＰＫ８３上に実装する。
【００２０】上記各パッケージは、図３に示すように１
つのバックプレーン８０上に実装する。
つのバックプレーン８０上に実装する。
【００２１】ＣＭアクセス制御部１０４には２本のアク
セスパス０：１３５を接続し、それらを２つの異なるセ
レクタ部１３内のパスコントローラ１１０にそれぞれ接
続する。パスコントローラ１１０には２本のアクセスパ
ス１：１３６を接続し、それらを２つの異なるメモリＰ
Ｋ８４上のキャッシュメモリ部１４内のＣＭコントロー
ラ１０７にそれぞれ接続する。また、セレクタＰＫ８３
上のキャッシュメモリ部１４内のＣＭコントローラ１０
７への２本のアクセスパス３：１３８を接続する。した
がってメモリＰＫ８４上のキャッシュメモリ部１４内の
ＣＭコントローラ１０７には、２つのセレクタ部１３か
ら１本ずつ、計２本のアクセスパス１：１３６が接続さ
れる。こうすることにより、ＣＭアクセス制御部１０４
からメモリＰＫ８４上のキャッシュメモリ部１４内のＣ
Ｍコントローラ１０７へは、２つのセレクタ部１３のど
ちらを経由してもアクセスが可能となる。これにより、
１つのアクセスパスまたはパスコントローラ１１０に障
害が発生した場合でも、もう１つのアクセスルートによ
りキャッシュメモリ部１４へアクセスすることが可能と
なるため、耐障害性を向上させることができる。
セスパス０：１３５を接続し、それらを２つの異なるセ
レクタ部１３内のパスコントローラ１１０にそれぞれ接
続する。パスコントローラ１１０には２本のアクセスパ
ス１：１３６を接続し、それらを２つの異なるメモリＰ
Ｋ８４上のキャッシュメモリ部１４内のＣＭコントロー
ラ１０７にそれぞれ接続する。また、セレクタＰＫ８３
上のキャッシュメモリ部１４内のＣＭコントローラ１０
７への２本のアクセスパス３：１３８を接続する。した
がってメモリＰＫ８４上のキャッシュメモリ部１４内の
ＣＭコントローラ１０７には、２つのセレクタ部１３か
ら１本ずつ、計２本のアクセスパス１：１３６が接続さ
れる。こうすることにより、ＣＭアクセス制御部１０４
からメモリＰＫ８４上のキャッシュメモリ部１４内のＣ
Ｍコントローラ１０７へは、２つのセレクタ部１３のど
ちらを経由してもアクセスが可能となる。これにより、
１つのアクセスパスまたはパスコントローラ１１０に障
害が発生した場合でも、もう１つのアクセスルートによ
りキャッシュメモリ部１４へアクセスすることが可能と
なるため、耐障害性を向上させることができる。
【００２２】ＳＭアクセス制御部１０５には２本のアク
セスパス２：１３７を接続し、そのアクセスパス２：１
３７を２つの異なるＳＭコントローラにそれぞれ接続す
る。したがってＳＭコントローラ１０８には、２つのチ
ャネルＩＦ部１１および２つのディスクＩＦ部１２から
１本ずつ、計４本のアクセスパス２：１３７が接続され
る。
セスパス２：１３７を接続し、そのアクセスパス２：１
３７を２つの異なるＳＭコントローラにそれぞれ接続す
る。したがってＳＭコントローラ１０８には、２つのチ
ャネルＩＦ部１１および２つのディスクＩＦ部１２から
１本ずつ、計４本のアクセスパス２：１３７が接続され
る。
【００２３】本実施例では、１つのＳＭアクセス制御部
１０５と１つのＳＭコントローラ１０８の間には１本の
アクセスパス２：１３７を接続したが、このアクセスパ
ス２：１３７を２本に増やすことにより、１つのＳＭア
クセス制御部１０５から１つのＳＭコントローラ１０８
へのアクセスルートが２つとなるため、耐障害性を向上
させることができる。ここで、上記個数は一実施例にす
ぎず、個数を上記に限定するものではない。
１０５と１つのＳＭコントローラ１０８の間には１本の
アクセスパス２：１３７を接続したが、このアクセスパ
ス２：１３７を２本に増やすことにより、１つのＳＭア
クセス制御部１０５から１つのＳＭコントローラ１０８
へのアクセスルートが２つとなるため、耐障害性を向上
させることができる。ここで、上記個数は一実施例にす
ぎず、個数を上記に限定するものではない。
【００２４】パスコントローラ１１０には、２つのチャ
ネルＩＦ部１１と、２つのディスクＩＦ部１２からそれ
ぞれ１本ずつ、計４本のアクセスパス０：１３５が接続
される。また、パスコントローラ１１０には、メモリＰ
Ｋ８４上のキャッシュメモリ部１４へのアクセスパス
１：１３６が１本ずつと、セレクタＰＫ８３上のキャッ
シュメモリ部１４への２本のアクセスパス３：１３８
の、計４本が接続される。
ネルＩＦ部１１と、２つのディスクＩＦ部１２からそれ
ぞれ１本ずつ、計４本のアクセスパス０：１３５が接続
される。また、パスコントローラ１１０には、メモリＰ
Ｋ８４上のキャッシュメモリ部１４へのアクセスパス
１：１３６が１本ずつと、セレクタＰＫ８３上のキャッ
シュメモリ部１４への２本のアクセスパス３：１３８
の、計４本が接続される。
【００２５】本発明の大きな特徴は、セレクタＰＫ８３
上に新たなキャッシュメモリ部１４（ＣＭコントローラ
１０７とメモリモジュール１０９）を設ける点にある。
こうすることにより、メモリＰＫ８４を増やすことな
く、キャッシュメモリの容量を増やすことができる。ま
た、キャッシュメモリ部１４の数が２倍に増え、それに
伴いパスコントローラ１１０とＣＭコントローラ１０７
との間のアクセスパス数も２倍に増える。したがって、
データ転送スループットが約２倍に向上する。パスコン
トローラ１１０とＣＭコントローラ１０７との間のアク
セスパス数が２倍に増えても、増加分のアクセスパスは
セレクタＰＫ８３上の配線だけですむため、バックプレ
ーン８０上の配線数を増やす必要がない。したがって、
図２に示す従来のディスクアレイ制御装置２において、
セレクタ部１３内の構成を変えるだけでキャッシュメモ
リ容量およびデータ転送スループットを増やすことが可
能となる。
上に新たなキャッシュメモリ部１４（ＣＭコントローラ
１０７とメモリモジュール１０９）を設ける点にある。
こうすることにより、メモリＰＫ８４を増やすことな
く、キャッシュメモリの容量を増やすことができる。ま
た、キャッシュメモリ部１４の数が２倍に増え、それに
伴いパスコントローラ１１０とＣＭコントローラ１０７
との間のアクセスパス数も２倍に増える。したがって、
データ転送スループットが約２倍に向上する。パスコン
トローラ１１０とＣＭコントローラ１０７との間のアク
セスパス数が２倍に増えても、増加分のアクセスパスは
セレクタＰＫ８３上の配線だけですむため、バックプレ
ーン８０上の配線数を増やす必要がない。したがって、
図２に示す従来のディスクアレイ制御装置２において、
セレクタ部１３内の構成を変えるだけでキャッシュメモ
リ容量およびデータ転送スループットを増やすことが可
能となる。
【００２６】図４は、ＣＭアクセス制御部１０４内の構
成を示している。ＣＭアクセス制御部１０４は、セレク
タ３０２と、アドレス、コマンド、データを一時格納す
るパケットバッファ３０３と、セレクタ部１３に繋がる
アクセスパス０：１３５とのパスＩＦ３０１と、データ
のエラーチェック部３００と、データ転送制御部３１０
を有する。
成を示している。ＣＭアクセス制御部１０４は、セレク
タ３０２と、アドレス、コマンド、データを一時格納す
るパケットバッファ３０３と、セレクタ部１３に繋がる
アクセスパス０：１３５とのパスＩＦ３０１と、データ
のエラーチェック部３００と、データ転送制御部３１０
を有する。
【００２７】セレクタ３０２の２つのポートはデータ線
２１０でホストＩＦ１０２あるいはドライブＩＦ１０３
に接続される。また、セレクタ３０２の他の２つのポー
トはパスＩＦ３０１に接続される。パスＩＦ３０１はア
クセスパス０：１３５でセレクタ部１３内のパスコント
ローラ１１０に接続される。
２１０でホストＩＦ１０２あるいはドライブＩＦ１０３
に接続される。また、セレクタ３０２の他の２つのポー
トはパスＩＦ３０１に接続される。パスＩＦ３０１はア
クセスパス０：１３５でセレクタ部１３内のパスコント
ローラ１１０に接続される。
【００２８】データ転送制御部３１０は、制御線１：２
１１でホストＩＦ１０２あるいはドライブＩＦ１０３に
接続され、制御線２：２１２でパスコントローラ１１０
内のデータ転送制御部３１５（図６で後述）に接続され
る。また、データ転送制御部３１０は、アービタ３０８
によりホストＩＦ１０２あるいはドライブＩＦ１０３か
らのアクセス要求のアービトレーションを行い、セレク
タ３０２の切り替えを行う。
１１でホストＩＦ１０２あるいはドライブＩＦ１０３に
接続され、制御線２：２１２でパスコントローラ１１０
内のデータ転送制御部３１５（図６で後述）に接続され
る。また、データ転送制御部３１０は、アービタ３０８
によりホストＩＦ１０２あるいはドライブＩＦ１０３か
らのアクセス要求のアービトレーションを行い、セレク
タ３０２の切り替えを行う。
【００２９】図６は、セレクタ部１３内のパスコントロ
ーラ１１０の構成を示している。パスコントローラ１１
０は、チャネルＩＦ部１１およびディスクＩＦ部１２に
繋がるアクセスパス０：１３５との４つのパスＩＦ３０
１と、メモリＰＫ８４上のキャッシュメモリ部１４に繋
がるアクセスパス１：１３６との２つのパスＩＦ３０１
およびセレクタＰＫ８３上のキャッシュメモリ部１４に
繋がるアクセスパス３：１３８との２つのパスＩＦ３０
１と、両者間を互いに接続するセレクタ３０６と、パケ
ットバッファ３０３と、データのエラーチェック部３０
０と、ＣＭアクセス制御部１０４から送出されたアドレ
スおよびコマンドを解析するアドレス・コマンド（ａｄ
ｒ-ｃｍｄ）解析部３０５と、データ転送制御部３１５
を有する。
ーラ１１０の構成を示している。パスコントローラ１１
０は、チャネルＩＦ部１１およびディスクＩＦ部１２に
繋がるアクセスパス０：１３５との４つのパスＩＦ３０
１と、メモリＰＫ８４上のキャッシュメモリ部１４に繋
がるアクセスパス１：１３６との２つのパスＩＦ３０１
およびセレクタＰＫ８３上のキャッシュメモリ部１４に
繋がるアクセスパス３：１３８との２つのパスＩＦ３０
１と、両者間を互いに接続するセレクタ３０６と、パケ
ットバッファ３０３と、データのエラーチェック部３０
０と、ＣＭアクセス制御部１０４から送出されたアドレ
スおよびコマンドを解析するアドレス・コマンド（ａｄ
ｒ-ｃｍｄ）解析部３０５と、データ転送制御部３１５
を有する。
【００３０】データ転送制御部３１５は、制御線２：２
１２でＣＭアクセス制御部１０４内のデータ転送制御部
３１０に接続され、制御線３：２１３でＣＭコントロー
ラ１０７内のデータ転送制御部３１５に接続される。ま
た、データ転送制御部３１５は、アービタ３０８によ
り、ａｄｒ-ｃｍｄ解析部３０５で解析した４本のアク
セスパス０：１３５からのアクセス要求のアービトレー
ションを行い、セレクタ３０６の切り替えを行う。
１２でＣＭアクセス制御部１０４内のデータ転送制御部
３１０に接続され、制御線３：２１３でＣＭコントロー
ラ１０７内のデータ転送制御部３１５に接続される。ま
た、データ転送制御部３１５は、アービタ３０８によ
り、ａｄｒ-ｃｍｄ解析部３０５で解析した４本のアク
セスパス０：１３５からのアクセス要求のアービトレー
ションを行い、セレクタ３０６の切り替えを行う。
【００３１】パケットバッファ３０３は、アクセスパス
０：１３５側のパスとアクセスパス１：１３６およびア
クセスパス３：１３８側のパスでデータ転送速度に差が
ある場合、速度差を吸収するために、転送するデータの
一部または全部をバッファリングする。
０：１３５側のパスとアクセスパス１：１３６およびア
クセスパス３：１３８側のパスでデータ転送速度に差が
ある場合、速度差を吸収するために、転送するデータの
一部または全部をバッファリングする。
【００３２】ａｄｒ-ｃｍｄ解析部３０５は、アドレス
およびコマンドを格納するバッファと、アドレス抽出部
と、コマンド抽出部を有する（図示略）。このａｄｒ-
ｃｍｄ解析部３０５では、ＣＭアクセス制御部１０４に
接続される４本のアクセスパス０：１３５それぞれに１
つずつ割り当てられたバッファに、アドレス、コマンド
を格納する。アドレス抽出部およびコマンド抽出部で
は、アクセスするＣＭコントローラ１０７とアクセスの
種類を割り出し、データ転送制御部３１５内のアービタ
３０８へ送出する。
およびコマンドを格納するバッファと、アドレス抽出部
と、コマンド抽出部を有する（図示略）。このａｄｒ-
ｃｍｄ解析部３０５では、ＣＭアクセス制御部１０４に
接続される４本のアクセスパス０：１３５それぞれに１
つずつ割り当てられたバッファに、アドレス、コマンド
を格納する。アドレス抽出部およびコマンド抽出部で
は、アクセスするＣＭコントローラ１０７とアクセスの
種類を割り出し、データ転送制御部３１５内のアービタ
３０８へ送出する。
【００３３】図７は、キャッシュメモリ部１４内の構成
を示している。ＣＭコントローラ１０７は、パスコント
ローラ１１０に繋がるアクセスパス１：１３６またはア
クセスパス３：１３８との２つのパスＩＦ３０１と、セ
レクタ３０４と、データを一時格納するパケットバッフ
ァ３０３と、データのエラーチェック部３００と、メモ
リモジュール１０９へのアクセスを制御するメモリ制御
部３０７と、ＣＭアクセス制御部１０４から送出された
アドレスおよびコマンドを解析するａｄｒ-ｃｍｄ解析
部３０５と、データ転送制御部３１５を有する。
を示している。ＣＭコントローラ１０７は、パスコント
ローラ１１０に繋がるアクセスパス１：１３６またはア
クセスパス３：１３８との２つのパスＩＦ３０１と、セ
レクタ３０４と、データを一時格納するパケットバッフ
ァ３０３と、データのエラーチェック部３００と、メモ
リモジュール１０９へのアクセスを制御するメモリ制御
部３０７と、ＣＭアクセス制御部１０４から送出された
アドレスおよびコマンドを解析するａｄｒ-ｃｍｄ解析
部３０５と、データ転送制御部３１５を有する。
【００３４】データ転送制御部３１５は、制御線３：２
１３でパスコントローラ１１０内のデータ転送制御部３
１５に接続され、制御線４：２１４でメモリ制御部１０
７に接続される。また、データ転送制御部３１５は、ア
ービタ３０８により、ａｄｒ-ｃｍｄ解析部３０５で解
析した２本のアクセスパスからのアクセス要求のアービ
トレーションを行い、セレクタ３０４の切り替えを行
う。
１３でパスコントローラ１１０内のデータ転送制御部３
１５に接続され、制御線４：２１４でメモリ制御部１０
７に接続される。また、データ転送制御部３１５は、ア
ービタ３０８により、ａｄｒ-ｃｍｄ解析部３０５で解
析した２本のアクセスパスからのアクセス要求のアービ
トレーションを行い、セレクタ３０４の切り替えを行
う。
【００３５】ａｄｒ-ｃｍｄ解析部３０５は、アドレス
およびコマンドを格納するバッファおよびアドレス抽出
部、コマンド抽出部を有する（図示略）。ａｄｒ-ｃｍ
ｄ解析部３０５では、ＣＭコントローラ１０７に接続さ
れる２本のアクセスパスそれぞれに１つずつ割り当てら
れたバッファに、アドレス、コマンドを格納する。アド
レス抽出部およびコマンド抽出部では、アクセスするメ
モリのアドレスとアクセスの種類を割り出し、メモリ制
御部３０７へ送出する。また、２本のアクセスパスから
のアクセス要求をデータ転送制御部３１５内のアービタ
３０８へ送出する。
およびコマンドを格納するバッファおよびアドレス抽出
部、コマンド抽出部を有する（図示略）。ａｄｒ-ｃｍ
ｄ解析部３０５では、ＣＭコントローラ１０７に接続さ
れる２本のアクセスパスそれぞれに１つずつ割り当てら
れたバッファに、アドレス、コマンドを格納する。アド
レス抽出部およびコマンド抽出部では、アクセスするメ
モリのアドレスとアクセスの種類を割り出し、メモリ制
御部３０７へ送出する。また、２本のアクセスパスから
のアクセス要求をデータ転送制御部３１５内のアービタ
３０８へ送出する。
【００３６】次に、キャッシュメモリ部１４へのアクセ
ス時の手順について述べる。キャッシュメモリ部１４へ
アクセスする場合、マイクロプロセッサ１０１は、ホス
トＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシ
ュメモリ部１４へのアクセス開始を指示する。
ス時の手順について述べる。キャッシュメモリ部１４へ
アクセスする場合、マイクロプロセッサ１０１は、ホス
トＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシ
ュメモリ部１４へのアクセス開始を指示する。
【００３７】アクセス開始の指示を受けたホストＩＦ１
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２１０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２１０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。
【００３８】ＣＭアクセス制御部１０４は、データ線２
１０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替える。
１０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替える。
【００３９】図９は、キャッシュメモリ部１４へデータ
を書き込む場合の、ＣＭアクセス制御部１０４からＣＭ
コントローラ１０７へのアクセスの流れを示している。
ＣＭアクセス制御部１０４内のデータ転送制御部３１０
は、アービトレーションによってアクセスパス０：１３
５の使用権が決定されると、制御線２：２１２によって
パスコントローラ１１０内のデータ転送制御部３１５へ
アクセス開始を示す信号（ＲＥＱ）を出す（ステップ５
０１）。続いて、アドレスおよびコマンドを送出する
（ステップ５０２）。
を書き込む場合の、ＣＭアクセス制御部１０４からＣＭ
コントローラ１０７へのアクセスの流れを示している。
ＣＭアクセス制御部１０４内のデータ転送制御部３１０
は、アービトレーションによってアクセスパス０：１３
５の使用権が決定されると、制御線２：２１２によって
パスコントローラ１１０内のデータ転送制御部３１５へ
アクセス開始を示す信号（ＲＥＱ）を出す（ステップ５
０１）。続いて、アドレスおよびコマンドを送出する
（ステップ５０２）。
【００４０】パスコントローラ１１０内のデータ転送制
御部３１５は、ＣＭアクセス制御部１０４からＲＥＱ信
号を受け取ると、次にアクセスパス０：１３５を通して
送られてくるアドレスおよびコマンドを受信し、ａｄｒ
-ｃｍｄ解析部３０５で解析したアクセス要求に基づい
てアービトレーションを行う（ステップ５０３）。アー
ビトレーションの結果、アクセスパス１：１３６または
アクセスパス３：１３８への接続権を得たら、データ転
送制御部３１５はセレクタ３０６を切り替える（ステッ
プ５０４）とともに、制御線２：２１２により、ＣＭア
クセス制御部１０４内のデータ転送制御部３１０へ、ア
クセスパス１：１３６またはアクセスパス３：１３８へ
の接続権が得られたことを示す信号（ＡＣＫ）を返す
（ステップ５０５）。
御部３１５は、ＣＭアクセス制御部１０４からＲＥＱ信
号を受け取ると、次にアクセスパス０：１３５を通して
送られてくるアドレスおよびコマンドを受信し、ａｄｒ
-ｃｍｄ解析部３０５で解析したアクセス要求に基づい
てアービトレーションを行う（ステップ５０３）。アー
ビトレーションの結果、アクセスパス１：１３６または
アクセスパス３：１３８への接続権を得たら、データ転
送制御部３１５はセレクタ３０６を切り替える（ステッ
プ５０４）とともに、制御線２：２１２により、ＣＭア
クセス制御部１０４内のデータ転送制御部３１０へ、ア
クセスパス１：１３６またはアクセスパス３：１３８へ
の接続権が得られたことを示す信号（ＡＣＫ）を返す
（ステップ５０５）。
【００４１】次にデータ転送制御部３１５は、制御線
３：２１３によってＣＭコントローラ１０７内のデータ
転送制御部３１５へアクセス開始を示す信号（ＲＥＱ）
を出す（ステップ５０６）。続いて、アドレスおよびコ
マンドを送出する（ステップ５０７）。
３：２１３によってＣＭコントローラ１０７内のデータ
転送制御部３１５へアクセス開始を示す信号（ＲＥＱ）
を出す（ステップ５０６）。続いて、アドレスおよびコ
マンドを送出する（ステップ５０７）。
【００４２】ＣＭアクセス制御部１０４はＡＣＫ信号を
受けると、パケットバッファ３０３からデータを読み出
し、セレクタ３０２、パスＩＦ３０１を介してアクセス
パス０：１３５へ送出する。パスコントローラ１１０
は、アクセスパス０：１３５を通して送られてきたデー
タを、パスＩＦ３０１およびセレクタ３０６を介してア
クセスパス１：１３６またはアクセスパス３：１３８へ
送出する（ステップ５０９）。
受けると、パケットバッファ３０３からデータを読み出
し、セレクタ３０２、パスＩＦ３０１を介してアクセス
パス０：１３５へ送出する。パスコントローラ１１０
は、アクセスパス０：１３５を通して送られてきたデー
タを、パスＩＦ３０１およびセレクタ３０６を介してア
クセスパス１：１３６またはアクセスパス３：１３８へ
送出する（ステップ５０９）。
【００４３】ＣＭコントローラ１０７内のデータ転送制
御部３１５は、制御線３：２１３によってＲＥＱ信号を
受け取ると、次にアクセスパス１：１３６またはアクセ
スパス３：１３８を通して送られてくるアドレスおよび
コマンドを受信し、ａｄｒ-ｃｍｄ解析部３０５で解析
したアクセス要求に基づいてアービトレーションを行い
（ステップ５０８）、セレクタ３０４を切り替える。ア
クセスパス１：１３６またはアクセスパス３：１３８を
通して送られてくるデータはパケットバッファ３０３に
格納する。アービトレーションの結果、メモリモジュー
ル１０９へのアクセス権を得たら、メモリの制御情報を
メモリ制御部３０７へ送出し、メモリアクセスのための
前処理を行う（ステップ５１０）。次に、パケットバッ
ファ３０３からデータを読み出し、セレクタ３０４を介
してメモリモジュール１０９へ書き込む（ステップ５１
１）。
御部３１５は、制御線３：２１３によってＲＥＱ信号を
受け取ると、次にアクセスパス１：１３６またはアクセ
スパス３：１３８を通して送られてくるアドレスおよび
コマンドを受信し、ａｄｒ-ｃｍｄ解析部３０５で解析
したアクセス要求に基づいてアービトレーションを行い
（ステップ５０８）、セレクタ３０４を切り替える。ア
クセスパス１：１３６またはアクセスパス３：１３８を
通して送られてくるデータはパケットバッファ３０３に
格納する。アービトレーションの結果、メモリモジュー
ル１０９へのアクセス権を得たら、メモリの制御情報を
メモリ制御部３０７へ送出し、メモリアクセスのための
前処理を行う（ステップ５１０）。次に、パケットバッ
ファ３０３からデータを読み出し、セレクタ３０４を介
してメモリモジュール１０９へ書き込む（ステップ５１
１）。
【００４４】メモリモジュール１０９へのアクセスが終
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ５１２）。次
に、ステータスをパスコントローラ１１０を介してＣＭ
アクセス制御部１０４へ送出する（ステップ５１３）。
パスコントローラ１１０内のデータ転送制御部３１５は
ステータスを受け取ると、ＣＭコントローラ１０７への
ＲＥＱ信号をオフする（ステップ５１４）。
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ５１２）。次
に、ステータスをパスコントローラ１１０を介してＣＭ
アクセス制御部１０４へ送出する（ステップ５１３）。
パスコントローラ１１０内のデータ転送制御部３１５は
ステータスを受け取ると、ＣＭコントローラ１０７への
ＲＥＱ信号をオフする（ステップ５１４）。
【００４５】ＣＭアクセス制御部１０４内のデータ転送
制御部３１０はステータスを受け取ると、パスコントロ
ーラ１１０へのＲＥＱ信号をオフする（ステップ５１
５）。パスコントローラ１１０内のデータ転送制御部３
１５はＣＭアクセス制御部１０４からのＲＥＱ信号のオ
フを確認すると、ＣＭアクセス制御部１０４へのＡＣＫ
信号をオフする（ステップ５１６）。
制御部３１０はステータスを受け取ると、パスコントロ
ーラ１１０へのＲＥＱ信号をオフする（ステップ５１
５）。パスコントローラ１１０内のデータ転送制御部３
１５はＣＭアクセス制御部１０４からのＲＥＱ信号のオ
フを確認すると、ＣＭアクセス制御部１０４へのＡＣＫ
信号をオフする（ステップ５１６）。
【００４６】ＣＭアクセス制御部１０４内のデータ転送
制御部３１０はステータスを受け取ると、制御線１：２
１１により、ホストＩＦ１０２あるいはドライブＩＦ１
０３に、キャッシュメモリ部１４へのアクセスの終了を
報告する。
制御部３１０はステータスを受け取ると、制御線１：２
１１により、ホストＩＦ１０２あるいはドライブＩＦ１
０３に、キャッシュメモリ部１４へのアクセスの終了を
報告する。
【００４７】キャッシュメモリ部１４からデータを読み
出す場合の、ＣＭアクセス制御部１０４からＣＭコント
ローラ１０７へのアクセスの流れは、ステップ５０１か
ら５０８までとステップ５１２以降は、データの書き込
みの場合と同じである。
出す場合の、ＣＭアクセス制御部１０４からＣＭコント
ローラ１０７へのアクセスの流れは、ステップ５０１か
ら５０８までとステップ５１２以降は、データの書き込
みの場合と同じである。
【００４８】ＣＭアクセス制御部１０４はステップ５０
５でＡＣＫ信号を受けると、データの受信待ち状態に入
る。ステップ５０８でメモリアクセス権を得ると、ＣＭ
コントローラ１０７はメモリモジュール１０９からデー
タを読み出し、セレクタ３０４、パスＩＦ３０１を介し
てアクセスパス１：１３６またはアクセスパス３：１３
８にデータを送出する。パスコントローラ１１０は、ア
クセスパス１：１３６またはアクセスパス３：１３８を
通してデータを受信すると、パスＩＦ３０１およびセレ
クタ３０６を介してアクセスパス０：１３５にデータを
送出する。ＣＭアクセス制御部１０４は、アクセスパス
０：１３５を通してデータを受信すると、セレクタ３０
２、データ線２１０を介してホストＩＦ１０２あるいは
ドライブＩＦ１０３へデータを送出する。
５でＡＣＫ信号を受けると、データの受信待ち状態に入
る。ステップ５０８でメモリアクセス権を得ると、ＣＭ
コントローラ１０７はメモリモジュール１０９からデー
タを読み出し、セレクタ３０４、パスＩＦ３０１を介し
てアクセスパス１：１３６またはアクセスパス３：１３
８にデータを送出する。パスコントローラ１１０は、ア
クセスパス１：１３６またはアクセスパス３：１３８を
通してデータを受信すると、パスＩＦ３０１およびセレ
クタ３０６を介してアクセスパス０：１３５にデータを
送出する。ＣＭアクセス制御部１０４は、アクセスパス
０：１３５を通してデータを受信すると、セレクタ３０
２、データ線２１０を介してホストＩＦ１０２あるいは
ドライブＩＦ１０３へデータを送出する。
【００４９】図５は、ＳＭアクセス制御部１０５内の構
成を示している。ＳＭアクセス制御部１０４は、セレク
タ３０２と、アドレス、コマンド、データを一時格納す
るパケットバッファ３０３と、ＳＭコントローラ１０８
に繋がるアクセスパス２：１３７とのパスＩＦ３０１
と、データのエラーチェック部３００と、データ転送制
御部３１０を有する。
成を示している。ＳＭアクセス制御部１０４は、セレク
タ３０２と、アドレス、コマンド、データを一時格納す
るパケットバッファ３０３と、ＳＭコントローラ１０８
に繋がるアクセスパス２：１３７とのパスＩＦ３０１
と、データのエラーチェック部３００と、データ転送制
御部３１０を有する。
【００５０】セレクタ３０２の２つのポートはデータ線
２２０で２つのマイクロプロセッサ１０１にそれぞれ接
続される。また、セレクタ３０２の他の２つのポートは
２つのパスＩＦ３０１にそれぞれ接続される。パスＩＦ
３０１はアクセスパス２：１３７でＳＭコントローラ１
０８に接続される。データ転送制御部３１０は、制御線
５：２２１でマイクロプロセッサ１０１に接続され、制
御線６：２２２でＳＭコントローラ１０８内のデータ転
送制御部３１５に接続される。また、データ転送制御部
３１０は、アービタ３０８によりマイクロプロセッサ１
０１からのアクセス要求のアービトレーションを行い、
セレクタ３０２の切り替えを行う。
２２０で２つのマイクロプロセッサ１０１にそれぞれ接
続される。また、セレクタ３０２の他の２つのポートは
２つのパスＩＦ３０１にそれぞれ接続される。パスＩＦ
３０１はアクセスパス２：１３７でＳＭコントローラ１
０８に接続される。データ転送制御部３１０は、制御線
５：２２１でマイクロプロセッサ１０１に接続され、制
御線６：２２２でＳＭコントローラ１０８内のデータ転
送制御部３１５に接続される。また、データ転送制御部
３１０は、アービタ３０８によりマイクロプロセッサ１
０１からのアクセス要求のアービトレーションを行い、
セレクタ３０２の切り替えを行う。
【００５１】図８は、共有メモリ部１５内の構成を示し
ている。共有メモリ部１５は、ＳＭコントローラ１０８
とメモリモジュール１０９を有する。ＳＭコントローラ
１０８は、ＳＭアクセス制御部１０５に繋がるアクセス
パス２：１３７との４つのパスＩＦ３０１と、セレクタ
３０９と、データを一時格納するパケットバッファ３０
３と、データのエラーチェック部３００と、メモリモジ
ュール１０９へのアクセスを制御するメモリ制御部３０
７と、ＳＭアクセス制御部１０５から送出されたアドレ
スおよびコマンドを解析するａｄｒ-ｃｍｄ解析部３０
５と、データ転送制御部３１５を有する。
ている。共有メモリ部１５は、ＳＭコントローラ１０８
とメモリモジュール１０９を有する。ＳＭコントローラ
１０８は、ＳＭアクセス制御部１０５に繋がるアクセス
パス２：１３７との４つのパスＩＦ３０１と、セレクタ
３０９と、データを一時格納するパケットバッファ３０
３と、データのエラーチェック部３００と、メモリモジ
ュール１０９へのアクセスを制御するメモリ制御部３０
７と、ＳＭアクセス制御部１０５から送出されたアドレ
スおよびコマンドを解析するａｄｒ-ｃｍｄ解析部３０
５と、データ転送制御部３１５を有する。
【００５２】データ転送制御部３１５は、制御線６：２
２２でＳＭアクセス制御部１０５内のデータ転送制御部
３１０に接続され、制御線４：２１４でメモリ制御部３
０７に接続される。また、データ転送制御部３１５は、
アービタ３０８により、ａｄｒ-ｃｍｄ解析部３０５で
解析した４本のアクセスパス２：１３７からのアクセス
要求のアービトレーションを行い、セレクタ３０９の切
り替えを行う。
２２でＳＭアクセス制御部１０５内のデータ転送制御部
３１０に接続され、制御線４：２１４でメモリ制御部３
０７に接続される。また、データ転送制御部３１５は、
アービタ３０８により、ａｄｒ-ｃｍｄ解析部３０５で
解析した４本のアクセスパス２：１３７からのアクセス
要求のアービトレーションを行い、セレクタ３０９の切
り替えを行う。
【００５３】ａｄｒ-ｃｍｄ解析部３０５は、アドレス
およびコマンドを格納するバッファと、アドレス抽出部
と、コマンド抽出部を有する（図示略）。ａｄｒ-ｃｍ
ｄ解析部３０５では、ＳＭコントローラ１０８に接続さ
れる４本のアクセスパス２：１３７それぞれに１つずつ
割り当てられたバッファに、アドレス、コマンドを格納
する。アドレス抽出部およびコマンド抽出部では、アク
セスするメモリのアドレスとアクセスの種類を割り出
し、メモリ制御部３０７へ送出する。また、４本のアク
セスパス２：１３７からのアクセス要求をデータ転送制
御部３１５内のアービタ３０８へ送出する。
およびコマンドを格納するバッファと、アドレス抽出部
と、コマンド抽出部を有する（図示略）。ａｄｒ-ｃｍ
ｄ解析部３０５では、ＳＭコントローラ１０８に接続さ
れる４本のアクセスパス２：１３７それぞれに１つずつ
割り当てられたバッファに、アドレス、コマンドを格納
する。アドレス抽出部およびコマンド抽出部では、アク
セスするメモリのアドレスとアクセスの種類を割り出
し、メモリ制御部３０７へ送出する。また、４本のアク
セスパス２：１３７からのアクセス要求をデータ転送制
御部３１５内のアービタ３０８へ送出する。
【００５４】次に、共有メモリ部１５へのアクセス時の
手順について述べる。共有メモリ部１５へアクセスする
場合、マイクロプロセッサ１０１は、制御線５：２２１
によりＳＭアクセス制御部１０５内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２２０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。
手順について述べる。共有メモリ部１５へアクセスする
場合、マイクロプロセッサ１０１は、制御線５：２２１
によりＳＭアクセス制御部１０５内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２２０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。
【００５５】ＳＭアクセス制御部１０５は、データ線２
２０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替える。
２０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替える。
【００５６】図１０は、共有メモリ部１５へデータを書
き込む場合の、ＳＭアクセス制御部１０５からＳＭコン
トローラ１０８へのアクセスの流れを示している。ＳＭ
アクセス制御部１０５内のデータ転送制御部３１０は、
アービトレーションによってアクセスパス２：１３７の
使用権が決定されると、制御線６：２２２によってＳＭ
コントローラ１０８へアクセス開始を示す信号（ＲＥ
Ｑ）を出す（ステップ６０１）。続いて、アドレス、コ
マンド、およびデータを連続して送出する（ステップ６
０２）。
き込む場合の、ＳＭアクセス制御部１０５からＳＭコン
トローラ１０８へのアクセスの流れを示している。ＳＭ
アクセス制御部１０５内のデータ転送制御部３１０は、
アービトレーションによってアクセスパス２：１３７の
使用権が決定されると、制御線６：２２２によってＳＭ
コントローラ１０８へアクセス開始を示す信号（ＲＥ
Ｑ）を出す（ステップ６０１）。続いて、アドレス、コ
マンド、およびデータを連続して送出する（ステップ６
０２）。
【００５７】ＳＭコントローラ１０８内のデータ転送制
御部３１５は、制御線６：２２２によってＲＥＱ信号を
受け取ると、次にアクセスパス２：１３７を通して送ら
れてくるアドレス、コマンド、およびデータを受信す
る。アドレスとコマンドは、ａｄｒ-ｃｍｄ解析部３０
５で解析し、アクセス要求に基づいてアービトレーショ
ンを行い（ステップ６０３）、セレクタ３０９を切り替
える。データはパケットバッファ３０３に格納する。ア
ービトレーションの結果、メモリモジュール１０９への
アクセス権を得たら、メモリの制御情報をメモリ制御部
３０７へ送出し、メモリアクセスのための前処理を行う
（ステップ６０４）。次に、パケットバッファ３０３か
らデータを読み出し、セレクタ３０９を介してメモリモ
ジュール１０９へ書き込む（ステップ６０５）。
御部３１５は、制御線６：２２２によってＲＥＱ信号を
受け取ると、次にアクセスパス２：１３７を通して送ら
れてくるアドレス、コマンド、およびデータを受信す
る。アドレスとコマンドは、ａｄｒ-ｃｍｄ解析部３０
５で解析し、アクセス要求に基づいてアービトレーショ
ンを行い（ステップ６０３）、セレクタ３０９を切り替
える。データはパケットバッファ３０３に格納する。ア
ービトレーションの結果、メモリモジュール１０９への
アクセス権を得たら、メモリの制御情報をメモリ制御部
３０７へ送出し、メモリアクセスのための前処理を行う
（ステップ６０４）。次に、パケットバッファ３０３か
らデータを読み出し、セレクタ３０９を介してメモリモ
ジュール１０９へ書き込む（ステップ６０５）。
【００５８】メモリモジュール１０９へのアクセスが終
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ６０６）。次
に、ステータスをＳＭアクセス制御部１０５へ送出する
（ステップ６０７）。ＳＭアクセス制御部１０５内のデ
ータ転送制御部３１０はステータスを受け取ると、ＳＭ
コントローラ１０８へのＲＥＱ信号をオフする（ステッ
プ６０８）。
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ６０６）。次
に、ステータスをＳＭアクセス制御部１０５へ送出する
（ステップ６０７）。ＳＭアクセス制御部１０５内のデ
ータ転送制御部３１０はステータスを受け取ると、ＳＭ
コントローラ１０８へのＲＥＱ信号をオフする（ステッ
プ６０８）。
【００５９】ＳＭアクセス制御部１０５内のデータ転送
制御部３１０はステータスを受け取ると、制御線５：２
２１により、マイクロプロセッサ１０１へ共有メモリ部
１５へのアクセスの終了を報告する。
制御部３１０はステータスを受け取ると、制御線５：２
２１により、マイクロプロセッサ１０１へ共有メモリ部
１５へのアクセスの終了を報告する。
【００６０】共有メモリ部１５からデータを読み出す場
合のＳＭアクセス制御部１０５からＳＭコントローラ１
０８へのアクセスの流れは、ステップ６０１から６０４
までとステップ６０６以降は、データの書き込みの場合
と同じである。
合のＳＭアクセス制御部１０５からＳＭコントローラ１
０８へのアクセスの流れは、ステップ６０１から６０４
までとステップ６０６以降は、データの書き込みの場合
と同じである。
【００６１】ステップ６０４でメモリアクセスの前処理
を行った後、ＳＭコントローラ１０８はメモリモジュー
ル１０９からデータを読み出し、セレクタ３０９、パス
ＩＦ３０１を介してアクセスパス２：１３７にデータを
送出する。
を行った後、ＳＭコントローラ１０８はメモリモジュー
ル１０９からデータを読み出し、セレクタ３０９、パス
ＩＦ３０１を介してアクセスパス２：１３７にデータを
送出する。
【００６２】ＳＭアクセス制御部１０５は、アクセスパ
ス２：１３７を通してデータを受信すると、セレクタ３
０２、データ線２２０を介してマイクロプロセッサ１０
１へデータを送出する。
ス２：１３７を通してデータを受信すると、セレクタ３
０２、データ線２２０を介してマイクロプロセッサ１０
１へデータを送出する。
【００６３】本実施例によれば、図２に示す従来のディ
スクアレイ制御装置２において、セレクタ部１３の構成
を変える（セレクタＰＫ８３内にキャッシュメモリ部１
４を設ける）だけでキャッシュメモリ容量およびデータ
転送スループットを増やすことが可能となる。
スクアレイ制御装置２において、セレクタ部１３の構成
を変える（セレクタＰＫ８３内にキャッシュメモリ部１
４を設ける）だけでキャッシュメモリ容量およびデータ
転送スループットを増やすことが可能となる。
【００６４】（実施例２）図１２に本発明の他の実施例
を示す。本実施例ではチャネルＩＦ部１１、ディスクＩ
Ｆ部１２、セレクタ部１３、およびセレクタ部１３の外
のキャッシュメモリ部の数を図１のディスクアレイ制御
装置の倍に増やている。チャネルＩＦ部１１、ディスク
ＩＦ部１２、セレクタ部１３、キャッシュメモリ部１
４、および共有メモリ部１５内の構成は図示していない
が、図１に示すディスクアレイ制御装置と同様である。
を示す。本実施例ではチャネルＩＦ部１１、ディスクＩ
Ｆ部１２、セレクタ部１３、およびセレクタ部１３の外
のキャッシュメモリ部の数を図１のディスクアレイ制御
装置の倍に増やている。チャネルＩＦ部１１、ディスク
ＩＦ部１２、セレクタ部１３、キャッシュメモリ部１
４、および共有メモリ部１５内の構成は図示していない
が、図１に示すディスクアレイ制御装置と同様である。
【００６５】チャネルＩＦ部１１は例えば図３のチャネ
ルＩＦＰＫ８１上に、ディスクＩＦ部１２はディスクＩ
ＦＰＫ８２上に、セレクタ部１３はセレクタＰＫ８３上
に、セレクタ部１３の外のキャッシュメモリ部１４およ
び共有メモリ部１５はメモリＰＫ８４上に実装し、各パ
ッケージ（ＰＫ）をバックプレーン８０に実装する。各
ＰＫ間を接続するアクセスパスはバックプレーン８０上
に配線する。
ルＩＦＰＫ８１上に、ディスクＩＦ部１２はディスクＩ
ＦＰＫ８２上に、セレクタ部１３はセレクタＰＫ８３上
に、セレクタ部１３の外のキャッシュメモリ部１４およ
び共有メモリ部１５はメモリＰＫ８４上に実装し、各パ
ッケージ（ＰＫ）をバックプレーン８０に実装する。各
ＰＫ間を接続するアクセスパスはバックプレーン８０上
に配線する。
【００６６】データを転送するアクセスパス０：１３
５、アクセスパス１：１３６のビット幅は制御情報を転
送するアクセスパス２：１３７のビット幅に比べて２〜
４倍広い。したがって、ディスクアレイ制御装置１に搭
載するチャネルＩＦ部１１およびディスクＩＦ部１２の
数を増やす場合、セレクタ部１３内のパスコントローラ
１１０のＬＳＩのピン数ネックを避けるためセレクタ部
１３の数も増やす必要がある。
５、アクセスパス１：１３６のビット幅は制御情報を転
送するアクセスパス２：１３７のビット幅に比べて２〜
４倍広い。したがって、ディスクアレイ制御装置１に搭
載するチャネルＩＦ部１１およびディスクＩＦ部１２の
数を増やす場合、セレクタ部１３内のパスコントローラ
１１０のＬＳＩのピン数ネックを避けるためセレクタ部
１３の数も増やす必要がある。
【００６７】そうした場合、すべてのチャネルＩＦ部１
１およびディスクＩＦ部１２をすべてのセレクタ部１３
に接続することができない。したがって本実施例では、
図１２の上方の２つのチャネルＩＦ部１１と２つのディ
スクＩＦ部１２はその下の２つのセレクタ部１３に接続
する。また、図１２の下方の２つのチャネルＩＦ部１１
と２つのディスクＩＦ部１２はその上の２つのセレクタ
部１３に接続する。
１およびディスクＩＦ部１２をすべてのセレクタ部１３
に接続することができない。したがって本実施例では、
図１２の上方の２つのチャネルＩＦ部１１と２つのディ
スクＩＦ部１２はその下の２つのセレクタ部１３に接続
する。また、図１２の下方の２つのチャネルＩＦ部１１
と２つのディスクＩＦ部１２はその上の２つのセレクタ
部１３に接続する。
【００６８】上記のような接続になるため、セレクタ部
１３内のキャッシュメモリ部１４にアクセスできるチャ
ネルＩＦ部１１およびディスクＩＦ部１２は限定され
る。本実施例では、図の上方の各ＩＦ部はその下のセレ
クタ部１３内のキャッシュメモリ部１４にアクセス可能
で、図の下方の各ＩＦ部はその上のセレクタ部１３内の
キャッシュメモリ部１４にアクセス可能である。
１３内のキャッシュメモリ部１４にアクセスできるチャ
ネルＩＦ部１１およびディスクＩＦ部１２は限定され
る。本実施例では、図の上方の各ＩＦ部はその下のセレ
クタ部１３内のキャッシュメモリ部１４にアクセス可能
で、図の下方の各ＩＦ部はその上のセレクタ部１３内の
キャッシュメモリ部１４にアクセス可能である。
【００６９】ディスクアレイ制御装置１では、耐障害性
の向上の観点から、あるチャネルＩＦ部１１またはディ
スクＩＦ部１２からあるキャッシュメモリ部１４にアク
セスできなくなった場合、他のチャネルＩＦ部１１また
はディスクＩＦ部１２からそのキャッシュメモリ部１４
にアクセスできる構成としなければならない。セレクタ
部１３の外のキャッシュメモリ部１４はすべてのＩＦ部
からアクセス可能であるので問題ない。
の向上の観点から、あるチャネルＩＦ部１１またはディ
スクＩＦ部１２からあるキャッシュメモリ部１４にアク
セスできなくなった場合、他のチャネルＩＦ部１１また
はディスクＩＦ部１２からそのキャッシュメモリ部１４
にアクセスできる構成としなければならない。セレクタ
部１３の外のキャッシュメモリ部１４はすべてのＩＦ部
からアクセス可能であるので問題ない。
【００７０】しかしながら、セレクタ部１３内のキャッ
シュメモリ部１４へはアクセスできるＩＦ部が限られる
ので、以下のような対策を施す。すなわち図１２に示す
ように、ディスクアレイ制御装置１内を電源境界８００
で２つに分ける。電源境界８００を挟んだ２つの領域に
はそれぞれ異なる電源から電力を供給する。セレクタ部
１３内のキャッシュメモリ部１４を電源境界８００を挟
んだ２つの領域内のものどうしで二重化する。ここで図
の上方の２つのセレクタ部１３内のキャッシュメモリ部
１４どうしと図の下方の２つのセレクタ部１３内のキャ
ッシュメモリ部１４どうしはそれぞれ別個に二重化す
る。さらに、チャネルＩＦ部１１またはディスクＩＦ部
１２からセレクタ部１３への２本のアクセスパス０：１
３５を電源境界８００を挟んだ２つのセレクタ部１３に
それぞれ１本ずつ接続する。
シュメモリ部１４へはアクセスできるＩＦ部が限られる
ので、以下のような対策を施す。すなわち図１２に示す
ように、ディスクアレイ制御装置１内を電源境界８００
で２つに分ける。電源境界８００を挟んだ２つの領域に
はそれぞれ異なる電源から電力を供給する。セレクタ部
１３内のキャッシュメモリ部１４を電源境界８００を挟
んだ２つの領域内のものどうしで二重化する。ここで図
の上方の２つのセレクタ部１３内のキャッシュメモリ部
１４どうしと図の下方の２つのセレクタ部１３内のキャ
ッシュメモリ部１４どうしはそれぞれ別個に二重化す
る。さらに、チャネルＩＦ部１１またはディスクＩＦ部
１２からセレクタ部１３への２本のアクセスパス０：１
３５を電源境界８００を挟んだ２つのセレクタ部１３に
それぞれ１本ずつ接続する。
【００７１】上記のようにすることで、アクセスパス
０：１３５の障害で１つのチャネルＩＦ部１１またはデ
ィスクＩＦ部１２から１つのセレクタ部１３内のキャッ
シュメモリ部１４にアクセスできなくなった場合に、同
じセレクタ部１３に繋がる別のチャネルＩＦ部１１また
はディスクＩＦ部１２から該キャッシュメモリ部１４に
アクセス可能となる。また、電源境界８００を挟んだ２
つの領域の一方の供給電源が障害等で遮断された場合、
供給電源の異なる領域のセレクタ部１３内のキャッシュ
メモリ部１４で装置の運転を継続することが可能とな
る。
０：１３５の障害で１つのチャネルＩＦ部１１またはデ
ィスクＩＦ部１２から１つのセレクタ部１３内のキャッ
シュメモリ部１４にアクセスできなくなった場合に、同
じセレクタ部１３に繋がる別のチャネルＩＦ部１１また
はディスクＩＦ部１２から該キャッシュメモリ部１４に
アクセス可能となる。また、電源境界８００を挟んだ２
つの領域の一方の供給電源が障害等で遮断された場合、
供給電源の異なる領域のセレクタ部１３内のキャッシュ
メモリ部１４で装置の運転を継続することが可能とな
る。
【００７２】セレクタ部１３の外のキャッシュメモリ部
１４および共有メモリ部１５も電源境界８００を挟んだ
２つの領域内のものどうしで二重化する。このようにす
ることで、電源遮断時に上記と同じ効果が得られる。
１４および共有メモリ部１５も電源境界８００を挟んだ
２つの領域内のものどうしで二重化する。このようにす
ることで、電源遮断時に上記と同じ効果が得られる。
【００７３】（実施例３）図１１に本発明の他の実施例
を示す。本実施例では、チャネルＩＦ部１１およびディ
スクＩＦ部１２とキャッシュメモリ部１４間をスイッチ
（ＳＷ）１６を用いた相互結合網１４０で接続する。こ
の場合にも、図１に示したパスコントローラ１１０を介
して接続した構成と同様に、セレクタＰＫ８３上に相互
結合網１４０とキャッシュメモリ部１４（ＣＭコントロ
ーラ１０７とメモリモジュール１０９）を有するスイッ
チ部１７を実装し、ＣＭコントローラ１０７を相互結合
網１４０に接続することで、新たなメモリＰＫ８４を増
やすことなく、またバックプレーン８０上の配線数を増
やすことなく、キャッシュメモリ容量およびデータ転送
スループットを増やすことが可能となる。
を示す。本実施例では、チャネルＩＦ部１１およびディ
スクＩＦ部１２とキャッシュメモリ部１４間をスイッチ
（ＳＷ）１６を用いた相互結合網１４０で接続する。こ
の場合にも、図１に示したパスコントローラ１１０を介
して接続した構成と同様に、セレクタＰＫ８３上に相互
結合網１４０とキャッシュメモリ部１４（ＣＭコントロ
ーラ１０７とメモリモジュール１０９）を有するスイッ
チ部１７を実装し、ＣＭコントローラ１０７を相互結合
網１４０に接続することで、新たなメモリＰＫ８４を増
やすことなく、またバックプレーン８０上の配線数を増
やすことなく、キャッシュメモリ容量およびデータ転送
スループットを増やすことが可能となる。
【００７４】
【発明の効果】本発明によれば、新たなキャッシュメモ
リ用パッケージを増やすことなく、またバックプレーン
上の配線数を増やすことなく、従来のディスクアレイ制
御装置のキャッシュメモリ容量およびデータ転送スルー
プットを増やすことが可能となる。これによって、大容
量キャッシュメモリを搭載し、データ転送スループット
の高いディスクアレイ制御装置を提供することが可能と
なる。
リ用パッケージを増やすことなく、またバックプレーン
上の配線数を増やすことなく、従来のディスクアレイ制
御装置のキャッシュメモリ容量およびデータ転送スルー
プットを増やすことが可能となる。これによって、大容
量キャッシュメモリを搭載し、データ転送スループット
の高いディスクアレイ制御装置を提供することが可能と
なる。
【図１】本発明の一実施例のディスクアレイ制御装置の
構成を示すブロック図。
構成を示すブロック図。
【図２】従来例のディスクアレイ制御装置の構成を示す
ブロック図。
ブロック図。
【図３】従来例のディスクアレイ制御装置の実装構成を
示すブロック図。
示すブロック図。
【図４】本発明の一実施例のＣＭアクセス制御部の構成
を示すブロック図。
を示すブロック図。
【図５】本発明の一実施例のＳＭアクセス制御部の構成
を示すブロック図。
を示すブロック図。
【図６】本発明の一実施例のパスコントローラの構成を
示すブロック図。
示すブロック図。
【図７】本発明の一実施例のキャッシュメモリ部の構成
を示すブロック図。
を示すブロック図。
【図８】本発明の一実施例の共有メモリ部の構成を示す
ブロック図。
ブロック図。
【図９】キャッシュメモリ部へのデータの書き込み時の
手順を示すシーケンス図。
手順を示すシーケンス図。
【図１０】共有メモリ部へのデータの書き込み時の手順
を示すシーケンス図。
を示すシーケンス図。
【図１１】本発明のディスクアレイ制御装置の他の構成
例を示すブロック図。
例を示すブロック図。
【図１２】本発明のディスクアレイ制御装置の他の構成
例を示すブロック図。
例を示すブロック図。
１…ディスクアレイ制御装置、１１…チャネルＩＦ部、
１２…ディスクＩＦ部、１３…セレクタ部、１４…キャ
ッシュメモリ部、１５…共有メモリ部、２０…磁気ディ
スク装置、５０…ホストコンピュータ、１０１…マイク
ロプロセッサ、１０２…ホストＩＦ、１０３…ドライブ
ＩＦ、１０４…ＣＭアクセス制御部、１０５…ＳＭアク
セス制御部、１０６…内部バス、１０７…ＣＭコントロ
ーラ、１０８…ＳＭコントローラ、１０９…メモリモジ
ュール、１１０…パスコントローラ、１３５…アクセス
パス０、１３６…アクセスパス１、１３７…アクセスパ
ス２、１３８…アクセスパス３。
１２…ディスクＩＦ部、１３…セレクタ部、１４…キャ
ッシュメモリ部、１５…共有メモリ部、２０…磁気ディ
スク装置、５０…ホストコンピュータ、１０１…マイク
ロプロセッサ、１０２…ホストＩＦ、１０３…ドライブ
ＩＦ、１０４…ＣＭアクセス制御部、１０５…ＳＭアク
セス制御部、１０６…内部バス、１０７…ＣＭコントロ
ーラ、１０８…ＳＭコントローラ、１０９…メモリモジ
ュール、１１０…パスコントローラ、１３５…アクセス
パス０、１３６…アクセスパス１、１３７…アクセスパ
ス２、１３８…アクセスパス３。
Claims (8)
- 【請求項１】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、ディスクアレイ制御装置に関する制御
情報を格納する共有メモリ部を有し、各チャネルインタ
ーフェース部は、前記ホストコンピュータと前記キャッ
シュメモリ部との間のデータ転送を実行し、各ディスク
インターフェース部は、前記磁気ディスク装置と前記キ
ャッシュメモリ部との間のデータ転送を実行し、前記複
数のチャネルインターフェース部および前記複数のディ
スクインターフェース部と前記キャッシュメモリ部との
間はセレクタ部を介して接続され、前記複数のチャネル
インターフェース部および前記複数のディスクインター
フェース部と前記共有メモリ部との間は、それぞれセレ
クタ部を介さずに直接接続されたディスクアレイ制御装
置において、前記キャッシュメモリ部が、前記セレクタ
部と同じパッケージ上に実装されるキャッシュメモリ部
と、前記セレクタ部と異なるパッケージ上に実装される
キャッシュメモリ部に分かれていることを特徴とするデ
ィスクアレイ制御装置。 - 【請求項２】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、ディスクアレイ制御装置に関する制御
情報を格納する共有メモリ部を有し、各チャネルインタ
ーフェース部は、前記ホストコンピュータと前記キャッ
シュメモリ部との間のデータ転送を実行し、各ディスク
インターフェース部は、前記磁気ディスク装置と前記キ
ャッシュメモリ部との間のデータ転送を実行し、前記複
数のチャネルインターフェース部および前記複数のディ
スクインターフェース部と前記キャッシュメモリ部との
間は複数のセレクタ部を介して接続され、前記複数のチ
ャネルインターフェース部および前記複数のディスクイ
ンターフェース部と前記共有メモリ部との間は、それぞ
れセレクタ部を介さずに直接接続されたディスクアレイ
制御装置において、前記キャッシュメモリ部が、前記複
数のセレクタ部すべてに接続されるキャッシュメモリ部
と、前記複数のセレクタ部の一部にのみ接続されるキャ
ッシュメモリ部に分かれていることを特徴とするディス
クアレイ制御装置。 - 【請求項３】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、ディスクアレイ制御装置に関する制御
情報を格納する共有メモリ部を有し、各チャネルインタ
ーフェース部は、前記ホストコンピュータと前記キャッ
シュメモリ部との間のデータ転送を実行し、各ディスク
インターフェース部は、前記磁気ディスク装置と前記キ
ャッシュメモリ部との間のデータ転送を実行し、前記複
数のチャネルインターフェース部および前記複数のディ
スクインターフェース部と前記キャッシュメモリ部との
間は複数のセレクタ部を介して接続され、前記複数のチ
ャネルインターフェース部および前記複数のディスクイ
ンターフェース部と前記共有メモリ部との間は、それぞ
れセレクタ部を介さずに直接接続されたディスクアレイ
制御装置において、前記キャッシュメモリ部が、前記複
数のチャネルインターフェース部およびディスクインタ
ーフェース部のすべてからアクセス可能なキャッシュメ
モリ部と、前記複数のチャネルインターフェース部およ
びディスクインターフェース部の一部からのみアクセス
可能なキャッシュメモリ部に分かれていることを特徴と
するディスクアレイ制御装置。 - 【請求項４】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、ディスクアレイ制御装置に関する制御
情報を格納する共有メモリ部を有し、各チャネルインタ
ーフェース部は、前記ホストコンピュータと前記キャッ
シュメモリ部との間のデータ転送を実行し、各ディスク
インターフェース部は、前記磁気ディスク装置と前記キ
ャッシュメモリ部との間のデータ転送を実行し、前記複
数のチャネルインターフェース部および前記複数のディ
スクインターフェース部と前記キャッシュメモリ部との
間はスイッチを用いた相互結合網によって接続され、前
記複数のチャネルインターフェース部および前記複数の
ディスクインターフェース部と前記共有メモリ部との間
は、それぞれ直接接続されたディスクアレイ制御装置に
おいて、前記キャッシュメモリ部が、前記相互結合網と
同じパッケージ上に実装されるキャッシュメモリ部と、
前記相互結合網と異なるパッケージ上に実装されるキャ
ッシュメモリ部に分かれていることを特徴とするディス
クアレイ制御装置。 - 【請求項５】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、ディスクアレイ制御装置に関する制御
情報を格納する共有メモリ部を有し、各チャネルインタ
ーフェース部は、前記ホストコンピュータと前記キャッ
シュメモリ部との間のデータ転送を実行し、各ディスク
インターフェース部は、前記磁気ディスク装置と前記キ
ャッシュメモリ部との間のデータ転送を実行し、前記複
数のチャネルインターフェース部および前記複数のディ
スクインターフェース部と前記キャッシュメモリ部との
間はスイッチを用いた相互結合網によって接続され、前
記複数のチャネルインターフェース部および前記複数の
ディスクインターフェース部と前記共有メモリ部との間
は、それぞれ直接接続されたディスクアレイ制御装置に
おいて、前記キャッシュメモリ部が、前記複数のスイッ
チすべてに接続されるキャッシュメモリ部と、前記複数
のスイッチの一部にのみ接続されるキャッシュメモリ部
に分かれていることを特徴とするディスクアレイ制御装
置。 - 【請求項６】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、ディスクアレイ制御装置に関する制御
情報を格納する共有メモリ部を有し、各チャネルインタ
ーフェース部は、前記ホストコンピュータと前記キャッ
シュメモリ部との間のデータ転送を実行し、各ディスク
インターフェース部は、前記磁気ディスク装置と前記キ
ャッシュメモリ部との間のデータ転送を実行し、前記複
数のチャネルインターフェース部および前記複数のディ
スクインターフェース部と前記キャッシュメモリ部との
間はスイッチを用いた相互結合網によって接続され、前
記複数のチャネルインターフェース部および前記複数の
ディスクインターフェース部と前記共有メモリ部との間
は、それぞれ直接接続されたディスクアレイ制御装置に
おいて、前記キャッシュメモリ部が、前記複数のチャネ
ルインターフェース部およびディスクインターフェース
部のすべてからアクセス可能なキャッシュメモリ部と、
前記複数のチャネルインターフェース部およびディスク
インターフェース部の一部からのみアクセス可能なキャ
ッシュメモリ部に分かれていることを特徴とするディス
クアレイ制御装置。 - 【請求項７】請求項１から３のいずれかに記載のディス
クアレイ制御装置であって、前記チャネルインターフェ
ース部および前記ディスクインターフェース部は、それ
ぞれマイクロプロセッサと、前記キャッシュメモリ部へ
のアクセスを制御するキャッシュメモリアクセス制御部
と、前記共有メモリ部へのアクセスを制御する共有メモ
リアクセス制御部を有し、前記キャッシュメモリアクセ
ス制御部と前記キャッシュメモリ部間はセレクタ部を介
して接続されており、前記共有メモリ部へのアクセス制
御部と前記共有メモリ部間は直接接続されていることを
特徴とするディスクアレイ制御装置。 - 【請求項８】請求項４から６のいずれかに記載のディス
クアレイ制御装置であって、前記チャネルインターフェ
ース部および前記ディスクインターフェース部は、それ
ぞれマイクロプロセッサと、前記キャッシュメモリ部へ
のアクセスを制御するキャッシュメモリアクセス制御部
と、前記共有メモリ部へのアクセスを制御する共有メモ
リアクセス制御部を有し、前記キャッシュメモリアクセ
ス制御部と前記キャッシュメモリ部間は複数のスイッチ
を用いた相互結合網により接続されており、前記共有メ
モリ部へのアクセス制御部と前記共有メモリ部間は直接
接続されていることを特徴とするディスクアレイ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149327A JP2000339101A (ja) | 1999-05-28 | 1999-05-28 | ディスクアレイ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149327A JP2000339101A (ja) | 1999-05-28 | 1999-05-28 | ディスクアレイ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339101A true JP2000339101A (ja) | 2000-12-08 |
Family
ID=15472698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11149327A Pending JP2000339101A (ja) | 1999-05-28 | 1999-05-28 | ディスクアレイ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339101A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004318484A (ja) * | 2003-04-16 | 2004-11-11 | Hitachi Ltd | 記憶デバイス制御装置、及び記憶デバイス制御装置の制御方法 |
| US7096317B2 (en) | 2003-12-15 | 2006-08-22 | Hitachi, Ltd. | Disk array device and maintenance method for disk array device |
| JP2006221215A (ja) * | 2005-02-08 | 2006-08-24 | Hitachi Ltd | ディスクアレイ装置 |
| US7337281B2 (en) | 2003-11-26 | 2008-02-26 | Hitachi, Ltd. | Storage system and data caching method in the system |
-
1999
- 1999-05-28 JP JP11149327A patent/JP2000339101A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004318484A (ja) * | 2003-04-16 | 2004-11-11 | Hitachi Ltd | 記憶デバイス制御装置、及び記憶デバイス制御装置の制御方法 |
| US7337281B2 (en) | 2003-11-26 | 2008-02-26 | Hitachi, Ltd. | Storage system and data caching method in the system |
| US7096317B2 (en) | 2003-12-15 | 2006-08-22 | Hitachi, Ltd. | Disk array device and maintenance method for disk array device |
| US7389380B2 (en) | 2003-12-15 | 2008-06-17 | Hitachi, Ltd. | Disk array device and maintenance method for disk array device |
| JP2006221215A (ja) * | 2005-02-08 | 2006-08-24 | Hitachi Ltd | ディスクアレイ装置 |
| JP4585325B2 (ja) * | 2005-02-08 | 2010-11-24 | 株式会社日立製作所 | ディスクアレイ装置 |
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