JP2003263279A

JP2003263279A - ディスクアレイ制御装置

Info

Publication number: JP2003263279A
Application number: JP2003086908A
Authority: JP
Inventors: Kazuhisa Fujimoto; 和久藤本; Atsushi Tanaka; 淳田中; Akira Fujibayashi; 昭藤林; Hiroki Kanai; 宏樹金井; Nobuyuki Minowa; 信幸箕輪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2003-09-19

Abstract

(57)【要約】【課題】キャッシュメモリ及び共有メモリに格納され
るデータの特性及びこれらのメモリへのアクセス特性を
考慮した、スループットが高く、かつ、応答時間の短い
ディスクアレイ制御装置を提供することにある。【解決手段】上記課題は、複数のチャネルＩＦ部と、
複数のディスクＩＦ部と、キャッシュメモリ部と、共有
メモリ部とを有し、前記複数のチャネルＩＦ部及び前記
複数のディスクＩＦ部と前記キャッシュメモリ部との間
の接続形式が、前記複数のチャネルＩＦ部及び前記複数
のディスクＩＦ部と前記共有メモリ部との間の接続形式
と異なることを特徴とするディスクアレイ制御装置によ
り達成される。【効果】キャッシュメモリ及び共有メモリへのアクセ
スパスを増やしスループットを高くする一方、共有メモ
リへのアクセス時間を短くすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを複数の磁
気ディスク装置に格納するディスクアレイ装置の制御装
置に関する。

【０００２】

【従来の技術】半導体記憶装置を記憶媒体とするコンピ
ュータの主記憶のＩ／Ｏ性能に比べて、磁気ディスクを
記憶媒体とするディスクサブシステム（以下「サブシス
テム」という。）のＩ／Ｏ性能は３〜４桁程度小さく、
従来からこの差を縮めること、すなわちサブシステムの
Ｉ／Ｏ性能を向上させる努力がなされている。サブシス
テムのＩ／Ｏ性能を向上させるための１つの方法とし
て、複数の磁気ディスク装置でサブシステムを構成し、
データを複数の磁気ディスク装置に格納する、いわゆる
ディスクアレイと呼ばれるシステムが知られている。

【０００３】図２は、従来のディスクアレイの構成を示
す。ホストコンピュータ５０とディスクアレイ制御装置
２との間のデータ転送を実行する複数のチャネルＩＦ部
１１と、磁気ディスク装置２０とディスクアレイ制御装
置２間のデータ転送を実行する複数のディスクＩＦ部１
２と、磁気ディスク装置２０のデータを一時的に格納す
るキャッシュメモリ部１４と、ディスクアレイ制御装置
２に関する制御情報（例えば、チャネルＩＦ部及びディ
スクＩＦ部とキャッシュメモリ部１４との間のデータ転
送制御に関する情報）を格納する共有メモリ部１５とを
備え、キャッシュメモリ部１４および共有メモリ部１５
は全てのチャネルＩＦ部１１及びディスクＩＦ部１２か
らアクセス可能な構成となっている。このディスクアレ
イでは、チャネルＩＦ部１１及びディスクＩＦ部１２と
共有メモリ部１５との間、及び、チャネルＩＦ部１１及
びディスクＩＦ部１２とキャッシュメモリ部１４との間
は１対１に接続される。以下、このような接続形態をス
ター接続と呼ぶ。

【０００４】チャネルＩＦ部１１は、ホストコンピュー
タ５０と接続するためのインターフェース及びホストコ
ンピュータ５０に対する入出力を制御するマイクロプロ
セッサ（図示せず）を有している。また、ディスクＩＦ
部１２は、磁気ディスク装置２０と接続するためのイン
ターフェース及び磁気ディスク装置２０に対する入出力
を制御するマイクロプロセッサ（図示せず）を有してい
る。また、ディスクＩＦ１２部は、RAID機能の実行も行
う。

【０００５】図３は、他の従来のディスクアレイの構成
を示す。ホストコンピュータ５０とディスクアレイ制御
装置３間のデータ転送を実行する複数のチャネルＩＦ部
１１と、磁気ディスク装置２０とディスクアレイ制御装
置３間のデータ転送を実行する複数のディスクＩＦ部１
２と、磁気ディスク装置２０のデータを一時的に格納す
るキャッシュメモリ部１４と、ディスクアレイ制御装置
３に関する制御情報（例えば、チャネルＩＦ部及びディ
スクＩＦ部とキャッシュメモリ部１４との間のデータ転
送制御に関する情報）を格納する共有メモリ部１５を備
え、各チャネルＩＦ部１１及びディスクＩＦ部１２と共
有メモリ部１５間は共有バス１３０で接続され、各チャ
ネルＩＦ１１部及びディスクＩＦ部１２とキャッシュメ
モリ部１４間は共有バス１３１で接続される。以下、こ
のような接続形態を共有バス接続形式と呼ぶ。

【０００６】

【発明が解決しようとする課題】ディスクアレイのアー
キテクチャーをスケーラブルなものとするには、ディス
ク制御装置に接続するディスク容量（論理ボリューム
数）に応じ、ディスクＩＦ部を増設し、また、必要なホ
ストコンピュータとのチャネル数に応じて、ディスクア
レイ制御装置内のチャネルＩＦ部を増設する必要があ
る。しかし、第３図に示した共有バス接続形式のディス
クアレイ制御装置では、一旦実装した共有バスの転送能
力をチャネルＩＦ部、ディスクＩＦ部の増設に応じて変
更することはできないので、チャネルＩＦ部、ディスク
ＩＦ部の増設に柔軟に対応することが困難である。

【０００７】また、第３図に示した共有バス接続形式の
ディスクアレイ制御装置では、ホストコンピュータとデ
ィスクアレイ制御装置との間のデータ転送を実行するチ
ャネルＩＦ部に設けられたホストコンピュータに対する
入出力を制御するマイクロプロセッサ、及び磁気ディス
ク装置とディスクアレイ制御装置との間のデータ転送を
実行するディスクＩＦ部に設けられた磁気ディスク装置
に対する入出力を制御するマイクロプロセッサに高性能
なプロセッサを使用した場合に、これらのプロセッサの
性能に比べて、共有バスの転送能力がボトルネックにな
り、プロセッサの高速化に追従することが困難となる。

【０００８】さらに、第３図に示した共有バス接続形式
では、共有バスに接続された複数のチャネルＩＦ部（ま
たは複数のディスクＩＦ部）の何れかのチャネルＩＦ部
（またはディスクＩＦ部）に障害が発生した場合に、障
害の発生したチャネルＩＦ部（またはディスクＩＦ部）
を特定することが困難である。

【０００９】一方、第２図に示したスター接続形式のデ
ィスクアレイ制御装置では、共有メモリ部またはキャッ
シュメモリ部に接続したアクセスパス数に比例して内部
パス性能が増加させることができるので、チャネルＩＦ
部、ディスクＩＦ部の増設、または使用するプロセッサ
の性能に応じて、内部パス性能を増加させることが可能
である。また、チャネルＩＦ部及びディスクＩＦ部とキ
ャッシュメモリ部との間、チャネルＩＦ部及びディスク
ＩＦ部と共有メモリ部との間がスター接続されているた
め、障害の発生したチャネルＩＦ部（またはディスクＩ
Ｆ部）を特定することも容易である。

【００１０】スター接続形式のディスクアレイ制御装置
では、搭載されるチャネルＩＦ部またはディスクＩＦ部
の数を増やした場合、チャネルＩＦ部及びディスクＩＦ
部とキャッシュメモリ部との間、及びチャネルＩＦ部及
びディスクＩＦ部と共有メモリとの間のアクセスパス数
も増えることになる。また、ホストコンピュータとディ
スクアレイ制御装置との間の接続にファイバチャネル等
の高速チャネルの採用等により、ディスクアレイ制御装
置に要求されるスループットはさらに増大する方向にあ
り、このスループットの向上の要求を満たすためには、
チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ
部との間、及びチャネルＩＦ部及びディスクＩＦ部と共
有メモリとの間のアクセスパス数を増やし、内部パス性
能を向上させることが必要となる。

【００１１】しかし、キャッシュメモリに格納される１
つのデータのデータ量は、共有メモリに格納される１つ
の制御情報のデータ量よりもかなり大きい。一例を挙げ
れば、メインフレームに接続されるディスク制御装置で
は、キャッシュメモリに格納される１つのデータは数Ｋ
バイト程度（例えば２Ｋバイト）であるのに対し、共有
メモリに格納される１つの制御情報は数バイト程度（例
えば４バイト）である。また、オープン系のホストコン
ピュータに接続されるディスク制御装置では、キャッシ
ュメモリに格納される１つのデータは数十バイト程度
（例えば６４バイト）であるのに対し、共有メモリに格
納される１つの制御情報は数バイト程度（例えば４バイ
ト）である。したがって、チャネルＩＦ部及びディスク
ＩＦ部とキャッシュメモリ部との間で転送されるデータ
量は、チャネルＩＦ部及びディスクＩＦ部と共有メモリ
部との間で転送されるデータ量に比べ、かなり多いの
で、チャネルＩＦ部及びディスクＩＦ部とキャッシュメ
モリ部との間のアクセスバスのデータ幅は、チャネルＩ
Ｆ部及びディスクＩＦ部と共有メモリ部との間のアクセ
スパスのデータ幅より広くとる必要がある。例えば、前
者のアクセスパスは、１６ビット幅のバスで構成され、
後者は、４ビット幅のバスで構成される。そのため、チ
ャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部
との間のアクセスパスの本数を増やすと、それらのアク
セスパスを接続するキャッシュメモリ部のＬＳＩのピン
数が不足するという問題が生じる。また、ディスクアレ
イ制御装置のホストコンピュータへの応答時間を短くす
るためには、共有メモリ部に格納された制御情報へのア
クセス時間をできるだけ短くすることも必要である。

【００１２】そこで、本発明の目的は、キャッシュメモ
リ及び共有メモリに格納されるデータの特性及びこれら
のメモリへのアクセス特性を考慮した、スループットの
高く、ディスクアレイ制御装置、及びそれを用いたサブ
システムを提供することにある。

【００１３】より具体的には、本発明の目的は、チャネ
ルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との
間のアクセスパスはスループットが高く、チャネルＩＦ
部及びディスクＩＦ部と共有メモリとの間のアクセスパ
スはスループットが高く、かつアクセス時間が短いディ
スクアレイ制御装置、及びそれを用いたサブシステムを
提供することにある。

【００１４】

【課題を解決するための手段】上記目的は、ホストコン
ピュータとのインターフェースを有する複数のチャネル
インターフェース部と、磁気ディスク装置とのインター
フェースを有する複数のディスクインターフェース部
と、前記磁気ディスク装置に対しリード／ライトされる
データを一時的に格納するキャッシュメモリ部と、チャ
ネルインターフェース部及びディスクインターフェース
部と前記キャッシュメモリ部との間のデータ転送に関す
る制御情報を格納する共有メモリ部とを有し、各チャネ
ルインターフェース部は、前記ホストコンピュータとの
インターフェースと前記キャッシュメモリ部との間のデ
ータ転送を実行し、各ディスクインターフェース部は、
前記磁気ディスク装置とのインターフェースと前記キャ
ッシュメモリ部との間のデータ転送を実行するディスク
アレイ制御装置において、前記複数のチャネルインター
フェース部及び前記複数のディスクインターフェース部
と前記キャッシュメモリ部との間の接続形式が、前記複
数のチャネルインターフェース部及び前記複数のディス
クインターフェース部と前記共有メモリ部との間の接続
形式と異なることを特徴とするディスクアレイ制御装置
により達成される。

【００１５】好ましくは、前記複数のチャネルインター
フェース部及び前記複数のディスクインターフェース部
と前記キャッシュメモリ部との間はセレクタ部を介して
接続し、前記複数のチャネルインターフェース部及び前
記複数のディスクインターフェース部と前記共有メモリ
部との間は、それぞれセレクタ部を介せず直接接続す
る。

【００１６】また、好ましくは、前記複数のチャネルイ
ンターフェース部及び前記複数のディスクインターフェ
ース部と前記キャッシュメモリ部との間はセレクタ部を
介して接続し、前記複数のチャネルインターフェース
部、前記複数のディスクインターフェース部、及び前記
共有メモリ部は共有バスに接続する。

【００１７】また、好ましくは、前記複数のチャネルイ
ンターフェース部及び前記複数のディスクインターフェ
ース部と前記キャッシュメモリ部との間はスイッチを用
いた相互結合網によって接続し、前記複数のチャネルイ
ンターフェース部及び前記複数のディスクインターフェ
ース部と前記共有メモリ部との間はそれぞれ直接接続す
る。

【００１８】その他、本願が開示する課題、及びその解
決方法は、発明の実施形態の欄及び図面により明らかに
される。

【００１９】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。

【００２０】［実施例１］図１に、本発明の一実施例を
示す。

【００２１】ディスクアレイ制御装置１は、ホストコン
ピュータ５０との２つのインターフェース部（チャネル
ＩＦ部）１１と、磁気ディスク装置２０との２つのイン
ターフェース部（ディスクＩＦ部）１２と、２つのセレ
クタ部１３と、２つのキャッシュメモリ部１４と、２つ
の共有メモリ部１５と、アクセスパス０：１３５と、ア
クセスパス１：１３６と、アクセスパス２：１３７とを
有する。

【００２２】チャネルＩＦ部１１は、ホストコンピュー
タ５０との２つのＩＦ（ホストＩＦ）１０２と、ホスト
コンピュータ５０に対する入出力を制御する２つのマイ
クロプロセッサ１０１と、キャッシュメモリ部１４への
アクセスを制御するアクセス制御部（ＣＭアクセス制御
部）１０４と、共有メモリ部１５へのアクセスを制御す
るアクセス制御部（ＳＭアクセス制御部）１０５とを有
し、ホストコンピュータ５０とキャッシュメモリ部１４
間のデータ転送、及びマイクロプロセッサ１０１と共有
メモリ部１５間の制御情報の転送を実行する。マイクロ
プロセッサ１０１及びホストＩＦ１０２は内部バス１０
６によって接続され、ＣＭアクセス制御部１０４は２つ
のホストＩＦ１０２に直接接続されている。また、ＳＭ
アクセス制御部１０５は２つのマイクロプロセッサ１０
１に直接接続されている。

【００２３】ディスクＩＦ部１２は、磁気ディスク装置
２０との２つのＩＦ（ドライブＩＦ）１０３と、磁気デ
ィスク装置２０に対する入出力を制御する２つのマイク
ロプロセッサ１０１と、キャッシュメモリ部１４への１
つのアクセス制御部（ＣＭアクセス制御部）１０４と、
共有メモリ部１５への１つのアクセス制御部（ＳＭアク
セス制御部）１０５を有し、磁気ディスク装置２０とキ
ャッシュメモリ部１４間のデータ転送、及びマイクロプ
ロセッサ１０１と共有メモリ部１５間の制御情報の転送
を実行する。マイクロプロセッサ１０１及びドライブＩ
Ｆ１０３は内部バス１０６によって接続され、ＣＭアク
セス制御部１０４は２つのドライブＩＦ１０３に直接接
続されている。また、ＳＭアクセス制御部１０５は２つ
のマイクロプロセッサ１０１に直接接続されている。デ
ィスクＩＦ部はRAID機能の実行も行う。

【００２４】キャッシュメモリ部１４は、キャッシュメ
モリ（ＣＭ）コントローラ１０７とメモリモジュール１
０９を有し、磁気ディスク装置２０へ記録するデータを
一時的に格納する。

【００２５】共有メモリ部１５は、共有メモリ（ＳＭ）
コントローラ１０８とメモリモジュール１０９とを有
し、ディスクアレイ制御装置１の制御情報（例えば、チ
ャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部
１４との間のデータ転送制御に関する情報）等を格納す
る。

【００２６】ＣＭアクセス制御部１０４には２本のアク
セスパス０：１３５を接続し、それらを２つの異なるセ
レクタ部１３にそれぞれ接続する。セレクタ部１３には
２本のアクセスパス１：１３６を接続し、それらを２つ
の異なるＣＭコントローラ１０７にそれぞれ接続する。
したがってＣＭコントローラ１０７には、２つのセレク
タ部から１本ずつ、計２本のアクセスパス１：１３６が
接続される。こうすることにより、１つのＣＭアクセス
制御部１０４から１つのＣＭコントローラ１０７へのア
クセスルートが２つとなる。これにより、１つのアクセ
スパスまたはセレクタ部１３に障害が発生した場合で
も、もう１つのアクセスルートによりキャッシュメモリ
部１４へアクセスすることが可能となるため、耐障害性
を向上させることができる。

【００２７】ＳＭアクセス制御部１０５には２本のアク
セスパス２：１３７を接続し、そのアクセスパス２：１
３７を２つの異なるＳＭコントローラにそれぞれ接続す
る。したがって、ＳＭコントローラ１０８には、２つの
チャネルＩＦ部１１及び２つのディスクＩＦ部１２から
１本ずつ、計４本のアクセスパス２：１３７が接続され
る。本実施例では、１つのＳＭアクセス制御部１０５と
１つのＳＭコントローラ１０８の間には１本のアクセス
パス２：１３７を接続したが、このアクセスパス２：１
３７を２本に増やすことにより、１つのＳＭアクセス制
御部１０５から１つのＳＭコントローラ１０８へのアク
セスルートが２つとなるため、耐障害性を向上させるこ
とができる。

【００２８】セレクタ部１３には、２つのチャネルＩＦ
部１１と、２つのディスクＩＦ部１２からそれぞれ１本
ずつ、計４本のアクセスパス０：１３５が接続される。
また、セレクタ部１３には、２つのキャッシュメモリ部
１４へのアクセスパス１：１３６が１本ずつ、計２本接
続される。

【００２９】アクセスパス０：１３５とアクセスパス
１：１３６の間に上記のようなパス数の関係があるた
め、セレクタ部１３ではチャネルＩＦ部１１及びディス
クＩＦ部１２からの４本のアクセスパス０：１３５から
の要求の内、キャッシュメモリ部１４へのアクセスパス
１：１３６の数に相当する２個だけを選択して実行する
機能を持つ。

【００３０】本実施例の大きな特徴は、チャネルＩＦ部
１１及びディスクＩＦ部１２とキャッシュメモリ部１４
との間の接続形式と、チャネルＩＦ部１１及びディスク
ＩＦ部１２と共有メモリ部１５との間の接続形式とが異
なる点にある。このような構成にした理由を図１及び図
２を用いて説明する。図２に示したスター接続形式のデ
ィスクアレイ制御装置２では、ディスクアレイ制御装置
２に搭載されるチャネルＩＦ部１１またはディスクＩＦ
部１２の数を増やした場合、チャネルＩＦ部１１及びデ
ィスクＩＦ部１２とキャッシュメモリ部１４との間、及
びチャネルＩＦ部１１及びディスクＩＦ部１２と共有メ
モリ部１５との間のアクセスパス数も増えることにな
る。また、スター接続形式のディスクアレイ制御装置２
において、スループットを向上させるためには、チャネ
ルＩＦ部１１及びディスクＩＦ部１２とキャッシュメモ
リ部１４との間、及びチャネルＩＦ部１１及びディスク
ＩＦ部１２と共有メモリ部１５との間のアクセスパス数
を増やし、内部パス性能を向上させることが有効であ
る。

【００３１】しかし、キャッシュメモリ部１４に格納さ
れる１つのデータのデータ量は、共有メモリ部１５に格
納される１つの制御情報のデータ量よりもかなり大き
い。一例を挙げれば、メインフレームに接続されるディ
スク制御装置では、キャッシュメモリ部１４に格納され
る１つのデータは数Ｋバイト程度（例えば２Ｋバイト）
であるのに対し、共有メモリ部１５に格納される１つの
制御情報は数バイト程度（例えば４バイト）である。ま
た、オープン系のホストコンピュータに接続されるディ
スク制御装置では、キャッシュメモリ部１４に格納され
る１つのデータは数十バイト程度（例えば６４バイト）
であるのに対し、共有メモリ部１５に格納される１つの
制御情報は数バイト程度（例えば４バイト）である。し
たがって、チャネルＩＦ部１１及びディスクＩＦ部１２
とキャッシュメモリ部１４との間で転送されるデータ量
は、チャネルＩＦ部１１及びディスクＩＦ部１２と共有
メモリ部１５との間で転送されるデータ量に比べかなり
多いので、チャネルＩＦ部１１及びディスクＩＦ部１２
とキャッシュメモリ部１４との間のアクセスバスのデー
タ幅は、チャネルＩＦ部１１及びディスクＩＦ部１２と
共有メモリ部１５との間のアクセスパスのデータ幅より
広くとる必要がある。例えば、前者のアクセスパスは１
６ビット幅のバスで構成され、後者は、８ビット幅のバ
スで構成される。そのため、チャネルＩＦ部１１及びデ
ィスクＩＦ部１２とキャッシュメモリ部１４との間のア
クセスパス本数を増やすと、キャッシュメモリ部１４内
のキャッシュメモリコントローラ（図２ではキャッシュ
メモリコントローラを図示していない）のＬＳＩのピン
数不足、またはキャッシュメモリ部１４を実装するパッ
ケージにおいてコネクタのピン数不足という問題が生じ
る。そこで、本実施例では、図１に示すように、チャネ
ルＩＦ部１１及びディスクＩＦ部１２とキャッシュメモ
リ部１４との間をセレクタ部１３を介して接続すること
により、キャッシュメモリ部１４に直接接続されるアク
セスパス数を削減している。

【００３２】一方、上述したように、共有メモリ部１３
へ格納する１つの制御情報のデータ長はキャッシュメモ
リ部１４に格納する１つのデータのデータ長に比べかな
り小さいので、チャネルＩＦ部１１及びディスクＩＦ部
１２と共有メモリ部１５との間のアクセスパスのデータ
幅は、チャネルＩＦ部１１及びディスクＩＦ部１２とキ
ャッシュメモリ部１４との間のアクセスパスのデータ幅
の半分以下とすることが可能である。したがって、共有
メモリ部１５へのアクセスパス数を増やしても共有メモ
リ部内の共有メモリメモリコントローラ（図２では共有
メモリコントローラを図示していない）のＬＳＩのピン
数不足等の問題が生じることは少ない。

【００３３】また、ディスクアレイ制御装置１のホスト
コンピュータ５０への応答時間を短くするためには、共
有メモリ部１５に格納される制御情報へのアクセス時間
をできるだけ短くする必要もある。しかし、図１に示し
たＣＭアクセス制御部１０４とＣＭコントローラ１０７
間のように、ＳＭアクセス制御部１０５とＳＭコントロ
ーラ１０８との間をセレクタ部を介して接続すると、セ
レクタ部での処理のオーバーヘッドにより、共有メモリ
部１５に格納される制御情報へのアクセス時間を短くす
ることができない。

【００３４】そこで、本実施例では、チャネルＩＦ部１
１及びディスクＩＦ部１２と共有メモリ部１５との間を
セレクタ部を介さず直接接続することにより、チャネル
ＩＦ部１１及びディスクＩＦ部１２と共有メモリ部１５
間に複数のアクセスパスを設け、スループットを向上さ
せる一方、セレクタ部での処理オーバーヘッドをなく
し、チャネルＩＦ部１１、及びディスクＩＦ部１２から
共有メモリ部１５へのアクセス時間を短縮にしている。

【００３５】なお、本実施例では、耐障害性の向上とい
う観点から、セレクタ部１３、キャッシュメモリ部１
４、及び共有メモリ部１５をそれぞれ二重化している
が、これらを二重化しなくても、上述の効果を得られる
ことは言うまでもない。

【００３６】図４は、ＣＭアクセス制御部１０４内の構
成を示している。ＣＭアクセス制御部１０４は、セレク
タ３０２と、アドレス、コマンド、データを一時格納す
るパケットバッファ３０３と、セレクタ部１３に繋がる
アクセスパス０：１３５とのパスＩＦ３０１と、データ
のエラーチェック部３００と、データ転送制御部３１０
を有する。セレクタ３０２の２つのポートはデータ線２
１０でホストＩＦ１０２あるいはドライブＩＦ１０３に
接続される。また、セレクタ３０２の他の２つのポート
はパスＩＦ３０１に接続される。パスＩＦ３０１はアク
セスパス０：１３５でセレクタ部１３に接続される。デ
ータ転送制御部３１０は、制御線１：２１１でホストＩ
Ｆ１０２あるいはドライブＩＦ１０３に接続され、制御
線２：２１２でセレクタ部１３内のデータ転送制御部３
１５に接続される。また、データ転送制御部３１０は、
アービタ３０８によりホストＩＦ１０２あるいはドライ
ブＩＦ１０３からのアクセス要求のアービトレーション
を行い、セレクタ３０２の切り替えを行う。

【００３７】図６は、セレクタ部１３内の構成を示して
いる。セレクタ部１３は、チャネルＩＦ部１１及びディ
スクＩＦ部１２に繋がるアクセスパス０：１３５との４
つのパスＩＦ３０１と、ＣＭコントローラ１０７に繋が
るアクセスパス１：１３６との２つのパスＩＦ３０１
と、両者間を互いに接続するセレクタ３０６と、パケッ
トバッファ３０３と、データのエラーチェック部３００
と、ＣＭアクセス制御部１０４から送出されたアドレス
及びコマンドを解析するアドレス・コマンド（ａｄｒ、
ｃｍｄ）解析部３０５と、データ転送制御部３１５を有
する。データ転送制御部３１５は、制御線２：２１２で
ＣＭアクセス制御部１０４内のデータ転送制御部３１０
に接続され、制御線３：２１３でＣＭコントローラ１０
７内のデータ転送制御部３１５に接続される。また、デ
ータ転送制御部３１５は、アービタ３０８により、ａｄ
ｒ、ｃｍｄ解析部３０５で解析した４本のアクセスパス
０：１３５からのアクセス要求のアービトレーションを
行い、セレクタ３０６の切り替えを行う。パケットバッ
ファ３０３は、アクセスパス０：１３５側のパスとアク
セスパス１：１３６側のパスでデータ転送速度に差があ
る場合、速度差を吸収するために、転送するデータの一
部または全部をバッファリングする。

【００３８】ａｄｒ、ｃｍｄ解析部３０５は、アドレス
及びコマンドを格納するバッファと、ａｄｒ抽出部と、
ｃｍｄ抽出部を有する（図示していない）。ａｄｒ、ｃ
ｍｄ解析部３０５では、ＣＭアクセス制御部１０４に接
続される４本のアクセスパス０：１３５それぞれに１つ
ずつ割り当てられたバッファに、アドレス、コマンドを
格納する。ａｄｒ抽出部及びｃｍｄ抽出部では、アクセ
スするＣＭコントローラ１０７とアクセスの種類を割り
出し、データ転送制御部３１５内のアービタ３０８へ送
出する。

【００３９】図７は、キャッシュメモリ部１４内の構成
を示している。キャッシュメモリ部１４は、ＣＭコント
ローラ１０７とメモリモジュール１０９を有する。ＣＭ
コントローラ１０７は、セレクタ部１３に繋がるアクセ
スパス１：１３６との２つのパスＩＦ３０１と、セレク
タ３０４と、データを一時格納するパケットバッファ３
０３と、データのエラーチェック部３００と、メモリモ
ジュール１０９へのアクセスを制御するメモリ制御部３
０７と、ＣＭアクセス制御部１０４から送出されたアド
レス及びコマンドを解析するａｄｒ、ｃｍｄ解析部３０
５と、データ転送制御部３１５を有する。データ転送制
御部３１５は、制御線３：２１３でセレクタ部１３内の
データ転送制御部３１５に接続される。また、データ転
送制御部３１５は、アービタ３０８により、ａｄｒ、ｃ
ｍｄ解析部３０５で解析した２本のアクセスパス１：１
３６からのアクセス要求のアービトレーションを行い、
セレクタ３０４の切り替えを行う。

【００４０】ａｄｒ、ｃｍｄ解析部３０５は、バッファ
と、ａｄｒ抽出部と、ｃｍｄ抽出部を有する（図示して
いない）。ａｄｒ、ｃｍｄ解析部３０５では、ＣＭコン
トローラ１０７に接続される２本のアクセスパス１：１
３６それぞれに１つずつ割り当てられたバッファに、ア
ドレス、コマンドを格納する。ａｄｒ抽出部及びｃｍｄ
抽出部では、アクセスするメモリのアドレスとアクセス
の種類を割り出し、メモリ制御部３０７へ送出する。ま
た、２本のアクセスパス１：１３６からのアクセス要求
をデータ転送制御部３１５内のアービタ３０８へ送出す
る。

【００４１】次に、キャッシュメモリ部１４へのアクセ
ス時の手順について述べる。キャッシュメモリ部１４へ
アクセスする場合、マイクロプロセッサ１０１は、ホス
トＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシ
ュメモリ部１４へのアクセス開始を指示する。

【００４２】アクセス開始の指示を受けたホストＩＦ１
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２１０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。

【００４３】ＣＭアクセス制御部１０４は、データ線２
１０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替える。

【００４４】図９は、キャッシュメモリ部１４へデータ
を書き込む場合の、ＣＭアクセス制御部１０４からＣＭ
コントローラ１０７へのアクセスの流れを示している。
ＣＭアクセス制御部１０４内のデータ転送制御部３１０
は、アービトレーションによってアクセスパス０：１３
５の使用権が決定されると、制御線２：２１２によって
セレクタ部１３内のデータ転送制御部３１５へアクセス
開始を示す信号（ＲＥＱ）を出す（ステップ５０１）。
続いて、アドレス及びコマンドを送出する（ステップ５
０２）。

【００４５】セレクタ部１３内のデータ転送制御部３１
５は、ＣＭアクセス制御部１０４からＲＥＱ信号を受け
取ると、次にアクセスパス０：１３５を通して送られて
くるアドレス及びコマンドを受信し、ａｄｒ、ｃｍｄ解
析部３０５で解析したアクセス要求に基づいてアービト
レーションを行う（ステップ５０３）。アービトレーシ
ョンの結果、アクセスパス１：１３６への接続権を得た
ら、データ転送制御部３１５はセレクタ３０６を切り替
える（ステップ５０４）とともに、制御線２：２１２に
より、ＣＭアクセス制御部１０４内のデータ転送制御部
３１０へ、アクセスパス１：１３６への接続権が得られ
たことを示す信号（ＡＣＫ）を返す（ステップ５０
５）。次にデータ転送制御部３１５は、制御線３：２１
３によってＣＭコントローラ１０７内のデータ転送制御
部３１５へアクセス開始を示す信号（ＲＥＱ）を出す
（ステップ５０６）。続いて、アドレス及びコマンドを
送出する（ステップ５０７）。

【００４６】ＣＭアクセス制御部１０４はＡＣＫ信号を
受けると、パケットバッファ３０３からデータを読み出
し、セレクタ３０２、パスＩＦ３０１を介してアクセス
パス０：１３５へ送出する。セレクタ部１３は、アクセ
スパス０：１３５を通して送られてきたデータを、パス
ＩＦ３０１及びセレクタ３０６を介してアクセスパス
１：１３６へ送出する（ステップ５０９）。

【００４７】ＣＭコントローラ１０７内のデータ転送制
御部３１５は、制御線３：２１３によってＲＥＱ信号を
受け取ると、次にアクセスパス１：１３６を通して送ら
れてくるアドレス及びコマンドを受信し、ａｄｒ、ｃｍ
ｄ解析部３０５で解析したアクセス要求に基づいてアー
ビトレーションを行い（ステップ５０８）、セレクタ３
０４を切り替える。アクセスパス１：１３６を通して送
られてくるデータはパケットバッファ３０３に格納す
る。アービトレーションの結果、メモリモジュール１０
９へのアクセス権を得たら、メモリの制御情報をメモリ
制御部３０７へ送出し、メモリアクセスのための前処理
を行う（ステップ５１０）。次に、パケットバッファ３
０３からデータを読み出し、セレクタ３０４を介してメ
モリモジュール１０９へ書き込む（ステップ５１１）。

【００４８】メモリモジュール１０９へのアクセスが終
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ５１２）。次
に、ステータスをセレクタ部１３を介してＣＭアクセス
制御部１０４へ送出する（ステップ５１３）。セレクタ
部１３内のデータ転送制御部３１５はステータスを受け
取ると、ＣＭコントローラ１０７へのＲＥＱ信号をオフ
する（ステップ５１４）。ＣＭアクセス制御部１０４内
のデータ転送制御部３１０はステータスを受け取ると、
セレクタ部１３へのＲＥＱ信号をオフする（ステップ５
１５）。セレクタ部１３内のデータ転送制御部３１５は
ＣＭアクセス制御部１０４からのＲＥＱ信号のオフを確
認すると、ＣＭアクセス制御部１０４へのＡＣＫ信号を
オフする（ステップ５１６）。

【００４９】ＣＭアクセス制御部１０４内のデータ転送
制御部３１０はステータスを受け取ると、制御線１：２
１１により、ホストＩＦ１０２あるいはドライブＩＦ１
０３へキャッシュメモリ部１４へのアクセスの終了を報
告する。

【００５０】キャッシュメモリ部１４からデータを読み
出す場合の、ＣＭアクセス制御部１０４からＣＭコント
ローラ１０７へのアクセスの流れは、ステップ５０１か
ら５０８までとステップ５１２以降は、データの書き込
みの場合と同じである。

【００５１】ここでＣＭアクセス制御部１０４は、ステ
ップ５０５でＡＣＫ信号を受けると、データの受信待ち
状態に入る。

【００５２】ステップ５０８でメモリアクセス権を得る
と、ＣＭコントローラ１０７はメモリモジュール１０９
からデータを読み出し、セレクタ３０４、パスＩＦ３０
１を介してアクセスパス１：１３６にデータを送出す
る。

【００５３】セレクタ部１３は、アクセスパス１：１３
６を通してデータを受信すると、パスＩＦ３０１及びセ
レクタ３０６を介してアクセスパス０：１３５にデータ
を送出する。

【００５４】ＣＭアクセス制御部１０４は、アクセスパ
ス０：１３５を通してデータを受信すると、セレクタ３
０２、データ線２１０を介してホストＩＦ１０２あるい
はドライブＩＦ１０３へデータを送出する。

【００５５】図５は、ＳＭアクセス制御部１０５内の構
成を示している。ＳＭアクセス制御部１０４は、セレク
タ３０２と、アドレス、コマンド、データを一時格納す
るパケットバッファ３０３と、ＳＭコントローラ１０８
に繋がるアクセスパス２：１３７とのパスＩＦ３０１
と、データのエラーチェック部３００と、データ転送制
御部３１０を有する。セレクタ３０２の２つのポートは
データ線２２０でマイクロプロセッサ１０１に接続され
る。また、セレクタ３０２の他の２つのポートはパスＩ
Ｆ３０１に接続される。パスＩＦ３０１はアクセスパス
２：１３７でＳＭコントローラ１０８に接続される。デ
ータ転送制御部３１０は、制御線５：２２１でマイクロ
プロセッサ１０１に接続され、制御線６：２２２でＳＭ
コントローラ１０８内のデータ転送制御部３１５に接続
される。また、データ転送制御部３１０は、アービタ３
０８によりマイクロプロセッサ１０１からのアクセス要
求のアービトレーションを行い、セレクタ３０２の切り
替えを行う。

【００５６】図８は、共有メモリ部１５内の構成を示し
ている。共有メモリ部１５は、ＳＭコントローラ１０８
とメモリモジュール１０９を有する。ＳＭコントローラ
１０８は、ＳＭアクセス制御部１０５に繋がるアクセス
パス２：１３７との４つのパスＩＦ３０１と、セレクタ
３０９と、データを一時格納するパケットバッファ３０
３と、データのエラーチェック部３００と、メモリモジ
ュール１０９へのアクセスを制御するメモリ制御部３０
７と、ＳＭアクセス制御部１０５から送出されたアドレ
ス及びコマンドを解析するａｄｒ、ｃｍｄ解析部３０５
と、データ転送制御部３１５を有する。データ転送制御
部３１５は、制御線６：２２２でＳＭアクセス制御部１
０５内のデータ転送制御部３１０に接続される。また、
データ転送制御部３１５は、アービタ３０８により、ａ
ｄｒ、ｃｍｄ解析部３０５で解析した４本のアクセスパ
ス２：１３７からのアクセス要求のアービトレーション
を行い、セレクタ３０９の切り替えを行う。

【００５７】ａｄｒ、ｃｍｄ解析部３０５は、バッファ
と、ａｄｒ抽出部と、ｃｍｄ抽出部を有する（図示して
いない）。ａｄｒ、ｃｍｄ解析部３０５では、ＳＭコン
トローラ１０８に接続される４本のアクセスパス２：１
３７それぞれに１つずつ割り当てられたバッファに、ア
ドレス、コマンドを格納する。ａｄｒ抽出部及びｃｍｄ
抽出部では、アクセスするメモリのアドレスとアクセス
の種類を割り出し、メモリ制御部３０７へ送出する。ま
た、４本のアクセスパス２：１３７からのアクセス要求
をデータ転送制御部３１５内のアービタ３０８へ送出す
る。

【００５８】次に、共有メモリ部１５へのアクセス時の
手順について述べる。共有メモリ部１５へアクセスする
場合、マイクロプロセッサ１０１は、制御線５：２２１
によりＳＭアクセス制御部１０５内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２２０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。

【００５９】ＳＭアクセス制御部１０５は、データ線２
２０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替える。

【００６０】図１０は、共有メモリ部１５へデータを書
き込む場合の、ＳＭアクセス制御部１０５からＳＭコン
トローラ１０８へのアクセスの流れを示している。ＳＭ
アクセス制御部１０５内のデータ転送制御部３１０は、
アービトレーションによってアクセスパス２：１３７の
使用権が決定されると、制御線６：２２２によってＳＭ
コントローラ１０８へアクセス開始を示す信号（ＲＥ
Ｑ）を出す（ステップ６０１）。続いて、アドレス、コ
マンド、及びデータを連続して送出する（ステップ６０
２）。

【００６１】ＳＭコントローラ１０８内のデータ転送制
御部３１５は、制御線６：２２２によってＲＥＱ信号を
受け取ると、次にアクセスパス２：１３７を通して送ら
れてくるアドレス、コマンド、及びデータを受信する。
アドレスとコマンドは、ａｄｒ、ｃｍｄ解析部３０５で
解析し、アクセス要求に基づいてアービトレーションを
行い（ステップ６０３）、セレクタ３０９を切り替え
る。データはパケットバッファ３０３に格納する。アー
ビトレーションの結果、メモリモジュール１０９へのア
クセス権を得たら、メモリの制御情報をメモリ制御部３
０７へ送出し、メモリアクセスのための前処理を行う
（ステップ６０４）。次に、パケットバッファ３０３か
らデータを読み出し、セレクタ３０９を介してメモリモ
ジュール１０９へ書き込む（ステップ６０５）。

【００６２】メモリモジュール１０９へのアクセスが終
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ６０６）。次
に、ステータスをＳＭアクセス制御部１０５へ送出する
（ステップ６０７）。ＳＭアクセス制御部１０５内のデ
ータ転送制御部３１０はステータスを受け取ると、ＳＭ
コントローラ１０８へのＲＥＱ信号をオフする（ステッ
プ６０８）。

【００６３】ＳＭアクセス制御部１０５内のデータ転送
制御部３１０はステータスを受け取ると、制御線５：２
２１により、マイクロプロセッサ１０１へ共有メモリ部
１５へのアクセスの終了を報告する。

【００６４】共有メモリ部１５からデータを読み出す場
合のＳＭアクセス制御部１０５からＳＭコントローラ１
０８へのアクセスの流れは、ステップ６０１から６０４
までとステップ６０６以降は、データの書き込みの場合
と同じである。

【００６５】ステップ６０４でメモリアクセスの前処理
を行った後、ＳＭコントローラ１０８はメモリモジュー
ル１０９からデータを読み出し、セレクタ３０９、パス
ＩＦ３０１を介してアクセスパス２：１３７にデータを
送出する。

【００６６】ＳＭアクセス制御部１０５は、アクセスパ
ス２：１３７を通してデータを受信すると、セレクタ３
０２、データ線２２０を介してマイクロプロセッサ１０
１へデータを送出する。

【００６７】本実施例のディスクアレイ制御装置１で
は、ホストコンピュータ５０とのチャネルを２つ有する
チャネルＩＦ部１２を複数搭載しており、それらのチャ
ネルをそれぞれ異なるホストコンピュータに接続するこ
とが可能である。そうした場合、ホストコンピュータに
接続した各チャネルからの要求全てを並列に処理する必
要がある。

【００６８】ところでディスクアレイ制御装置１では、
ホストコンピュータ５０へデータを読み出す場合、磁気
ディスク装置２０に格納されたデータをディスクＩＦ部
１２を介してキャッシュメモリ部１４へ書き込み、その
データをキャッシュメモリ部１４から読み出して、チャ
ネルＩＦ部１１を介してホストコンピュータ５０へ送
る。またホストコンピュータ５０からディスクアレイ制
御装置１へデータを書き込む場合は、ホストコンピュー
タ５０からチャネルＩＦ部１２へ送られてきたデータを
キャッシュメモリ部１４へ書き込み、そのデータをキャ
ッシュメモリ部１４から読み出して、ディスクＩＦ部１
２を介して磁気ディスク装置２０に書き込む。さらにデ
ータのパリティを生成して磁気ディスク装置２０に書き
込むため、ディスクＩＦ部１２とキャッシュメモリ部１
４間でさらに２〜３回のアクセスが行われる。

【００６９】したがって、ホストコンピュータに接続し
た各チャネルからの要求全てを並列に処理するために
は、チャネルＩＦ部１１及びディスクＩＦ部１２とキャ
ッシュメモリ部１４間のスループットをホストコンピュ
ータ５０とチャネルＩＦ部１１間の最大のスループット
の２倍以上にしなければならない。

【００７０】本実施例では、ＣＭアクセス制御部１０４
とＣＭコントローラ１０７間のアクセスパスの帯域幅、
及びＣＭコントローラ１０７とメモリモジュール１０９
間の全帯域幅を、チャネルＩＦ部１１とホストコンピュ
ータ５０間の最大の帯域幅の２倍以上に設定する。これ
により、全チャネルＩＦ部１１を並列に動作させること
が可能となる。

【００７１】本実施例によれば、チャネルＩＦ部１１及
びディスクＩＦ部１２とキャッシュメモリ部１４間のス
ループットを高くすること、チャネルＩＦ部１１及びデ
ィスクＩＦ部１２と共有メモリ部１５間のスループット
を高く、且つアクセス時間を短くすることの両方が可能
となる。これによって、スループットが高く、且つ応答
時間の短いディスクアレイ制御装置を提供できる。

【００７２】ここで、図１５に示すように、チャネルＩ
Ｆ部１１及びディスクＩＦ部１２とキャッシュメモリ部
１４間をスイッチ（ＳＷ）１６を用いた相互結合網１４
０で接続する。この場合にも、図１に示したセレクタ部
１３を介して接続した構成と同様に、キャッシュメモリ
部１４へ複数のアクセスパスを設けることができるた
め、スループットを高めることが可能となる。

【００７３】また図１６に示すように、１つのＣＭア
クセス制御部１０４へ接続されるアクセスパス０：１３
５の本数を図１の構成の倍の４本に増やしたディスクア
レイ制御装置１においても、本実施例を実施する上で問
題はない。ホストＩＦ及びドライブＩＦとして、今後は
ファイバーチャネル等のスループットが１００ＭＢ／ｓ
以上の高速ＩＦが使用されることが多くなると考えられ
る。チャネルＩＦ部１１及びディスクＩＦ部１２でのス
ループットのバランスを考えると、１つのＣＭアクセス
制御部１０４に繋がる全アクセスパス０：１３５のスル
ープットは、チャネルＩＦ部１１内の全ホストＩＦ１０
２、またはディスクＩＦ部１２内の全ドライブＩＦ１０
３のスループットと同等以上にする必要がある。上記の
ようにファイバチャネル等の高速ＩＦを使用する場合
は、図１６に示すように、１つのＣＭアクセス制御部１
０４に繋がるアクセスパス０：１３５の本数を増やすこ
とで、アクセスパス０：１３５のスループットをホスト
ＩＦ１０２あるいはドライブＩＦ１０３のスループット
以上にすることができる。

【００７４】なお、図１５及び図１６のディスクアレイ
制御装置では、耐障害性の向上という観点から、セレク
タ部１３、キャッシュメモリ部１４、及び共有メモリ部
１５をそれぞれ二重化しているが、これらを二重化しな
くても、上述の効果を得られることは言うまでもない。

【００７５】［実施例２］図１において、２つのキャッ
シュメモリ部１４間で、メモリ領域の全部または、一部
を二重化し、キャッシュメモリ部１４へのデータの書き
込み時に二重化した２つの領域に同じデータを書き込む
ことにより、データの信頼性を上げることが可能とな
る。

【００７６】二重化した２つのキャッシュメモリ部１４
へデータを書き込む場合の手順は以下のようになる。

【００７７】アクセス開始の指示を受けたホストＩＦ１
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２１０を通して２つのアドレス、コマン
ドと、１つのデータを送出する。

【００７８】ＣＭアクセス制御部１０４は、データ線２
１０を通して送られてきた２つのアドレス、コマンド
と、１つのデータをパケットバッファ３０３に格納す
る。データ転送制御部３１０はアービトレーションを行
ってパスＩＦ３０１の使用権を決定し、セレクタ３０２
を切り替える。

【００７９】図１１は、二重化した２つのキャッシュメ
モリ部１４へデータを書き込む場合の、ＣＭアクセス制
御部１０４から２つのＣＭコントローラａ、ｂ：１０７
へのアクセスの流れを示している。ＣＭアクセス制御部
１０４内のデータ転送制御部３１０は、アービトレーシ
ョンによってアクセスパス０：１３５の使用権が決定さ
れると、制御線２：２１２によってセレクタ部１３内の
データ転送制御部３１５へアクセス開始を示す信号（Ｒ
ＥＱ）を出す（ステップ７０１）。続いて、アドレス及
びコマンドを２つ連続して送出する（ステップ７０
２）。

【００８０】セレクタ部１３内のデータ転送制御部３１
５は、ＣＭアクセス制御部１０４からＲＥＱ信号を受け
取ると、次にアクセスパス０：１３５を通して送られて
くるアドレス及びコマンドを受信し、ａｄｒ、ｃｍｄ解
析部３０５で解析したアクセス要求に基づいてアービト
レーションを行う（ステップ７０３）。アービトレーシ
ョンの結果、ＣＭコントローラａ、ｂ：１０７への２本
のアクセスパス１：１３６への接続権の両方を得たら、
データ転送制御部３１５はセレクタ３０６を切り替える
（ステップ７０４）とともに、制御線２：２１２によ
り、ＣＭアクセス制御部１０４内のデータ転送制御部３
１０へ、ＣＭコントローラａ、ｂ：１０７への接続権が
得られたことを示す信号（ＡＣＫ）を返す（ステップ７
０５）。次にデータ転送制御部３１５は、制御線３：２
１３によって２つのＣＭコントローラ１０７内のデータ
転送制御部３１５へアクセス開始を示す信号（ＲＥＱ）
を出す（ステップ７０６ａ、７０６ｂ）。続いて、ＣＭ
コントローラａ、ｂ：１０７へアドレス及びコマンドを
１つずつ送出する（ステップ７０７ａ、７０７ｂ）。

【００８１】ＣＭアクセス制御部１０４はＡＣＫ信号を
受けると、パケットバッファ３０３からデータを読み出
し、セレクタ３０２、パスＩＦ３０１を介してアクセス
パス０：１３５へ送出する（ステップ７０９）。セレク
タ部１３は、アクセスパス０：１３５を通して送られて
きた１つのデータを、パスＩＦ３０１及びセレクタ３０
６を介して２つのアクセスパス１：１３６の両方へ送出
する（ステップ７０９ａ、７０９ｂ）。

【００８２】ＣＭコントローラａ、ｂ：１０７内のデー
タ転送制御部３１５は、制御線３：２１３によってＲＥ
Ｑ信号を受け取ると、次にアクセスパス１：１３６を通
して送られてくるアドレス及びコマンドを受信し、ａｄ
ｒ、ｃｍｄ解析部３０５で解析したアクセス要求に基づ
いてアービトレーションを行い（ステップ７０８ａ、７
０８ｂ）、セレクタ３０４を切り替える。アクセスパス
１：１３６を通して送られてくるデータはパケットバッ
ファ３０３に格納する。アービトレーションの結果、メ
モリモジュール１０９へのアクセス権を得たら、メモリ
の制御情報をメモリ制御部３０７へ送出し、メモリアク
セスのための前処理を行う（ステップ７１０ａ、７１０
ｂ）。次に、パケットバッファ３０３からデータを読み
出し、セレクタ３０４を介してメモリモジュール１０９
へ書き込む（ステップ７１１ａ、７１１ｂ）。

【００８３】メモリモジュール１０９へのアクセスが終
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ７１２ａ、７１
２ｂ）。次に、ステータスをセレクタ部１３を介してＣ
Ｍアクセス制御部１０４へ送出する（ステップ７１３
ａ、７１３ｂ）。セレクタ部１３内のデータ転送制御部
３１５はステータスを受け取ると、ＣＭコントローラ
ａ、ｂ：１０７へのＲＥＱ信号をそれぞれオフする（ス
テップ７１４ａ、７１４ｂ）。また、セレクタ部１３は
ＣＭコントローラａ、ｂ：１０７の両方からステータス
を受け取ったら、それらを続けてＣＭアクセス制御部へ
送出する（ステップ７１３）。ＣＭアクセス制御部１０
４内のデータ転送制御部３１０は２つのステータスを受
け取ると、セレクタ部１３へのＲＥＱ信号をオフする
（ステップ７１５）。セレクタ部１３内のデータ転送制
御部３１５はＣＭアクセス制御部１０４からのＲＥＱ信
号のオフを確認すると、ＣＭアクセス制御部１０４への
ＡＣＫ信号をオフする（ステップ７１６）。

【００８４】ＣＭアクセス制御部１０４内のデータ転送
制御部３１０はステータスを受け取ると、制御線１：２
１１により、ホストＩＦ１０２あるいはドライブＩＦ１
０３へキャッシュメモリ部１４へのアクセスの終了を報
告する。

【００８５】上記のように二重化したキャッシュメモリ
部１４にデータを二重に書き込む場合、二重に書き込む
データの一方のデータの書き込み処理を行っている間
に、もう一方のデータが他のアクセスパスからの書き込
み要求によって書き換えられるのを防ぐ必要がある。本
実施例では、共有メモリ部１５にキャッシュメモリ部１
４のディレクトリを格納し、キャッシュメモリ部１４に
アクセスする前に必ず、共有メモリ部１５に格納したデ
ィレクトリにアクセス中を示すビットを立てる。これに
より、キャッシュメモリ部１４内の同じアドレスには同
時に１つのアクセス要求しか発行されないため、二重に
書き込むデータの一方のデータの書き込み処理を行って
いる間に、もう一方のデータが他のアクセスパスからの
書き込み要求によって書き換えられるのを防ぐことがで
きる。

【００８６】［実施例３］ディスクアレイ制御装置１で
は、キャッシュメモリ部１４を複数設けた場合、あるキ
ャッシュメモリ部１４から別のキャッシュメモリ部１４
へデータをコピーする機能が要求される。この機能は、
以下に述べる手順で実現できる。

【００８７】アクセス開始の指示を受けたホストＩＦ１
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号を送出する。それとと
もに、データ線２１０を通して２つのアドレス、コマン
ドを送出する。２つのうちの１つのアドレス及びコマン
ドは、コピー元のアドレスとリードコマンドで、もう１
つのアドレス及びコマンドはコピー先のアドレスとライ
トコマンドである。ここでは、ＣＭコントローラａ：１
０７をコピー元、ＣＭコントローラｂをコピー先として
説明する。

【００８８】ＣＭアクセス制御部１０４は、データ線２
１０を通して送られてきた２つのアドレス、コマンドを
パケットバッファ３０３に格納する。データ転送制御部
３１０はアービトレーションを行ってパスＩＦ３０１の
使用権を決定し、セレクタ３０２を切り替える。

【００８９】図１２は、２つのキャッシュメモリ部間で
データをコピーする場合の、ＣＭアクセス制御部１０４
からＣＭコントローラａ、ｂ：１０７へのアクセスの流
れを示している。ＣＭアクセス制御部１０４内のデータ
転送制御部３１０は、アービトレーションによってアク
セスパス０：１３５の使用権が決定されると、制御線
２：２１２によってセレクタ部１３内のデータ転送制御
部３１５へアクセス開始を示す信号（ＲＥＱ）を出す
（ステップ８０１）。続いて、アドレス及びコマンドを
２つ連続して送出する（ステップ８０２）。

【００９０】セレクタ部１３内のデータ転送制御部３１
５は、ＣＭアクセス制御部１０４からＲＥＱ信号を受け
取ると、次にアクセスパス０：１３５を通して送られて
くるアドレス及びコマンドを受信し、ａｄｒ、ｃｍｄ解
析部３０５で解析したアクセス要求に基づいてアービト
レーションを行う（ステップ８０３）。アービトレーシ
ョンの結果、ＣＭコントローラａ、ｂ：１０７への２つ
のアクセスパス１：１３６への接続権の両方を得たら、
データ転送制御部３１５はセレクタ３０６を切り替える
（ステップ８０４）とともに、制御線２：２１２によ
り、ＣＭアクセス制御部１０４内のデータ転送制御部３
１０へ、ＣＭコントローラａ、ｂ：１０７両方への接続
権が得られたことを示す信号（ＡＣＫ）を返す（ステッ
プ８０５）。次にデータ転送制御部３１５は、制御線
３：２１３によってＣＭコントローラａ、ｂ：１０７内
のデータ転送制御部３１５へアクセス開始を示す信号
（ＲＥＱ）を出す（ステップ８０６ａ、８０６ｂ）。続
いて、ＣＭコントローラａ、ｂ：１０７へそれぞれのア
ドレス及びコマンドを送出する（ステップ８０７ａ、８
０７ｂ）。

【００９１】ＣＭアクセス制御部１０４はＡＣＫ信号を
受けると、アクセスの終了を知らせるステータスの受信
待ち状態に入る。

【００９２】コピー元のＣＭコントローラａ：１０７内
のデータ転送制御部３１５は、制御線３：２１３によっ
てＲＥＱ信号を受け取ると、次にアクセスパス１：１３
６を通して送られてくるアドレス及びコマンドを受信
し、ａｄｒ、ｃｍｄ解析部３０５で解析したアクセス要
求に基づいてアービトレーションを行い（ステップ８０
８）、セレクタ３０４を切り替える。アービトレーショ
ンの結果、メモリモジュール１０９へのアクセス権を得
たら、メモリの制御情報をメモリ制御部３０７へ送出
し、メモリアクセスのための前処理を行う（ステップ８
０９）。次に、メモリモジュール１０９からデータを読
み出し（ステップ８１０）、セレクタ３０４を介してア
クセスパス１：１３６へ送出する（ステップ８１１
ａ）。

【００９３】セレクタ部１３は、アクセスパス１：１３
６を通してＣＭコントローラａ：１０７から送られてき
たデータをＣＭコントローラｂに繋がるアクセスパス
１：１３６へ送出する。（ステップ８１１ｂ）。

【００９４】ＣＭコントローラｂ：１０７内のデータ転
送制御部３１５は、制御線３：２１３によってＲＥＱ信
号を受け取ると、次にアクセスパス１：１３６を通して
送られてくるアドレス及びコマンドを受信し、ａｄｒ、
ｃｍｄ解析部３０５で解析する。その後、データを受信
し始めるのを待って、メモリアクセスのアービトレーシ
ョンに参加する（ステップ８１２）。アクセスパス１：
１３６を通して送られてくるデータはパケットバッファ
３０３に格納する。アービトレーションの結果、メモリ
モジュール１０９へのアクセス権を得たら、メモリの制
御情報をメモリ制御部３０７へ送出し、メモリアクセス
のための前処理を行う（ステップ８１３）。次に、パケ
ットバッファ３０３からデータを読み出し、セレクタ３
０４を介してメモリモジュール１０９へ書き込む（ステ
ップ８１４）。

【００９５】ＣＭコントローラａ、ｂ：１０７は、それ
ぞれＣＭメモリモジュール１０９へのアクセスが終了す
ると、メモリアクセスの後処理を行い、データ転送制御
部３１５においてアクセス状況を示すステータス（ＳＴ
ＡＴＵＳ）を生成する（ステップ８１５、８１８）。次
に、ステータスをセレクタ部１３へ送出する（ステップ
８１６、８１９）。

【００９６】セレクタ部１３内のデータ転送制御部３１
５はステータスを受け取ると、ＣＭコントローラａ、
ｂ：１０７へのＲＥＱ信号をそれぞれオフする（ステッ
プ８１７、８２１）。また、セレクタ部１３は２つのＣ
Ｍコントローラａ、ｂ：１０７の両方からステータスを
受け取ったら、それらを続けてＣＭアクセス制御部へ送
出する（ステップ８２０）。ＣＭアクセス制御部１０４
内のデータ転送制御部３１０は２つのステータスを受け
取ると、セレクタ部１３へのＲＥＱ信号をオフする（ス
テップ８２２）。セレクタ部１３内のデータ転送制御部
３１５はＣＭアクセス制御部１０４からのＲＥＱ信号の
オフを確認すると、ＣＭアクセス制御部１０４へのＡＣ
Ｋ信号をオフする（ステップ８２３）。

【００９７】ＣＭアクセス制御部１０４内のデータ転送
制御部３１０はステータスを受け取ると、制御線１：２
１１により、ホストＩＦ１０２あるいはドライブＩＦ１
０３へキャッシュメモリ部１４へのアクセスの終了を報
告する。

【００９８】ディスクアレイ制御装置１ではまた、１つ
のキャッシュメモリ部１４内のあるアドレスから別のア
ドレスへデータをコピーする機能も要求される。

【００９９】この機能は、図９で示したデータの書き込
み時の手順において、ステップ５１１のメモリモジュー
ル１０９へのライトアクセスの代わりに、メモリモジュ
ール１０９からデータを読み出してＣＭコントローラ１
０７内のパケットバッファ３０３に格納し、続けてその
データをメモリモジュール１０９へ書き込むという処理
を行うことによってで実現できる。

【０１００】［実施例４］図１において、２つの共有メ
モリ部１５間で、メモリ領域の全部または、一部を二重
化し、共有メモリ部１５へのデータの書き込み時に二重
化した２つの領域に同じデータを書き込むことにより、
データの信頼性を上げることが可能となる。

【０１０１】二重化した２つの共有メモリ部１５へデー
タを書き込む場合の手順は、以下のようになる。

【０１０２】マイクロプロセッサ１０１は、制御線５：
２２１によりＳＭアクセス制御部１０５内のデータ転送
制御部３１０へアクセス開始を示す信号を送出する。そ
れとともに、データ線２２０を通して２つのアドレス、
コマンドと、１つのデータを送出する。

【０１０３】ＳＭアクセス制御部１０５は、データ線２
２０を通して送られてきた２つのアドレス、コマンド
と、１つのデータをパケットバッファ３０３に格納す
る。データ転送制御部３１０はアービトレーションを行
ってパスＩＦ３０１の使用権を決定し、セレクタ３０２
を切り替える。

【０１０４】図１３は、二重化した２つの共有メモリ部
１５へデータを書き込む場合の、ＳＭアクセス制御部１
０５から２つのＳＭコントローラ１０８へのアクセスの
流れを示している。２つの共有メモリ部を二重化する場
合、一方をマスタ、もう一方をスレーブに設定する。Ｓ
Ｍアクセス制御部１０５内のデータ転送制御部３１０
は、アービトレーションによって、まずマスタ側のＳＭ
コントローラ１０８へのアクセスパス２：１３７の使用
権を決定し、制御線６：２２２によってマスタ側のＳＭ
コントローラ１０８内のデータ転送制御部３１５へアク
セス開始を示す信号（ＲＥＱ）を出す（ステップ９０
１）。続いて、アドレス、コマンド、及びデータを連続
して送出する（ステップ９０２）。

【０１０５】マスタ側のＳＭコントローラ１０８内のデ
ータ転送制御部３１５は、制御線６：２２２によってＲ
ＥＱ信号を受け取ると、次にアクセスパス２：１３７を
通して送られてくるアドレス、コマンド、及びデータを
受信し、ａｄｒ、ｃｍｄ解析部３０５で解析したアクセ
ス要求に基づいてアービトレーションを行い（ステップ
９０３）、セレクタ３０９を切り替える。データはパケ
ットバッファ３０３に格納する。アービトレーションの
結果、メモリモジュール１０９へのアクセス権を得た
ら、メモリの制御情報をメモリ制御部３０７へ送出し、
メモリアクセスのための前処理を行う（ステップ９０
４）。次に、パケットバッファ３０３からデータを読み
出し、セレクタ３０９を介してメモリモジュール１０９
へ書き込む（ステップ９０５）。

【０１０６】メモリモジュール１０９へのアクセスが終
了すると、メモリアクセスの後処理を行い、データ転送
制御部３１５においてアクセス状況を示すステータス
（ＳＴＡＴＵＳ）を生成する（ステップ９０６）。次
に、ステータスをＳＭアクセス制御部１０５へ送出する
（ステップ９０７）。

【０１０７】ＳＭアクセス制御部１０５はステータスを
受け取ったら、マスタ側のＳＭコントローラ１０８への
アクセスパス２：１３７の使用権を開放せずに、アービ
トレーションによって、スレーブ側のＳＭコントローラ
１０８へのアクセスパス２：１３７の使用権を決定す
る。その後のスレーブ側のＳＭコントローラ１０８への
アクセス手順（ステップ９０８〜９１４）は、マスタ側
のＳＭコントローラ１０８へのアクセス手順（ステップ
９０１〜９０７）と同様である。

【０１０８】ＳＭアクセス制御部１０５内のデータ転送
制御部３１０はスレーブ側のＳＭコントローラ１０８か
らステータスを受け取ると、マスタ側とスレーブ側両方
のＳＭコントローラ１０８へのＲＥＱ信号をオフする
（ステップ７１５ａ、７１５ｂ）。

【０１０９】二重化した共有メモリ部１５にデータを二
重に書き込む場合、上記のように共有メモリ部１５をマ
スタとスレーブに分け、マスタ側、スレーブ側の順でデ
ータを書き込み、スレーブ側へのデータの書き込みが終
わるまで両方のアクセスパス２：１３７を開放しない。
これによりデータを書き込む順番が保証され、二重に書
き込むデータの一方のデータの書き込み処理を行ってい
る間に、もう一方のデータが他のアクセスパスからの書
き込み要求によって書き換えられるのを防ぐことができ
る。

【０１１０】ＳＭアクセス制御部１０５内のデータ転送
制御部３１０はステータスを受け取ると、制御線５：２
２１により、マイクロプロセッサ１０１へ共有メモリ部
１５へのアクセスの終了を報告する。

【０１１１】［実施例５］図１４に、実施例１のディス
クアレイ制御装置１のチャネルＩＦ部１１、ディスクＩ
Ｆ部１２、セレクタ部１３、キャッシュメモリ部１４、
共有メモリ部１５を実装するときの構成を示す。

【０１１２】チャネルＩＦ部１１、ディスクＩＦ部１
２、セレクタ部１３、キャッシュメモリ部１４、共有メ
モリ部１５は、それぞれ独立したパッケージ（ＰＫ）、
すなわち、チャネルＩＦＰＫ１、ディスクＩＦＰＫ２、
セレクタＰＫ３、メモリＰＫ４にそれぞれ実装する。異
なるキャッシュメモリ部１４は、異なるパッケージ上に
実装する。また、異なる共有メモリ部１５も、異なるパ
ッケージ上に実装する。１つのキャッシュメモリ部１４
と１つの共有メモリ部１５は同一のパッケージ上に実装
しても問題ない。図１４では、１つのキャッシュメモリ
部１４と１つの共有メモリ部１５を同一のメモリＰＫ４
上に実装した例を示している。

【０１１３】チャネルＩＦＰＫ１、ディスクＩＦＰＫ
２、セレクタＰＫ３、メモリＰＫ４は、プラッタ５上に
実装し、それを筐体に搭載する。

【０１１４】ここで、各ＰＫをプラッタ５に実装すると
きには、セレクタＰＫ３を中心付近より外側、好ましく
はプラッタの両端に配置することが重要となる。このよ
うな配置により、各ＰＫ間を結ぶ線をプラッタ５上に配
線する際、プラッタ５全体にわたって配線の密度を均一
にでき、プラッタ上の配線を容易になる。

【０１１５】本実施例では、セレクタ部１３をセレクタ
ＰＫ３に実装して、プラッタ５の両端に配置するとし
た。しかし、セレクタ部１３をパッケージに実装せず、
プラッタの両端に直接実装しても問題ない。

【０１１６】［実施例６］図１に示す実施例１のディス
クアレイ制御装置１において、ＳＭアクセス制御部１０
５とＳＭコントローラ１０８間をアクセスパス２：１３
７で接続する代わりに、図７に示すように、２本の共有
バス１３０を介して接続する。ＳＭアクセス制御部１０
５からは、２本の共有バス１３０それぞれに１本ずつ接
続パスを設ける。また、ＳＭコントローラ１０８から
も、２本の共有バス１３０それぞれに１本ずつ接続パス
を設ける。ＳＭアクセス制御部１０５及びＳＭコントロ
ーラ１０８は、それぞれ２つのアービタを有している。
２つのアービタはそれぞれ２本の共有バスのアービトレ
ーション用のアービタである。ＳＭアクセス制御部１０
５からＳＭコントローラ１０８へのアクセスの際は、複
数のアービタの内の１つがマスタとなり、共有バス１３
０の使用権のアービトレーションを行う。そして、使用
権を得たＳＭアクセス制御部１０５がＳＭコントローラ
１０８にアクセスを行う。また、アービタをＳＭアクセ
ス制御部１０５及びＳＭコントローラ１０８内に設ける
代わりに、独立した回路として共有バス１３０に直接接
続しても問題ない。

【０１１７】共有バス接続では、バスのデータ幅を広げ
ることによりデータ転送速度を上げることが可能であ
り、共有メモリ部１５へのアクセス時間を短縮可能であ
る。

【０１１８】上述したように、図１におけるアクセスパ
ス２：１３７のデータ幅は、アクセスパス０：１３５の
データ幅よりも２倍以上小さくすることができるので、
図１のようにチャネルＩＦ部１１及びディスクＩＦ部１
２と共有メモリ部１５との間をスター接続（１対１接
続）しても、共有メモリ部を実装するLSIのピンネック
の問題が生じるケースは少ない。とはいえ、アクセスパ
ス２：１３７の本数が増え過ぎてアクセスパス２：１３
７を実装できないという問題が生じる可能性もある。そ
うした場合、本実施例の共有バス接続が有効となる。

【０１１９】なお、本実施例では、耐障害性の向上とい
う観点から、セレクタ部１３、キャッシュメモリ部１
４、及び共有メモリ部１５をそれぞれ二重化している
が、これらを二重化しなくても、上述の効果を得られる
ことは言うまでもない。

【０１２０】

【発明の効果】本発明によれば、チャネルＩＦ部、ディ
スクＩＦ部−キャッシュメモリ間のアクセスパスについ
てはスループットを高くできる。また、チャネルＩＦ
部、ディスクＩＦ部−共有メモリ間のアクセスパスにつ
いてはスループットを高くでき、かつアクセス時間を短
くできる。これによって、スループットが高く、かつ応
答時間の短いディスクアレイ制御装置を提供することが
可能となる。

【図面の簡単な説明】

【図１】本発明によるディスクアレイ制御装置の構成を
示す図。

【図２】従来のディスクアレイ制御装置の構成を示す
図。

【図３】従来のディスクアレイ制御装置の他の構成を示
す図。

【図４】本発明によるディスクアレイ制御装置内のＣＭ
アクセス制御部の構成を示す図。

【図５】本発明によるディスクアレイ制御装置内のＳＭ
アクセス制御部の構成を示す図。

【図６】本発明によるディスクアレイ制御装置内のセレ
クタ部の構成を示す図。

【図７】本発明によるディスクアレイ制御装置内のキャ
ッシュメモリ部の構成を示す図。

【図８】本発明によるディスクアレイ制御装置内の共有
メモリ部の構成を示す図。

【図９】キャッシュメモリ部へのデータの書き込み時の
手順を示す図。

【図１０】共有メモリ部へのデータの書き込み時の手順
を示す図。

【図１１】二重化した２つのキャッシュメモリ部へデー
タを二重に書き込む時の手順を示す図。

【図１２】１つのキャッシュメモリ部から別のキャッシ
ュメモリ部へデータをコピーする時の手順を示す図。

【図１３】二重化した２つの共有メモリ部へデータを二
重に書き込む時の手順を示す図。

【図１４】本発明によるディスクアレイ制御装置内の実
装の構成を示す図。

【図１５】本発明によるディスクアレイ制御装置内の他
の構成を示す図。

【図１６】本発明によるディスクアレイ制御装置内の他
の構成を示す図。

【図１７】本発明によるディスクアレイ制御装置の構成
を示す図。

【符号の説明】

１…ディスクアレイ制御装置、１１…チャネルＩＦ部、
１２…ディスクＩＦ部、１３…セレクタ部、１４…キャ
ッシュメモリ部、１５…共有メモリ部、２０…磁気ディ
スク装置、５０…ホストコンピュータ、１０１…マイク
ロプロセッサ、１０２…ホストＩＦ、１０３…ドライブ
ＩＦ、１０４…ＣＭアクセス制御部、１０５…ＳＭアク
セス制御部、１０６…内部バス、１０７…ＣＭコントロ
ーラ、１０８…ＳＭコントローラ、１０９…メモリモジ
ュール、１３５…アクセスパス０、１３６…アクセスパ
ス１、１３７…アクセスパス２。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤林昭東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者金井宏樹東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者箕輪信幸神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内Ｆターム(参考） 5B005 JJ01 JJ12 MM12 NN12 WW12 5B065 BA01 CA11 CA30 CE14 CH01

Claims

【特許請求の範囲】

【請求項１】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記磁気ディスク装置に対し
リード／ライトされるデータを一時的に格納するキャッ
シュメモリ部と、前記チャネルインターフェース部及び
前記ディスクインターフェース部と前記キャッシュメモ
リ部との間のデータ転送に関する制御情報を格納する共
有メモリ部とを有し、各チャネルインターフェース部
は、前記ホストコンピュータとのインターフェースと前
記キャッシュメモリ部との間のデータ転送を実行し、各
ディスクインターフェース部は、前記磁気ディスク装置
とのインターフェースと前記キャッシュメモリ部との間
のデータ転送を実行するディスクアレイ制御装置におい
て、前記複数のチャネルインターフェース部及び前記複
数のディスクインターフェース部と前記キャッシュメモ
リ部との間の接続形式が、前記複数のチャネルインター
フェース部及び前記複数のディスクインターフェース部
と前記共有メモリ部との間の接続形式と異なることを特
徴とするディスクアレイ制御装置。
【請求項２】前記複数のチャネルインターフェース部及
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はセレクタ部を介して接続され、前
記複数のチャネルインターフェース部及び前記複数のデ
ィスクインターフェース部と前記共有メモリ部との間
は、それぞれセレクタ部を介さずに接続されていること
を特徴とする請求項１に記載のディスクアレイ制御装
置。
【請求項３】前記複数のチャネルインターフェース部及
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はセレクタ部を介して接続され、前
記複数のチャネルインターフェース部及び前記複数のデ
ィスクインターフェース部と前記共有メモリ部との間は
それぞれは１対１接続されていることを特徴とする請求
項１に記載のディスクアレイ制御装置。
【請求項４】前記複数のチャネルインターフェース部及
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はセレクタ部を介して接続され、前
記複数のチャネルインターフェース部、前記複数のディ
スクインターフェース部、及び前記共有メモリ部は共有
バスに接続されていることを特徴とする請求項１に記載
のディスクアレイ制御装置。
【請求項５】前記複数のチャネルインターフェース部及
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はスイッチを用いた相互結合網によ
って接続され、前記複数のチャネルインターフェース部
及び前記複数のディスクインターフェース部と前記共有
メモリ部との間はそれぞれ直接接続されていることを特
徴とする請求項１に記載のディスクアレイ制御装置。
【請求項６】前記複数のチャネルインターフェース部及
び前記複数のディスクインターフェース部と前記キャッ
シュメモリ部との間はスイッチを用いた相互結合網によ
って接続され、前記複数のチャネルインターフェース部
及び前記複数のディスクインターフェース部と前記共有
メモリ部との間はそれぞれ１対１接続されていることを
特徴とする請求項１に記載のディスクアレイ制御装置。
【請求項７】ホストコンピュータとのインターフェース
を有する複数のチャネルインターフェース部と、磁気デ
ィスク装置とのインターフェースを有する複数のディス
クインターフェース部と、前記複数のチャネルインター
フェース部と前記複数のディスクインターフェース部と
に接続され、前記磁気ディスク装置に対しリード／ライ
トされるデータを一時的に格納するキャッシュメモリ部
と、前記複数のチャネルインターフェース部と前記複数
のディスクインターフェース部とに接続され、前記チャ
ネルインターフェース部及び前記ディスクインターフェ
ース部と前記キャッシュメモリ部との間のデータ転送に
関する制御情報を格納する前記共有メモリ部とを有する
制御装置において、前記複数のチャネルインターフェー
ス部と前記複数のディスクインターフェース部から前記
キャッシュメモリ部に接続されるアクセスパスの本数
は、前記複数のチャネルインターフェース部と前記複数
のディスクインターフェース部から前記共有メモリ部に
接続されるアクセスパスの本数より少ないことを特徴と
するディスクアレイ制御装置。
【請求項８】セレクタ部をさらに有し、前記各チャネル
インターフェース部及び前記各ディスクインターフェー
ス部と前記セレクタ部とは、それぞれアクセスパスによ
り１対１に接続され、前記セレクタ部と前記キャッシュ
メモリ部とは、アクセスパスにより接続され、前記セレ
クタ部を介して前記キャッシュメモリ部と接続された前
記チャネルインターフェース部及び前記ディスクインタ
ーフェース部と前記セレクタ部とを接続する前記アクセ
スパスの本数は、前記セレクタ部と前記メモリ部を接続
する前記アクセスパスの本数より多く、前記各チャネル
インターフェース部及び前記各ディスクインターフェー
ス部と前記共有メモリ部との間はそれぞれアクセスパス
により１対１に接続されていることを特徴とする請求項
７に記載のディスクアレイ制御装置。
【請求項９】ホストコンピュータとの複数のインターフ
ェース部と、磁気ディスク装置との複数のインターフェ
ース部と、前記磁気ディスク装置のデータを一時的に格
納する物理的に独立したキャッシュメモリ部と、制御情
報を格納する物理的に独立した共有メモリ部とを有し、
前記ホストコンピュータとの各インターフェース部及び
前記磁気ディスク装置との各インターフェース部は、そ
れぞれマイクロプロセッサと、前記キャッシュメモリ部
へのアクセスを制御するキャッシュメモリアクセス制御
部と、前記共有メモリ部へのアクセスを制御する共有メ
モリアクセス制御部とを有するディスクアレイ制御装置
において、前記各キャッシュメモリアクセス制御部と前
記キャッシュメモリ部との間は、セレクタ部を介してア
クセスパスにより接続されており、前記各共有メモリア
クセス制御部と前記共有メモリ部との間は、それぞれア
クセスパスにより１対１接続されていることを特徴とす
るディスクアレイ制御装置。
【請求項１０】ホストコンピュータとの複数のインター
フェース部と、磁気ディスク装置との複数のインターフ
ェース部と、前記磁気ディスク装置のデータを一時的に
格納する物理的に独立したキャッシュメモリ部と、制御
情報を格納する物理的に独立した共有メモリ部とを有
し、前記ホストコンピュータとの各インターフェース部
及び前記磁気ディスク装置との各インターフェース部
は、それぞれマイクロプロセッサと、前記キャッシュメ
モリ部へのアクセスを制御するキャッシュメモリアクセ
ス制御部と、前記共有メモリ部へのアクセスを制御する
共有メモリアクセス制御部とを有するディスクアレイ制
御装置において、前記各キャッシュメモリアクセス制御
部と前記キャッシュメモリ部との間は、スイッチを用い
た相互結合網によって接続されており、前記各共有メモ
リアクセス制御部と前記共有メモリ部との間は、それぞ
れアクセスパスにより１対１接続されていることを特徴
とするディスクアレイ制御装置。
【請求項１１】前記各キャッシュメモリアクセス制御部
と前記キャッシュメモリ部との間の前記アクセスパスの
帯域幅を、前記ホストコンピュータと前記ホストコンピ
ュータとのインターフェース部との間の最大の全帯域幅
の２倍以上としたことを特徴とする請求項９または請求
項１０の何れかに記載のディスクアレイ制御装置。
【請求項１２】前記共有メモリ部及び前記キャッシュメ
モリ部を複数有し、該複数の共有メモリ部及び前記複数
のキャッシュメモリ部はそれぞれ二重化されていること
を特徴とする請求項１乃至請求項１１の何れかに記載の
ディスクアレイ制御装置。
【請求項１３】ホストコンピュータとの複数のチャネル
インターフェースと、ディスク装置との複数のディスク
インターフェースと、前記チャネルインターフェースと
前記ディスクインターフェースを１対１接続可能な第一
のアクセスパスと、前記チャネルインターフェースと前
記ディスクインターフェースを接続する第二のアクセス
パスを備え、前記ディスク装置に書き込まれるデータ、
又は前記ディスク装置から読み出されるデータは前記第
一のアクセスパスを介して伝送され、また、データ伝送
に関する制御情報は前記第二のアクセスパスを介して伝
送され、さらに、前記第一のアクセスパスの帯域幅は、
前記第二のアクセスパスの帯域幅よりも広いことを特徴
とするディスクアレイ制御装置。
【請求項１４】ホストコンピュータとの複数のチャネル
インターフェースと、ディスク装置との複数のディスク
インターフェースと、前記チャネルインターフェースと
前記ディスクインターフェースを１対１接続可能なデー
タ用ネットワークと、前記チャネルインターフェースと
前記ディスクインターフェースを接続する制御情報用ネ
ットワークを備え、前記ディスク装置に書き込まれるデ
ータ、又は前記ディスク装置から読み出しされるデータ
は前記データ用ネットワークを介して伝送され、データ
伝送に関する制御情報は前記制御情報用ネットワークを
介して、前記データ用ネットワークとは独立に、伝送さ
れることを特徴とするディスクアレイ制御装置。
【請求項１５】ホストコンピュータとの複数のチャネル
インターフェースと、ディスク装置との複数のディスク
インターフェースを備え、前記チャンネルインターフェ
ースは第一及び第二のアクセス制御部を備え、前記ディ
スクインターフェースは第三及び第四のアクセス制御部
を備え、前記第一のアクセス制御部と前記第三のアクセ
ス制御部は１対１接続可能であり、前記ディスク装置に
書き込まれるデータ、又は前記ディスク装置から読み出
されるデータは、前記第一のアクセス制御部及び前記第
三のアクセス制御部を介して伝送され、データ伝送に関
する制御情報は、前記第二のアクセス制御部及び前記第
四のアクセス制御部を介して伝送されることを特徴とす
るディスクアレイ制御装置。
【請求項１６】ホストコンピュータとの複数のチャネル
インターフェースと、ディスク装置との複数のディスク
インターフェースと、前記複数のチャネルインターフェ
ースと前記複数のディスクインターフェースを接続する
スイッチを備え、データ伝送に関する制御情報は、前記
スイッチを介して伝送されることを特徴とするディスク
アレイ制御装置。
【請求項１７】ホストコンピュータとの複数のチャネル
インターフェースと、ディスク装置との複数のディスク
インターフェースと、前記複数のチャネルインターフェ
ースと前記複数のディスクインターフェースを接続する
第一のスイッチと、前記複数のチャネルインターフェー
スと前記複数のディスクインターフェースを接続する第
二のスイッチを備え、前記ディスク装置に書き込まれる
データ、又は前記ディスク装置から読み出されるデータ
は、前記第一のスイッチを介して伝送され、データ伝送
に関する制御情報は、前記第二のスイッチを介して伝送
されることを特徴とするディスクアレイ制御装置。
【請求項１８】ホストコンピュータとの複数のチャネル
インターフェースと、ディスク装置との複数のディスク
インターフェースと、前記チャネルインターフェースと
第一のアクセスパスを介して接続され、前記ディスクイ
ンターフェースと第二のアクセスパスを介して接続され
たスイッチを備え、前記チャネルインターフェースは、
データ伝送に関する制御情報を前記第一のパスを介して
前記複数のディスクインターフェースと通信し、前記デ
ィスクインターフェースは、データ伝送に関する制御情
報を前記第二のパスを介して前記複数のチャネルインタ
ーフェースと通信することを特徴とするディスクアレイ
制御装置。
【請求項１９】ディスク装置に接続されたディスクアレ
イ制御装置であって、外部装置との第一のインターフェ
ースと、外部装置との第二のインターフェースと、前記
第一のインターフェースと前記第二のインターフェース
を１対１接続可能な第一のアクセスパスと、前記第一の
インターフェースと前記第二のインターフェースを接続
する第二のアクセスパスを備え、前記ディスク装置に書
き込まれるデータ、又は前記ディスク装置から読み出さ
れるデータは、前記第一のアクセスパスを介して伝送さ
れ、データ伝送に関する制御情報は、前記第二のアクセ
スパスを介して伝送され、前記第一のアクセスパスの帯
域幅は前記第二のアクセスパスの帯域幅よりも広いこと
を特徴とするディスクアレイ制御装置。
【請求項２０】ディスク装置に接続されたディスクアレ
イ制御装置であって、外部装置との第一のインターフェ
ースと、外部装置との第二のインターフェースと、前記
第一のインターフェースと前記第二のインターフェース
を１対１接続可能なデータ用ネットワークと、前記第一
のインターフェースと前記第二のインターフェースを接
続する制御情報用ネットワークを備え、前記ディスク装
置に書き込まれるデータ、又は前記ディスク装置から読
み出されるデータは、前記データ用ネットワークを介し
て伝送され、データ伝送に関する制御情報は前記制御情
報用ネットワークを介して、前記データ用ネットワーク
とは独立に、伝送されることを特徴とするディスクアレ
イ制御装置。
【請求項２１】ディスク装置に接続されたディスクアレ
イ制御装置であって、外部装置との第一のインターフェ
ースと、外部装置との第二のインターフェースと、前記
第一のインターフェースと前記第二のインターフェース
を接続する第一のスイッチと、前記第一のインターフェ
ースと前記第二のインターフェースを接続する第二のス
イッチと、前記ディスク装置に書き込まれるデータ、又
は前記ディスク装置から読み出されるデータは前記第一
のスイッチを介して伝送され、データ伝送に関する制御
情報は前記第二のスイッチを介して伝送されることを特
徴とするディスクアレイ制御装置。
【請求項２２】ディスク装置に接続されたディスクアレ
イ制御装置であって、外部装置との複数の第一のインタ
ーフェースと、外部装置との複数の第二のインターフェ
ースと、前記複数の第一のインターフェースと第一のア
クセスパスを介して接続され、前記複数の第二のインタ
ーフェースと第二のアクセスパスを介して接続されたス
イッチを備え、前記第一のインターフェースは、データ
伝送に関する制御情報を前記第一のアクセスパスを介し
て、前記複数の第二のインターフェースと通信し、前記
第二のインターフェースは、データ伝送に関する制御情
報を前記第二のアクセスパスを介して、前記複数の第一
のインターフェースと通信することを特徴とするディス
クアレイ制御装置。
【請求項２３】ホストコンピュータとのインターフェー
スを有する複数のチャネルインターフェース部と、ディ
スク装置とのインターフェースを有する複数のディスク
インターフェース部と、前記チャネルインターフェース
部と前記ディスクインターフェース部を１対１接続可能
な第一のアクセスパスと、前記チャネルインターフェー
ス部と前記ディスクインターフェース部を接続する第二
のアクセスパスを備え、前記ディスク装置に書き込まれ
るデータ、又は前記ディスク装置から読み出されるデー
タは、前記第一のアクセスパスを介して伝送され、デー
タ伝送に関する制御情報は、前記第二のアクセスパスを
介して伝送され、前記第一のアクセスパスの帯域幅は前
記第二のアクセスパスの帯域幅よりも広いことを特徴と
するディスクアレイ制御装置。
【請求項２４】ホストコンピュータとのインターフェー
スを有する複数のチャネルインターフェース部と、ディ
スク装置とのインターフェースを有する複数のディスク
インターフェース部と、前記チャネルインターフェース
部と前記ディスクインターフェース部を１対１接続可能
なデータ用ネットワークと、前記チャネルインターフェ
ース部と前記ディスクインターフェース部を接続する制
御情報用ネットワークを備え、前記ディスク装置に書き
込まれるデータ、又は前記ディスク装置から読み出され
るデータは、前記データ用ネットワークを介して伝送さ
れ、データ伝送に関する制御情報は前記制御情報用ネッ
トワークを介して、前記データ用ネットワークとは独立
に、伝送されることを特徴とするディスクアレイ制御装
置。
【請求項２５】ホストコンピュータとのインターフェー
スを有する複数のチャネルインターフェース部と、ディ
スク装置とのインターフェースを有する複数のディスク
インターフェース部と、前記チャネルインターフェース
部と前記ディスクインターフェース部を接続する第一の
スイッチと、前記チャネルインターフェース部と前記デ
ィスクインターフェース部を接続する第二のスイッチ
と、前記ディスク装置に書き込まれるデータ、又は前記
ディスク装置から読み出されるデータは前記第一のスイ
ッチを介して伝送され、データ伝送に関する制御情報は
前記第二のスイッチを介して伝送されることを特徴とす
るディスクアレイ制御装置。
【請求項２６】ホストコンピュータとのインターフェー
スを有する複数のチャネルインターフェース部と、ディ
スク装置とのインターフェースを有する複数のディスク
インターフェース部と、前記複数のチャネルインターフ
ェース部と第一のアクセスパスを介して接続され、前記
複数のディスクインターフェース部と第二のアクセスパ
スを介して接続されたスイッチを備え、前記チャネルイ
ンターフェース部は、データ伝送に関する制御情報を前
記第一のアクセスパスを介して、前記複数のディスクイ
ンターフェース部と通信し、前記ディスクインターフェ
ース部は、データ伝送に関する制御情報を前記第二のア
クセスパスを介して、前記複数のチャネルインターフェ
ース部と通信することを特徴とするディスクアレイ制御
装置。