JP4432388B2 - 入出力制御装置 - Google Patents

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利晋 宮越
崇 田村
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    • G06F13/10Program control for peripheral devices
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    • G06F13/124Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine

Description

【0001】
【発明の属する技術分野】
本発明は、コンピュータ・ネットワーク内でデータを送受信するための入出力制御装置に関するものであり、特に、コンピュータ・ネットワーク境界を越えてフレームデータを受信、生成、送信するための装置に関するものである。
【0002】
【従来の技術】
超高速データ・リンクの分野においては、飛躍的な技術的発展がある。高性能コンピュータが、データ通信業界の照準となっている。性能に関する必要条件および改善は、マルチメディア、科学的現象の視覚化、およびネットワークの拡張設計のような、データ集約的(data-intensive)で高速のネットワークを使用する用途を生み出した。そして、コンピュータとI/O装置間のネットワーク相互接続にも、さらなる高速化が望まれている。
【0003】
ファイバ・チャネル(FC)は、ワークステーション、メインフレーム、スーパーコンピュータ、デスクトップ・コンピュータ、記憶装置、ネットワーク・サーバおよびその他の周辺機器間で迅速にデータを転送するために、実用的で安価であり、しかも拡張可能な手段を提供するために開発された。ファイバ・チャネルは、American National Standards Institute(ANSI)によって作成された規格を統合した規格集の一般的な名称であり、http://www.t11.org/などで関連仕様が開示されている。また、さらなる高速データ・リンクを可能にするため、2002年にはThe Institute of Electrical and Electronics Engineers(IEEE)により10Gbpsのリンク・スピードを実現する802.3aeが策定され、これをベースとした10GFCがIEEEにて規格化されつつある。
【0004】
このファイバ・チャネルをホスト・プロセッサと接続する手段として、PCI−SIGにて策定されたPeripheral Component Interchange(PCI)を用いる構成が広く用いられており、各社ベンダからファイバ・チャネルのHost Bus Adapter(HBA)が市場に提供されている。また、これらHBAにはファイバ・チャネル・プロトコルを解釈し、主記憶装置(MS)とのデータ転送を制御するためのプロトコル・プロセッサが搭載されることが一般的である。
【0005】
さて、近年の市場要求としてホスト・バスの有効利用が挙げられている。例えば前述のPCIホスト・バスでは、バス・セグメント毎に接続数が規定されており、PCIバスを有効に利用するには一つのHBA上に複数のファイバ・チャネルを接続することが求められている。市場に提供されているHBAでは、複数のファイバ・チャネルを一つのアダプタ上に実現する方法1として、例えば、二つのファイバ・チャネルをホスト・アダプタ上に実現するために、特許文献1に記載されているような単一インタフェースと単一プロトコル・プロセッサを備えた入出力制御装置を2チャネル分搭載し、さらに、システム側とHBA内のバス・セグメントを分離するため、PCIブリッジを搭載する方法が採用されている。
【0006】
また、技術の進歩による高集積LSIを利用し、全く独立した複数のファイバ・チャネル制御回路を一つのLSIに集積する方法2もある。この方法によれば、独立した論理回路コアを一つのLSIに集積するだけですむ。
【0007】
【特許文献1】
特開平5-334223号公報
【0008】
【発明が解決しようとする課題】
しかし、従来技術を適用する上で、市場からのさらなる機能要求を満足させるには次のような課題があげられる。
(課題1)
さらなる多ポート化への市場要求に対して、例えば四つのポートを備えた単一のアダプタを実現するために、従来実施されていた方法1によると、自明的に部品点数が増加する傾向にある。このため、対象となるアダプタ基板の配線密度が増加することによる設計の困難さと基板コストが上昇し、さらにまたアダプタ全体として考えた場合の故障確率が悪化することも懸念される。また、PCIブリッジを介すことによるリクエストのレイテンシが伸び、データ転送性能上の悪影響も考えられる。
(課題2)
一方、方法2によると、複数のファイバ・チャネル機能が完全に独立した論理回路コアであるため、各コアには処理能力の無駄が発生する。一般に、入出力処理は常にピーク性能を維持して行われているわけではなく、何の処理もしていない期間とピーク性能を要求する期間が存在する。このため、長い時間を考えた場合50%程度しかプロトコル・プロセッサが処理していない(アイドル時間が多い)。ただし、プロトコル・プロセッサの性能がピーク性能時の50%程度では、入出力処理がピーク性能を要求した時に長い時間を要するため、通常はピーク時の処理要求を満たせる設計をしている。しかしながら、平均的にはピーク時の50%程度の性能で十分であるのに、プロトコル・プロセッサは一時的に発生するピーク時性能を維持していることとなる。
【0009】
例えば、二つのファイバ・チャネル機能のため、二つの完全に独立した論理コアを一つのLSIに集積した場合を考えてみる。この二つのプロトコル・プロセッサの合計した処理能力は、前記構成の一つのファイバ・チャネル機能のピーク性能に対して二倍の性能を持っていることになる。つまり、完全に独立しているが故にお互いの処理を、お互いのプロトコル・プロセッサに負荷分散することができず、平均的には余剰な処理能力を持つこととなる。
(課題3)
従来技術で述べたように単一ファイバ・チャネル・インタフェースの高速化技術(10GFC)が規格化されつつあり、これを実現するためには、転送レートによる単純な倍数で考えると、プロトコル・プロセッサの処理能力は2Gbps時の五倍以上の性能が必要となる。従来技術で述べた方法1、方法2とも、単純に複数の素子を搭載しただけでは実現できず、高速処理可能なプロセッサ等を導入あるいは開発する必要がある。したがって、2Gbpsから10Gbpsへの処理移行性も考慮すべき課題である。
【0010】
本願発明の目的は、上記課題を解決するために複数の2Gbpsファイバ・チャネルをサポートし、10Gbpsファイバ・チャネルへの移行も考慮した柔軟な入出力制御装置を提供することにある。
【0011】
【課題を解決するための手段】
本願発明の入出力制御装置は、単一の装置内に複数のファイバ・チャネル・インタフェースと、前記インタフェースを独立に制御可能なインタフェース制御回路を備える。
【0012】
さらに、複数のファイバ・チャネル・インタフェース上で行われるプロトコルを解釈、処理するため、フレーム受信などを契機に、プロトコル処理回路が対象となるインタフェースのポートを識別できるポート識別手段と、逆にフレーム送信などの時、対象となるインタフェースのポートを指定できるポート指定手段を備える。
【0013】
さらに、前記ポート識別手段および前記ポート指定手段を用いることで複数ポートの2Gbpsファイバ・チャネルを動作させた場合に、各ポートに対するプロトコル処理を行え、10Gbpsファイバ・チャネルを動作させた場合にも必要な性能を確保できる単一のプロトコル処理回路を備える。
【0014】
【発明の実施の形態】
以下、本願発明の一実施例の回路およびその動作について、図面を用いて説明する。
【0015】
図7は本願発明で実現される入出力制御装置を備えたシステム全体の構成図の一例を示している。ホスト1000は、一台ないし複数台の中央処理装置1001、ホスト・バス・コントローラ1002,主記憶装置1003、PCI/PCI−Xブリッジ1004で構成され、ディスク制御装置2000は、ディスク・コントローラ2002,ディスク装置2001、PCI/PCI−Xブリッジ2003で構成されている。ホスト1000とディスク制御装置2000にはそれぞれ入出力制御装置1および入出力制御装置2が接続されており、ファイバ・チャネル・インタフェースを介してデータのやり取りを行えるものである。
【0016】
図1は本願発明の特徴をもっとも良く示した、入出力制御装置の一実施例であり、本入出力制御装置には、4ポート分の低速なファイバ・チャネル・インタフェース101,201、301、401(本実施例では、2Gbpsを想定しており、以下2Gbpsファイバ・チャネル・インタフェースと表記する)、および1ポート分の高速なファイバ・チャネル・インタフェース501(本実施例では、10Gbpsを想定しており、以下10Gbpsファイバ・チャネル・インタフェースと表記する)を備えている。この時、2Gbpsファイバ・チャネル・インタフェースと、10Gbpsファイバ・チャネル・インタフェースは排他的にのみ動作可能である。また、中央処理装置1001や主記憶装置1003などを含むホスト1000との情報交換を行うため、PCI/PCI−Xインタフェースを採用している。
【0017】
前記ファイバ・チャネル・インタフェースの他端には光ファイバケーブルを介して、それぞれの通信先に接続されており、4本の2Gbpsファイバ・チャネル・インタフェースは、ファイバ・チャネル・インタフェース制御回路100,200,300,400が各々独立、非同期に動作しファイバ・チャネル・インタフェースを制御できるようになっている。10Gbpsファイバ・チャネル・インタフェースは、ファイバ・チャネル・インタフェース制御回路500に接続され、2Gbpsより早いリンク・スピードをサポートできるようになっている。また、本入出力制御装置は、一つのプロトコル処理回路600により、複数のファイバ・チャネル・インタフェース上のプロトコル処理を一括して扱うことができる。
【0018】
まず、ファイバ・チャネル・インタフェースからデータを受信した場合の動作を説明する。通常、ホスト1000に含まれる中央処理装置で動作中のオペレーティングシステム(OS)、アプリケーションなどで発生した入出力動作要求は、PCI/PCI−Xインタフェースなどを介して入出力制御装置に伝達される。この伝達には様々な手段が提供されおり、ここでは詳細を述べないが、本実施例ではプロトコル処理機構に入出力動作要求が伝えられるものである。
【0019】
図4は、ファイバ・チャネル・インタフェース制御回路100,200、300、400で認識、組み立ての対象となるファイバ・チャネルのフレーム・フォーマットである。前記フレームは、デリミタと呼ばれるフレーム区切りを識別するためのオーダ・セットであるSOFおよびEOFと、当該フレームに関する様々な情報を含むヘッダと、誤り検出用のCRC(Cyclic Redundancy Check)と、CRCにて妥当性が保証されたペイロードから構成されている。各ファイバ・チャネル・インタフェース制御回路で受信するデータは、光トランシーバを介して受信したシリアル・データをパラレル・データに転換するシリアライザ・デシリアライザ(SerDes)を経由し、パラレル・データからオーダ・セットの認識、フレーム組み立て、および誤り検出用のCRCなどを用いた誤り検出を行うフレーム解析回路105を経て受信データバッファ21に書き込む準備が整えられる。ファイバ・チャネル・インタフェース制御回路100,200,300,400は、フレームと認識したデータ長をカウントしながらペイロード部分を送出し、最後のペイロード部分を送出した後、ヘッダ部分と計数したペイロード長などを、受信データ線102.202,302,402に送出していく。
【0020】
受信バッファ制御回路20は、受信データ線102,202,302,402上の書き込み要求を認識すると、空いているRLR番号を受信データ・バッファ21の中から選択する。このとき、複数の受信データ線102,202,302,402が同時に要求を送出していた場合、動作サイクル毎にサービスすべきポートを決めておくなどの方法で書き込み要求を順次処理していく。この書き込み処理能力は、10Gbpsのリンク・スピードを十分満足できるようしてあり、当然2Gbpsが4ポート同時に動作しても問題のない構成である。受信データ・バッファ21は、図2の構成になっており各フレームに対応して、RLR2000〜2255のどれか一つに書き込まれる。あるポートからの書き込みが完了した時点で、受信バッファ制御回路20は、受信データスタック22に、該ポートを識別する番号と該ポートから受信したフレームデータが格納されたRLR番号を書き込み(図3)、対応するRLRの利用状態を示すビジービット29をビジー状態に設定する。ビジービット29は、プロトコル処理回路600により、対応するRLR番号に格納されたフレームの処理が完了した時点で空き状態に設定される。受信バッファ制御回路20には、プロトコル処理回路からの10GFCフラグ線601が接続されており、該10GFCフラグ線601が’1’の時、2Gbpsファイバ・チャネル・インタフェース制御回路からの書き込み要求を抑止する手段が提供されている。
【0021】
図3に示されている受信データスタック22は、入力ポインタ23と出力ポインタ24を持つFIFO構成であり、初期状態は入力ポインタと出力ポインタは同じスタック位置を指し示している。本実施例では、256個のスタックが可能である。入力ポインタ23の更新は、前記のフレーム受信完了を契機に行われる。これにより入力ポインタ23と出力ポインタ24の状態をチェックする不一致検出回路25が成立状態となり、割り込み保留レジスタ26が設定される。これと同時に、出力ポインタ24の示すスタックの内容が、受信ポート識別レジスタRPORT27と受信バッファ面識別レジスタRLR28へと読み出され、出力ポインタ24は1スタック分更新される。この時、割り込み保留レジスタ26が設定されている間は、受信ポート識別レジスタRPORT27、受信バッファ面識別レジスタRLR28および出力ポインタ24の更新は抑止され、誤って前記レジスタと出力ポインタが更新されるのを防ぐ役目を果たしている。
【0022】
割り込み保留レジスタ26が設定されると、プロトコル処理回路600は新たなフレームを受信したことを認識し、受信ポート識別レジスタRPORT27および受信バッファ面識別レジスタRLR28を読み出すことで、複数あるファイバ・チャネル・インタフェースのどのポートからのフレームで、該フレームが受信データ・バッファ21のどのRLR番号に格納されているかを識別することができる。プロトコル処理回路600には、割り込み保留レジスタ26をクリヤする手段があり、受信ポート識別レジスタRPORT27および受信バッファ面識別レジスタRLR28の内容をローカル記憶に待避した後などに、前記クリヤ手段を用いて割り込み保留レジスタ26をクリヤする。複数のフレームが、受信データスタック22に保留されていれば、再度割り込み保留レジスタ26が設定される。プロトコル処理回路600は、ここで取得したポート番号およびRLR番号からプロトコルに必要な処理を行い、ホストへのデータ転送が必要であれば、DMA制御回路900にRLR番号で示される受信データ・バッファ内アドレス、主記憶アドレス、およびデータ転送長を指示することができる。データ転送を指示されたDMA制御回路900は、RLR番号から受信データ・バッファ21のデータ位置を特定し、PCI/PCI−X制御回路800を介してホスト1000とのデータ転送を開始する。割り込み保留時のポート番号およびRLR番号の識別手段を提供することで、共通のプロトコル処理回路600で、複数のポートに跨ったプロトコル処理を実施することが可能となり、さらに、フレームの受信報告がフレーム到着順になることから、各ポートはフレーム多重度が大きいほどサービス期間が長くなり、入出力要求に対する負荷バランスも自明的に達成できる。
【0023】
又、複数のファイバ・チャネル・インタフェースに係る受信データ・バッファを共有化することで柔軟なバッファ構成を提供できる。即ち、ファイバ・チャネル・インタフェース制御回路内のそれぞれに当該ポートが利用できる受信データ・バッファ数を定義するレジスタRFCNT106を設け、入出力制御装置の初期化時などに前記RFCNTにポート毎に許容する受信データ・バッファ数を、全バッファ面数の範囲で設定する。本願発明の実施例では255面のバッファ面数を持っているため、例えばポート0は128面、ポート1は64面、ポート2〜3は32面などに設定できる。あるいは、ポート0〜1のみ動作させる場合は、ポート0〜1に128面ずつ設定、あるいは、ポート0のみ動作させる場合は、ポート0に256面を設定しても良い。本手段を提供することにより、長距離伝送時に必要となるバッファ・クレジット数を、HWの変更無しに提供することも可能になる。
【0024】
次に、ファイバ・チャネル・インタフェースへデータを送信する場合の動作を説明する。
【0025】
受信動作時と同様に、入出力動作要求を認識したプロトコル処理回路600は、まず、ファイバ・チャネル・インタフェースへのデータ送信を行うため、送信データ・バッファ11内のバッファ確保と、該バッファへ送信すべきデータを格納する必要がある。バッファの確保は、プロトコル処理回路内でビジー管理を行っても良いし、送信バッファ面指定レジスタTLR12へのバッファ番号設定とビジー状態の設定コマンドを送信バッファ制御回路10に送出してもよいが、どちらかの手段でも本願発明の構成を規定するものではく、バッファ面に対応したビジー・フラグが提供されていればよい。送信データ・バッファ11へのデータ書き込みは、プロトコル処理回路600が対象データを生成し処理回路書き込みデータ線602を介して行う方法1と、プロトコル処理回路600がデータ転送指示をおこなうことでDMA制御回路900がDMA書き込みデータ線902を介して行う方法2が提供されている。方法2において、プロトコル処理回路600から指示されたデータ転送が完了すると、DMA制御回路900は完了報告(割り込み等)する手段を備えている。送信データ・バッファ11には、図5のようにバッファ面数毎に分割されており、例えば図4のファイバ・チャネルのフレーム・フォーマット中のペイロード部を格納できる容量が確保されている。また、フレーム・フォーマット中のSOF、EOF、およびヘッダ部情報は、送信データ・バッファ11のバッファ面数に対応した格納手段が別途提供されており、プロトコル処理回路600からの前記格納手段への書き込み手段も合わせて提供されている。
【0026】
送信すべきデータの準備が完了すると、プロトコル処理回路600は送信バッファ面指定レジスタTLR12に送信データ・バッファ11のバッファ番号を格納し、送信ポート指定レジスタTPORT13には前記送信データ・バッファの内容を送信するファイバ・チャネル・インタフェースのポート番号を格納する。送信ポート指定レジスタTPORT13の後段にあるポート・アドレス・デコーダ(DEC)14はイネーブル付きデコード論理で構成されており、プロトコル処理回路600が送信コマンド線603にトリガ信号を送出することでデコード論理がイネーブルとなり、送信コマンドデコード線17のうちどれか一つに実際の送信指示信号が送出される。したがって、送信ポート指定レジスタTPORT13を設定することにより、一つのプロトコル処理回路600が、複数のファイバ・チャネル・インタフェースへの送信指示を実施できる。また、ポート・アドレス・デコーダ(DEC)14のイネーブル信号入力の前段にあるAND15には、プロトコル処理回路からの10GFCフラグ線601が接続されており、前記10GFCフラグ線601が’1’のとき4つの2Gbpsファイバ・チャネル・インタフェース制御回路への送信コマンドデコード線17が常に無効となる。
【0027】
前記処理にて送出さる送信コマンドデコード線17を受領したファイバ・チャネル・インタフェース制御回路の内の一つは、送信バッファ面指定レジスタTLR12の内容を送信データスタック111に、図6の示す形式で格納する。前記送信データスタック111はFIFOで構成されており、受信バッファ制御回路20と同様に順次送信要求が発生し、送信データスタック111に格納されたTLR番号がフレーム生成回路110に伝達される。フレーム生成回路110には、送信データ・バッファ11から送信すべきデータを読み出す為の送信データ読み出し線18が接続されており、さらにSOF、EOF、ヘッダ情報を読み出す手段も提供されており、さらにCRCコードを生成し、それらを組み立てることで図4のフレームを生成する。生成されたフレームはシリアライザ・デシリアライザ(SerDes)でパラレル・データからビット・シリアル・データに変換され、光トランシーバを経てファイバ・チャネル・インタフェースの他端へと送出される。
【0028】
図1に示されるように、送信データ読み出し線18は、4つの2Gbpsファイバ・チャネル・インタフェース制御回路100,200,300,400が共有しており、プロトコル処理回路600から指示される送信コマンドが連続的に発行されると、送信読み出しデータ線18には異なるポートへのデータが時系列で入れ替わりながら送出される。受信データの受信データ・バッファ21への書き込みと同様に、10Gbpsのリンク・スピードを満足する構成であり、2Gbpsが4ポート同時に読み出しを行っても問題のない構成を、送信データ・バッファ11は備えている。
【0029】
ファイバ・チャネル・インタフェース制御回路100,200,300,400は、フレーム送信が完了すると該送信データ・バッファを解放する。解放する手段は、前述した送信データ・バッファ面毎のビジー・フラグを’0’にすればよい。解放された送信データ・バッファ面は、プロトコル処理回路600が任意のポートのために行うフレーム送信に再利用される。
【0030】
以上、本願発明の一実施例の動作および構成の説明は、主に2Gbpsファイバ・チャネル・インタフェースが4ポート同時に動作する場合について行ってきた。10Gbpsのファイバ・チャネル・インタフェース制御回路には、2Gbps時よりも高速に動作させるため、IEEEの10Gbs仕様で規定されるXGXSなどのサブレイヤ回路が組み込まれている。しかし、基本的な構成は同様であり、プロトコル処理回路600からの10GFCフラグ線601が’1’に設定されるだけであり、2Gbpsの多ポート動作時に発生したバッファへのアクセス競合は存在せず、プロトコル処理回路600は全処理能力を、1ポートの10Gbpsファイバ・チャネルに割り当てることができる。
【0031】
【発明の効果】
本発明によれば、複数ポートのファイバ・チャネル・インタフェースを備え、部品点数が少なく、物理的なホスト・バス占有もなく、プロトコル処理能力の柔軟な分配を可能にした入出力制御装置を提供できる。さらに、高速なファイバ・チャネル・インタフェースに対応する入出力制御装置も提供できる。さらに、長距離伝送への対応も柔軟な入出力制御装置も提供できる。
【図面の簡単な説明】
【図1】本発明の一実施例を適用した入出力制御装置の構成図である。
【図2】本発明の一実施例で用いた受信データ・バッファの構成図である。
【図3】本発明の一実施例で用いた受信データスタックの構成図である。
【図4】ファイバ・チャネルで利用されるフレーム・フォーマットを示す図である。
【図5】本発明の一実施例で用いた送信データ・バッファの構成図である。
【図6】本発明の一実施例で用いた送信データスタックの構成図である。
【図7】本発明で実現される入出力制御装置を備えたシステム全体の一構成図である。
【符号の説明】
1 ホスト装置に接続された入出力制御装置
2 ディスク制御装置に接続された入出力制御装置
10 送信バッファ制御回路
11 送信データ・バッファ
12 送信ポート指定レジスタ
13 送信バッファ面指定レジスタ
20 受信バッファ制御回路
21 受信データ・バッファ
22 受信データスタック
27 受信ポート識別レジスタ
28 受信バッファ面識別レジスタ
100,200,300,400 2Gbps用のファイバ・チャネル・インタフェース制御回路
101,201,301,401 2Gbpsファイバ・チャネル・インタフェース
500 10Gbps用のファイバ・チャネル・インタフェース制御回路
501 10Gbpsファイバ・チャネル・インタフェース
600 プロトコル処理回路
800 PCI/PCI−X制御回路
900 DMA制御回路
1000 ホスト装置
2000 ディスク制御装置

Claims (8)

  1. フレーム単位でデータを送受信するインタフェースを制御する入出力制御装置において、前記インタフェースをポート毎に独立して制御する複数のインタフェース制御回路と、前記複数のインタフェース制御回路が受信したフレームデータを共通の受信データ・バッファに格納する受信バッファ制御回路と、前記複数のインタフェース制御回路を介して各ポートにおける送受信データの処理をする単一のプロトコル処理回路とを備え、各インタフェース制御回路は、当該ポートが使用できる前記受信データ・バッファのバッファ容量を設定するレジスタを備え、前記受信バッファ制御回路は、あるインタフェース制御回路からのフレームデータを前記受信データ・バッファに格納した際に、当該インタフェース制御回路のポート識別情報とフレームデータを格納した前記受信データ・バッファのバッファアドレス情報を格納する受信データスタックを備えた入出力制御装置。
  2. 前記受信バッファ制御回路は、前記受信データスタックの内容を順次読み出して格納する受信ポート識別レジスタと受信バッファアドレス情報レジスタを備え、前記プロトコル処理回路は前記受信バッファ制御回路からの処理要求時に、前記受信ポート識別レジスタと前記受信バッファアドレス情報レジスタの内容を読み出してプロトコル処理を行う請求項記載の入出力制御装置。
  3. 前記インタフェースはファイバ・チャネル・インタフェースである請求項1記載の入出力制御装置。
  4. 2Gbpsファイバ・チャネル・インタフェースを4ポート分備えた請求項記載の入出力制御装置。
  5. 2Gbpsファイバ・チャネル・インタフェースを4ポート分と10Gbpsファイバ・チャネル・インタフェースを1ポート分備え、前記2Gbpsファイバ・チャネル・インタフェースと前記10Gbpsファイバ・チャネル・インタフェースを排他的に動作させる請求項記載の入出力制御装置。
  6. 前記複数のインタフェース制御回路が受信する複数のフレームに対し、各フレームをどのインタフェース制御回路が受信したかを識別するポート識別手段と、フレームを送信させるべきインタフェース制御回路を設定するポート指定手段を備えた請求項1記載の入出力制御装置。
  7. 前記複数のインタフェースはインタフェース物理媒体が相互に異なるインタフェースから成り、同一インタフェース物理媒体である複数のインタフェースと、当該インタフェース物理媒体とは異なるインタフェース物理媒体であるインタフェースとを切り替える手段を備えた請求項1記載の入出力制御装置。
  8. 中央処理装置と主記憶装置とブリッジ回路がホストバスにより接続されたホストと、ディスクコントローラにディスク装置とブリッジ回路が接続されたディスク制御装置からなるコンピュータシステムにおいて、前記ホストのブリッジ回路と前記ディスク制御装置のブリッジ回路のそれぞれに請求項記載の入出力制御装置を接続し、ファイバ・チャネル・インタフェースを介してデータの送受信を行うコンピュータシステム。
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