JPH0553902A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のマイクロプロセッサによる共通のメモ
リへのアクセスにおいてデュアルポートＲＡＭ機能、Ｆ
ＩＦＯ機能，ＤＭＡ機能などの設定が可能なメモリ制御
回路を提供する。 【構成】 バスアービタ回路は、メモリに対するアクセ
スの優先順位を調停し、優先順位の高いマイクロプロセ
ッサのアドレスとデータを選択するアドレス切替信号と
データ切替信号を出力し、優先順位の低いマイクロプロ
セッサにアクセスを待機させる信号を出力する。これに
よりデュアルポートＲＡＭ機能を実現する。また、レジ
スタにアクセスし、マイクロプロセッサによりメモリの
所定のエリアをＦＩＦＯエリアとして設定する。このＦ
ＩＦＯエリアに対しアクセスがあると、ＦＩＦＯ制御回
路は、ＦＩＦＯ制御を行う。また、ＦＩＦＯエリアに対
してＤＭＡ制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のマイクロプロセ
ッサによる共通メモリへの通信を制御するメモリ制御素
子に関する。

【０００２】

【従来の技術】マイクロプロセッサを使ったシステムに
おいて、システム全体を管理・制御するマスターＣＰＵ
とは別に、１部の入出力制御や演算機能を別のスレーブ
ＣＰＵが受け持って、分散して処理を行い、システム全
体の効率を上げることは既によく行なわれている。

【０００３】このとき、マスターＣＰＵとスレーブＣＰ
Ｕの間でデータの送受信が行われるが、このデータの受
け渡しのために、従来は次のような方法を用いていた。 （ａ）マスターＣＰＵとスレーブＣＰＵの双方からアク
セスできるデュアルポートＲＡＭを用いる。 （ｂ）標準のＲＡＭを周辺回路でデュアルポート化させ
て双方からアクセスする。 （ｃ）先入れ先出し機能を持ったＦＩＦＯ（ファースト
イン・ファーストアウト）メモリを用いる。

【０００４】

【発明が解決しようとする課題】しかし、これらの方法
には、次のような問題があった。 （ａ），（ｂ）は、専用ＩＣが必要であり、記憶できる
容量が初めから決まっており、記憶容量は小さい。ま
た、専用ＩＣは高価である。 （ｂ），（ｃ）は、周辺回路がかなり大きく、余分な基
板面積が必要になる。 （ａ），（ｂ）は、高速データ転送をおこなうためのＤ
ＭＡ転送がしにくい。 （ｃ）は、１本では必要な機能を得ることはできず、複
数本と周辺回路を必要として、特に大きな基板面積と費
用を必要とする。また、互いに相手のＣＰＵに割り込み
をかけるには、特別の回路が必要となり、通信のタイミ
ングがとりにくく、制御プログラムも複雑である。 そこで、ＣＰＵ間のデータの受け渡しにおいて、これら
の各種機能を組み合わせると、その相乗効果が大きいと
考えられる。

【０００５】本発明の目的は、複数のマイクロプロセッ
サによる共通のメモリへのアクセスにおいてデュアルポ
ートＲＡＭ機能、ＦＩＦＯ機能、ＤＭＡ機能などの設定
が可能なメモリ制御回路を提供することである。

【０００６】

【課題を解決するための手段】本発明に係る第１のメモ
リ制御回路は、２個のマイクロプロセッサから共通のメ
モリへの通信を制御するメモリ制御回路であって、２個
のマイクロプロセッサからのアクセス要求信号について
メモリに対するアクセスの優先順位を調停し、優先順位
の高いマイクロプロセッサのアドレスとデータを選択す
るアドレス切替信号とデータ切替信号を出力し、優先順
位の低いマイクロプロセッサにアクセスを待機させる信
号を出力するバスアービタ回路と、マイクロプロセッサ
によりメモリの所定のエリアをＦＩＦＯエリアとして設
定するためのレジスタを備えるＦＩＦＯエリア設定回路
と、上記の２個のマイクロプロセッサからのアドレスラ
インに接続され、上記のＦＩＦＯエリアに対しアクセス
が要求されたとき、書き込みの場合に先頭アドレスから
順番に書込アドレスを表すＦＩＦＯアドレス信号を発生
し、読み出しの場合に先頭アドレスから順番に読出アド
レスを表すＦＩＦＯアドレス信号を発生するＦＩＦＯ制
御回路と、上記の２個のマイクロプロセッサのアドレス
ラインに接続され、ＦＩＦＯエリア以外に対してバスア
ービタ回路からのアドレス切替信号に対応するアドレス
を選択してメモリに出力し、ＦＩＦＯ制御回路からＦＩ
ＦＯアドレス信号が入力されたときはそのアドレスをメ
モリに出力するアドレス切替回路と、上記の２個のマイ
クロプロセッサのデータラインに接続され、バスアービ
タ回路からのデータ切替信号に対応するデータラインを
選択してメモリに接続するデータ切替回路とからなるこ
とを特徴とする。本発明に係る第２のメモリ制御回路
は、２個のマイクロプロセッサから共通のメモリへの通
信を制御するメモリ制御回路であって、上記の２個のマ
イクロプロセッサからメモリに対しアクセスが要求され
たとき、書き込みの場合に先頭アドレスから順番に書込
アドレスを表すＦＩＦＯアドレス信号を発生し、読み出
しの場合に先頭アドレスから順番に読出アドレスを表す
ＦＩＦＯアドレス信号を発生するＦＩＦＯ制御回路と、
上記の２個のマイクロプロセッサのデータラインに接続
され、アクセスを要求したマイクロプロセッサに対応す
るデータラインを選択してメモリに接続するデータ切替
回路と、上記の２個のマイクロプロセッサからのＤＭＡ
制御信号に対応して、ＦＩＦＯ制御回路の制御の下でア
クセスがなされる上記のメモリとの間でのＤＭＡ転送を
制御するＤＭＡ制御回路と、上記のメモリにおける記憶
データの残量が所定の値を越える場合にＤＭＡ制御回路
を起動可能とするＤＭＡ起動回路を備えることを特徴と
する。

【０００７】

【作用】本発明に係る第１のメモリ制御回路は、複数の
マイクロプロセッサから１つのメモリをデュアルポート
ＲＡＭ、ＦＩＦＯメモリとしてアクセスできるように制
御する。このため、マイクロプロセッサから各種制御デ
ータをアクセスできるレジスタを備え、このレジスタを
基にＦＩＦＯエリアを任意の位置に設定できる。そし
て、ＦＩＦＯ制御回路、アドレス切替回路、データ切替
回路によりＦＩＦＯメモリとして使用する。また、バス
アービタ回路、アドレス切替回路、データ切替回路によ
りＦＩＦＯエリアの外の位置でデュアルポートＲＡＭと
して使用できる。本発明に係る第２のメモリ制御回路
は、複数のマイクロプロセッサから１つのメモリをＦＩ
ＦＯ制御回路によりＦＩＦＯメモリとしてアクセスで
き、かつＤＭＡ制御回路をある条件の下で起動可能とす
ることによりＤＭＡ転送が可能である。

【０００８】

【実施例】以下、図面を参照して本発明による実施例に
ついて説明する。 （ａ）マルチプロセッサシステムの構成 図１は、本発明の実施例のメモリ制御素子１００を用い
たマルチプロセッサシステムのブロック図を示す。メモ
リ制御素子１００は、マスターＣＰＵ２００及びスレー
ブＣＰＵ３００と、アドレスライン（１６ビット）、デ
ータライン（８ビット）、制御信号ラインを通して接続
される。メモリ制御素子１００は、ＣＰＵ２００、３０
０により制御され、この制御の下で、アドレスライン
（１６ビット）、データライン（８ビット）、各種制御
信号ラインを通して、共通のＲＡＭ４００をアクセスす
る。図示しないが、各ＣＰＵ２００、３００は、それぞ
れ、システムＲＯＭ，システムＲＡＭ、ユーザーロジッ
ク回路などに接続されて、１つのシステムを構成してい
る。

【０００９】スレーブＣＰＵ３００とメモリ制御素子１
００との間のアクセスのため、スレーブＣＰＵ３００か
ら、アドレスを送るアドレス信号ＳＡＤ_0〜15、データ
を送るデータ信号ＳＤＴ_0〜7、ＲＡＭ４００におけるデ
ュアルポートＲＡＭエリア，ＦＩＦＯエリアなどをアク
セスするときアサートするメモリセレクト信号ＳＭＥ、
メモリ制御素子１００の内部レジスタをアクセスすると
きアサートする信号ＳＩＯＥ、読み出しのための読出イ
ネーブル信号ＳＲＥ、書き込みのための書込イネーブル
信号ＳＷＥが送られる。一方、メモリ制御素子１００か
ら、メモリアクセスのときに同時にアクセスが起こった
り、一方がアクセス中に他方からアクセス要求を出した
ときに待機させるためのウエイト信号ＳＡＣＴを出力す
る。この信号は、ＲＡＭ４００のアクセスタイムがＣＰ
Ｕの速度に対応出来ないときのウエイト信号にもなる。
割り込みのため、スレーブＣＰＵ３００に割り込みをか
けるための割込要求信号ＳＩＮＴ、割込ベクターをデー
タバスを通してスレーブＣＰＵ３００に送る割込アクノ
ーレッジ信号ＳＩＡＫ、割込ベクター転送時のディジー
チェーン接続のための入力信号ＳＩＡＩと出力信号ＳＩ
ＡＯが通信される。さらに、ＤＭＡ転送制御のために、
ＤＭＡ要求信号ＳＤＲＱ、データのＤＭＡ転送を開始す
るためのＤＭＡアクノーレッジ信号ＳＤＡＫ、ＤＭＡ転
送の終了の確認のためのＤＭＡ終了信号ＳＤＴＣが通信
される。

【００１０】同様に、マスターＣＰＵ２００とメモリ制
御素子１００との間のアクセスのため、マスターＣＰＵ
２００から、アドレスを送るアドレス信号ＨＡ
Ｄ_0〜15、データを送るデータ信号ＨＤＴ_0〜7、デュア
ルポートＲＡＭエリア，ＦＩＦＯエリアなどをアクセス
するときアサートするアクセスセレクト信号ＨＣＥ、読
み出しのための読出イネーブル信号ＨＲＥ、書き込みの
ための書込イネーブル信号ＨＷＥが送られる。一方、メ
モリ制御素子１００から、メモリアクセスのときに同時
にアクセスが起こったり、一方がアクセス中に他方から
アクセス要求を出したときに待機させるためのウエイト
信号ＨＡＣＴを出力する。この信号は、ＲＡＭ４００の
アクセスタイムがＣＰＵの速度に対応出来ないときのウ
エイト信号にもなる。割り込みのため、マスターＣＰＵ
２００に割り込みをかけるための割込要求信号ＨＩＮ
Ｔ、割込ベクターをデータバスを通してマスターＣＰＵ
２００に送る割込アクノーレッジ信号ＨＩＡＫ、割込ベ
クター転送時のディジーチェーン接続のための入力信号
ＨＩＡＩと出力信号ＨＩＡＯが通信される。さらに、Ｄ
ＭＡ転送制御のために、ＤＭＡ要求信号ＨＤＲＱ、デー
タのＤＭＡ転送を開始するためのＤＭＡアクノーレッジ
信号ＨＤＡＫ、ＤＭＡ転送の終了の確認のためのＤＭＡ
終了信号ＨＤＴＣが通信される。

【００１１】ＲＡＭ４００は、後で詳しく説明するよう
に、通常のＲＡＭ（シングルポートＲＡＭ）として使用
できるとともに、デュアルポートＲＡＭ、ＦＩＦＯメモ
リとしても使用できる。図２は、ＲＡＭ４００のアドレ
スマップの一例を示す。本実施例では、１個のデュアル
ポートＲＡＭエリア４０２と４個のＦＩＦＯエリア４０
４、４０５、４０６、４０７が設けられている。ここ
に、ＦＩＦＯエリア４０４〜４０７はＣＰＵから任意に
設定でき、それぞれ、後に説明する４個のＦＩＦＯ制御
回路２０に対応する。また、これらのＦＩＦＯエリア４
０４〜４０７と特定のアドレス（割り込みなどに用い
る）とを除いたエリアは、任意にデュアルポートＲＡＭ
エリアとして設定できる。

【００１２】また、メモリ制御素子１００とＲＡＭ４０
０の間は、ＲＡＭ４００へのアドレス信号ＲＡＤ、ＲＡ
Ｍ４００へのデータ信号ＲＤＴ、ＲＡＭ４００へのアク
セスのときにアサートするアクセスセレクト信号ＲＣ
Ｅ、読み出しのためのＲＡＭ読出イネーブル信号ＲＲ
Ｅ、書き込みのための書込イネーブル信号ＲＷＥ_0〜3が
通信される。信号ＲＷＥが４本であるのは、８ビット幅
だけでなく、１６、３２ビット幅のＣＰＵ、ＲＡＭに対
応可能にするためである。

【００１３】ここで、スレーブＣＰＵ３００のアドレス
ラインＳＡＤは、任意の本数でいいが、一般的にはスレ
ーブＣＰＵ３００と共通ＲＡＭ４００への本数は、同じ
数とすることによって、スレーブＣＰＵ３００からＲＡ
Ｍ４００の全エリアにアクセスできるようにする。マス
ターＣＰＵ２００のアドレスラインＨＡＤは、標準的な
使い方をするには、スレーブＣＰＵのアドレスライン数
より少なくてもよいが、汎用性を持たせるためにスレー
ブＣＰＵ３００と同じ数にする。そして、上位アドレス
は内部でデコードされる。本実施例では、アドレスライ
ン数は、１６本として、２¹²＝６４ｋワードまでサポー
トしている。各データラインＳＤＴ，ＨＤＴも、任意の
本数でいいが、コンピュータ業界の標準の最低数である
８本とした。

【００１４】また、外部にバッファを付けることによっ
て、１６、３２ビットのＣＰＵに対してもサポートす
る。すなわち、８ビット以上の幅のデータを扱うため
に、各ＣＰＵ２００、３００とＲＡＭ４００の間にそれ
ぞれデータバッファ４１０、４２０を設け、３２ビット
幅までのデータをメモリ制御素子１００からの制御信号
により扱えるようにする。これにより、ホストＣＰＵ２
００とスレーブＣＰＵ３００のデータ幅が違っても、両
者の間で自然にデータ変換ができる。すなわち、バッフ
ァ４１０は、スレーブＣＰＵ３００の８ビット目以降の
データラインと接続され、かつＲＡＭ４００のデータラ
インと接続される。そして、メモリ制御素子１００か
ら、バッファ４２０の制御信号ＳＤＢＥ_0〜3とバッファ
の方向指定信号ＤＢＤＩがバッファ４１０に送られる。
これにより、８ビット単位でデータ幅の拡張が可能にな
る。同様に、バッファ４２０はマスターＣＰＵ２００の
８ビット目以降のデータラインと接続され、かつＲＡＭ
４００のデータラインと接続される。そして、メモリ制
御素子１００から、バッファ４１０の制御信号ＨＤＢＥ
とバッファの方向指定信号ＤＢＤＩがバッファ４１０に
送られる。

【００１５】一般的には、マスターＣＰＵ２００は、簡
単なマクロ命令を与え、その後のローカルな仕事は、ス
レーブＣＰＵ３００に任せてしまうようにする。スレー
ブＣＰＵ３００は、ローカルなもろもろの処理と共に、
メモリ制御素子１００の機能設定などを行なう。本メモ
リ制御素子１００を制御するための各種データは、スレ
ーブＣＰＵ３００側から信号ＳＩＯＥで本メモリ制御素
子内のレジスタ１２（図３）に書き込む。マスターＣＰ
Ｕ２００は、スレーブＣＰＵ３００が処理した最終的な
データを受け取り、システム全体の制御を行なう。そこ
で、マスターＣＰＵ２００からのアクセスが簡単になる
ようなシステム構成をとる。

【００１６】なお、その他の制御信号も、コンピュータ
業界の標準のＣＰＵ、ＲＡＭに合わせる。何本かの制御
信号の機能は、プログラマブルにし、種類の異なるＣＰ
Ｕにも対応可能にする。

【００１７】なお、現在、ＩＣの集積度の関係で、メモ
リ制御素子１００と共通ＲＡＭ４００は別のチップにな
っているが、将来は１チップにまとめることが可能であ
る。そうすれば、ＩＣのピン数も大幅に少なくなり、必
要基板面積は非常に小さくなる。このとき、ＲＡＭは標
準の単純なものでよいため、比較的簡単に大容量の素子
を作ることができる。

【００１８】（ｂ）メモリ制御回路の構成 メモリ制御素子１００は、図３に示すように、より詳細
には、バスアービタ・制御回路（図４参照）１０、ＦＩ
ＦＯ制御回路（図５参照）２０、アドレス切替回路３
０、データ切替回路４０およびＤＭＡ制御回路（図６参
照）５０からなる。これらの回路は、１個のモノリシッ
ク集積回路に一体化される。

【００１９】バスアービタ・制御回路１０は、双方のＣ
ＰＵ２００、３００からのアクセス要求が起きたときに
優先順位を決め、それに対応した制御を行なう回路であ
り、ＣＰＵ２００、３００から、それぞれ、アクセス要
求信号、アドレス信号を受け取る。バアスービタ・制御
回路１０は、バスアービタ回路１１、スレーブＣＰＵ３
００からアクセスできる各種レジスタ１２の外、各種制
御回路（図４のＦＩＦＯ書込・読出信号発生回路や、図
６のＤＭＡ起動回路など）を備えている。バスアービタ
回路１１は、優先順位のあるＣＰＵのアドレスライン、
データラインを選択するためのアドレス切替信号、デー
タ切替信号をアドレス切替回路３０、データ切替回路４
０に送り、そのアドレスライン、データラインをライン
ＲＡＤ，ＲＤＴを介してＲＡＭ４００に接続させる。さ
らに、ＲＡＭ４００に読み書きなどのＲＡＭ制御信号
（ＲＣＥ，ＲＲＥ，ＲＷＥ）を送る。そして、他方のＣ
ＰＵには、ウエイト信号などを送り、アクセスを待機さ
せる。これによって、標準シングルポートＲＡＭに対す
るデュアルポートＲＡＭ制御を行なう。

【００２０】レジスタ１２にはスレーブＣＰＵ３００か
ら信号ＳＩＯＥでアクセスでき、各種の値がセットされ
る。この値を基に各種の制御が行われる。レジスタ１２
にセットされる値には、マスターアドレスの長さ（デュ
アルポートＲＡＭ上の容量）、そのＲＡＭ上の位置（上
記のデコードされたアドレス）、マスターアクセス上の
位置デコードデータ、ＦＩＦＯエリアのＲＡＭ上の位
置、ＦＩＦＯエリアの長さ、マスター／スレーブＣＰＵ
からアクセスするときのレジスタ上の位置、ＦＩＦＯの
方向、マスター／スレーブＣＰＵへ割り込みをかけると
きの条件、ＤＭＡ動作を可能とするかどうか、ＤＭＡ動
作開始の条件などがある。

【００２１】双方のＣＰＵ２００、３００からレジスタ
１２にＦＩＦＯエリアとして設定されている特定のアド
レス（このアドレスはプログラマブルに設定できる。）
にアクセスすると、ＦＩＦＯ（先入れ先出し）の動作を
行なう。レジスタ１２には、ＦＩＦＯ転送方向を設定す
るＦＩＦＯ方向ビットも設定されている。バスアービタ
・制御回路１０の中のＦＩＦＯ書込・読出信号発生回路
（図４参照）は、ＦＩＦＯエリアにアクセスするアドレ
スを検出すると、ＦＩＦＯ書込命令、ＦＩＦＯ読出命令
をＦＩＦＯ制御回路２０に送る。ＦＩＦＯ制御回路２０
は、複数個（ここでは４個）からなり、その個数分のＦ
ＩＦＯ制御回路として動作する。ＦＩＦＯ制御回路２０
は、データの方向にしたがって、データ書き込みまたは
読み込みのカウンタのアドレスデータを選び、アドレス
切替回路３０に読み書きのアドレスを表すＦＩＦＯアド
レス信号を送る。

【００２２】アドレス切替回路３０は、両ＣＰＵ２０
０、３００からアドレスを受け取り、アービタ・制御回
路１０からのアドレス切替信号により選択されたアドレ
スを、ＲＡＭ４００にアドレスとして送る。また、ＦＩ
ＦＯ制御モードでは、ＦＩＦＯ制御回路２０から受け取
ったＦＩＦＯアドレス信号を優先的にＲＡＭ４００にア
ドレスとして送る。

【００２３】データ切替回路４０は、両ＣＰＵ２００、
３００からのデータラインを、アービタ・制御回路１０
からのデータ切替信号により選択し、ＲＡＭ４００に接
続する。

【００２４】また、ＤＭＡ起動において、バスアービタ
・制御回路１０は、ＣＰＵからＤＭＡ制御信号を受け取
ると、レジスタのＤＭＡ可能ビットを設定してＤＭＡ転
送の方向を設定するとともに、ＤＭＡ制御回路５０を起
動し、所定のＦＩＦＯエリアに対してＤＭＡ転送を行う
（図６参照）。なお、ＤＭＡ制御回路５０は、マスター
ＣＰＵ２００に対するＤＭＡ制御を行なうＤＭＡ制御回
路５２ＨとスレーブＣＰＵ３００に対するＤＭＡ制御を
行なうＤＭＡ制御回路５２Ｓとからなる。ＤＭＡ制御回
路５２Ｈ，５２Ｓとしては、従来から知られた回路を用
い、ＤＭＡ転送について、１ワードづつ転送するシング
ルモードとまとめて転送するバーストモードおよびメモ
リからメモリへのデュアルアドレスモードとメモリから
Ｉ／Ｏポートへのシングルアドレスモード等をサポート
できる。

【００２５】双方のＣＰＵから一定の条件で他方のＣＰ
Ｕに対して上述の各種割込信号を用いて割り込みをかけ
ることができる。割り込みをかけることができる条件は
以下のとおりである。 １．特定のアドレスへの読み出しによる割り込み。（こ
の特定のアドレスはプログラマブルであり、スレーブＣ
ＰＵ３００から設定できる。） ２．ＦＩＦＯエリアへのデータ蓄積量が、特定の値にな
ったとき。 ３．スレーブＣＰＵ３００から特定のレジスタにデータ
を書き込むことによって、マスターＣＰＵ２００に割り
込みをかける。 もちろん、割り込みをかけるか否かはプログラマブルに
なっており、ユーザーは必要な条件のときにのみ割り込
みをかけるように設定を行なう。たとえば、バスアービ
タ・制御回路１０内のマスターＣＰＵ２００とスレーブ
ＣＰＵ３００に対する割込制御回路１８Ｈ，１８Ｓが条
件（２）を検出すると、ＣＰＵに割込制御信号が送られ
る。

【００２６】（ｃ）デュアルポートＲＡＭ機能 ＲＡＭ４００は、マスターＣＰＵ２００、スレーブＣＰ
Ｕ３００から通常のＲＡＭ（シングルポートＲＡＭ）と
してアクセスできる。また、同時にアクセスが起こった
り、一方がアクセス中に他方がアクセス要求を出したと
き、バスアービタ１１により優先順位が決定され、一方
のＣＰＵのアドレスライン、データラインを切替回路３
０、４０を通してＲＡＭ４００と接続し、他方のＣＰＵ
にウエイト信号を出して待機させる。この制御をデュア
ルポートＲＡＭ制御という。

【００２７】デュアルポートＲＡＭエリアとしては、Ｒ
ＡＭ４００において、スレーブＣＰＵ３００からの割り
込みステータスに使用する特定のアドレスとＦＩＦＯエ
リアとして設定されたエリア以外の任意の位置に設定で
きる。本実施例では、スレーブＣＰＵ３００とＲＡＭ４
００のアドレスエリアは等しくし、スレーブＣＰＵ３０
０は、ＲＡＭ４００の全エリアをアクセスできる。マス
ターＣＰＵ２００からのアクセスエリアは狭いのが一般
的である。最低２ワードでアクセスできる。２ワードの
レジスタをセレクトするには、１ビットのアドレスでよ
い。マスターＣＰＵ２００から、１ビットのアドレスを
含む１６ビットの入力があれば、残りの１５ビットを内
部でデコードしてアドレスを決定すれば、外部回路が少
なくてすむ。既に述べたように、マスターアドレスの長
さ（デュアルポートＲＡＭ上の容量）、そのＲＡＭ上の
位置（上記のデコードされたアドレス）、マスターアク
セス上の位置デコードデータなどは、すべてプログラマ
ブルであり、スレーブＣＰＵ３００からメモリ制御素子
１００内のレジスタ１２に設定できる。

【００２８】（ｄ）ＦＩＦＯ機能 共通ＲＡＭ４００の任意の位置をＦＩＦＯのデータエリ
アと設定できる。各ＦＩＦＯエリアに対して１個のＦＩ
ＦＯ制御回路２０が設けられ、全体で複数個（本実施例
では４個）必要である。

【００２９】既に述べたように、ＦＩＦＯエリアのＲＡ
Ｍ４００上の位置、ＦＩＦＯエリアの長さ、マスター／
スレーブＣＰＵからアクセスするときのレジスタ上の位
置、ＦＩＦＯの方向、マスター／スレーブＣＰＵへ割り
込みをかけるときの条件、ＤＭＡ動作を可能とするかど
うか、ＤＭＡ動作開始の条件などは、各ＦＩＦＯエリア
に対して独立にプログラマブルであり、スレーブＣＰＵ
３００から信号ＳＩＯＥでレジスタ１２にアクセスでき
る。

【００３０】図４は、バスアービタ・制御回路１０の中
のＦＩＦＯ書込・読出信号発生回路を示す。レジスタ１
２のＦＩＦＯエリアのＲＡＭ４００上の位置のデータか
ら、ＦＩＦＯエリアがアクセスされているか否かが判定
できる。各ＦＩＦＯ制御回路１０毎に、両ＣＰＵ２０
０、３００からＦＩＦＯエリアをアクセスするためのマ
スターＣＰＵデコードデータレジスタ１２Ｈ，スレーブ
ＣＰＵデコードデータレジスタ１２ＳおよびＦＩＦＯデ
ータ転送方向を示すＦＩＦＯデータ方向ビットを格納す
る方向レジスタ１２Ｄを備える。（これらのレジスタ１
２Ｈ，１２Ｓ，１２Ｄはレジスタ１２の一部を構成す
る。）アドレス比較回路１３Ｈ、１３Ｓは、それぞれ、
両ＣＰＵからのアドレスデータをレジスタ１２Ｈ，１２
Ｓのデコードデータと比較し、その結果をＡＮＤゲート
１４Ｈ，１５Ｈ、１４Ｓ，１５Ｓに送る。マスター書込
イネーブル信号ＨＷＥとマスター読出イネーブル信号Ｈ
ＲＥは、それぞれ、ＡＮＤゲート１４Ｈと１５Ｈに入力
される。スレーブ書込イネーブル信号ＳＷＥとスレーブ
読出イネーブル信号ＳＲＥは、それぞれ、ＡＮＤゲート
１４Ｓと１５Ｓに入力される。また、レジスタ１２Ｄの
出力は、ＡＮＤゲート１４Ｓ，１５Ｈに入力され、ま
た、インバータを介してＡＮＤゲート１４Ｈ，１５Ｓに
入力される。ＯＲゲート１６Ｓは、ＡＮＤゲート１４Ｈ
と１４Ｓの出力を入力し、ＦＩＦＯ書込命令をＦＩＦＯ
制御回路２０に出力し、また、ＯＲゲート１６Ｈは、Ａ
ＮＤゲート１５Ｈと１５Ｓの出力を入力し、ＦＩＦＯ読
出命令を出力する。

【００３１】方向レジスタ１２ＤのＦＩＦＯデータ方向
ビットが”０”であるとき、データ方向はマスターから
スレーブの方向であり、マスターＣＰＵ２００のＨＷＥ
信号がアサートされアドレスが等しいと、ＦＩＦＯ書込
命令が出され、ＦＩＦＯエリアにデータが書き込まれ
る。また，スレーブＣＰＵ３００のＳＲＥ信号がアサー
トされアドレスが等しいと、ＦＩＦＯ読出命令が出さ
れ、ＦＩＦＯエリアのデータが読み出される。

【００３２】方向レジスタ１２ＤのＦＩＦＯデータ方向
ビットが”１”であるとき、データ方向はスレーブから
マスターの方向であり、スレーブＣＰＵ３００のＳＷＥ
信号がアサートされアドレスが等しいと、ＦＩＦＯ書込
命令が出され、ＦＩＦＯエリアにデータが書き込まれ
る。また，マスターＣＰＵ２００のＳＲＥ信号がアサー
トされアドレスが等しいと、ＦＩＦＯ読出命令が出さ
れ、ＦＩＦＯエリアのデータが読み出される。

【００３３】図５は、１個のＦＩＦＯ制御回路２０の主
要部のブロック図を示す。ＦＩＦＯ制御回路２０は、Ｆ
ＩＦＯデータエリアスタートレジスタ２２、データ書込
カウンタ２４、データ読出カウンタ２５、アドレス切替
回路２６、減算器２８からなる。

【００３４】ＦＩＦＯデータエリアスタートレジスタ２
２に、ＦＩＦＯに使うＲＡＭ４００のエリア（ＦＩＦＯ
エリア）の最初のアドレスデータが書き込まれ、このデ
ータは、書き込みの直後に、データ書込カウンタ２４と
データ読出カウンタ２５に転送される。ＦＩＦＯエリア
にデータを書き込むと、データ書込カウンタ２４のデー
タ（アドレス）が切替回路２６を通り、さらにアドレス
切替回路３０を通して、ＲＡＭ４００のアドレスライン
に送られる。データがＲＡＭ４００に書き込まれた後
に、データ書込カウンタ２４は１だけカウントアップさ
れる。次にデータを書き込むときは、同様に、カウント
アップされたアドレスにデータが書き込まれ、データ書
込カウンタ２４は、また、カウントアップされる。一
方、ＦＩＦＯエリアのデータを読み出すと、データ読出
カウンタ２５のデータ（アドレス）が、切替回路２６を
通り、さらにアドレス切替回路３０を通して、ＲＡＭ４
００のアドレスラインに送られる。データがＲＡＭ４０
０に書き込まれた後に、データ読出カウンタ２５は１だ
けカウントアップされる。次にデータを読み出すとき
は、同様に、カウントアップされたアドレスからデータ
が読み込まれ、データ読出カウンタ２５は、また、カウ
ントアップされる。減算器２８は、データ書込カウンタ
２４とデータ読出カウンタ２５のデータの差を演算し、
ＣＰＵに送り出す。この値は、ＦＩＦＯエリアに記憶さ
れたデータの残量を示す。

【００３５】（ｅ）ＤＭＡ機能 ４つのＦＩＦＯエリアの中の特定のＦＩＦＯエリアに対
して、マスターＣＰＵ２００、スレーブＣＰＵ３００か
らＤＭＡ転送も可能である。ＣＰＵ２００、３００から
レジスタ１２のＤＭＡ可能ビットを立てることにより、
ＤＭＡ動作が可能になる。このＦＩＦＯエリアは、物理
的にはＲＡＭ４００上に展開しているため、一方のＣＰ
ＵからＦＩＦＯエリアに書き込まれたデータを、他方
は、デュアルポートＲＡＭ上のデータとして読み出すこ
とができる。

【００３６】図６は、バスアービタ・制御回路１０にお
けるＤＭＡ起動のための回路図を示す。ＤＭＡ制御回路
５０は、マスターＣＰＵ２００とのＤＭＡ転送を制御す
るＤＭＡ制御回路５２Ｈと、スレーブＣＰＵ３００との
ＤＭＡ転送を制御するＤＭＡ制御回路５２Ｓとからな
る。ＦＩＦＯ制御回路２０の減算器２８の出力は、ＦＩ
ＦＯエリアでのデータ残量を示す。この値は、そのまま
スレーブＣＰＵ３００に読まれるとともに、ＦＩＦＯ残
量検出回路１７に入力され、その値を基にＦＩＦＯ残量
ステータス信号が出力される。ＦＩＦＯ残量ステータス
信号には、ＦＩＦＯ容量一杯のデータが入っていること
を示すＦｕｌｌ信号、ＦＩＦＯ容量満杯に近いことをし
めすＡｌｍｏｓｔ Ｆｕｌｌ信号、ＦＩＦＯ容量の半分
であることを示すＨａｌｆ信号、ＦＩＦＯエリアのデー
タが０に近いことを示すＡｌｍｏｓｔ Ｚｅｒｏ信号、
および、ＦＩＦＯエリアのデータが０であることを示す
Ｚｅｒｏ信号がある。これらのＦＩＦＯ残量ステータス
信号を基に割込制御回路１８Ｓ，１８Ｈによりそれぞれ
スレーブＣＰＵ３００、マスターＣＰＵ２００に割込信
号を出力することができる。また、これらのＦＩＦＯ残
量ステータス信号を基にＤＭＡ制御回路５２Ｓ，５２Ｈ
にＤＭＡ動作の起動をかけることができる。ＤＭＡ制御
回路５２Ｓ，５２Ｈは、それぞれ、スレーブＣＰＵ３０
０、マスターＣＰＵ２００とＤＭＡリクエスト信号など
のＤＭＡ制御信号を通信し、ＤＭＡ転送を行う。ここ
に、ＦＩＦＯエリアにデータを書き込む場合、Ｕｎｄｅ
ｒ Ｈａｌｆ，Ａｌｍｏｓｔ ｚｅｒｏ、Ｚｅｒｏのど
れかのステータスの立ち上げでＤＭＡ動作を開始する。
そして、Ｆｕｌｌ信号にてＤＭＡ動作の終了とする。ま
た、ＦＩＦＯエリアからデータを読み出す場合、Ｏｖｅ
ｒ Ｈａｌｆ，ＡｌｍｏｓｔＦｕｌｌ，Ｆｕｌｌのどれ
かのステータスの立ち上げでＤＭＡ動作を開始する。そ
して、Ｚｅｒｏ信号にてＤＭＡ動作の終了とする。

【００３７】ＤＭＡ制御回路５２Ｓ，５２Ｈは、従来の
ＤＭＡ制御回路と同様のＤＭＡ制御を行う。ＤＭＡ転送
としては、１ワードづつ転送するシングルモードとまと
めて転送するバーストモードおよびメモリからメモリへ
のデュアルアドレスモードとメモリからＩ／Ｏポートへ
のシングルアドレスモード等をサポートできる。

【００３８】なお、デュアルポート機能を考慮せずに、
ＦＩＦＯ機能とＤＭＡ機能とを組み合わせることもでき
る。この場合、メモリ制御素子の構成が簡単になる。メ
モリは全体にＦＩＦＯメモリとして使用でき、ＦＩＦＯ
制御回路により制御される。ＤＭＡ制御回路とＤＭＡ起
動のための回路としては、上述の回路がそのまま使用で
きる。ただし、ＦＩＦＯ制御回路からアドレス信号が発
生されるため、アドレス切替回路は不必要であり、ま
た、データ切替回路の構成も簡単になる。

【００３９】

【発明の効果】一方のＣＰＵ（通常はスレーブＣＰＵで
あるが、マスターＣＰＵでもよい）から本発明に係るメ
モリ制御回路に各種データを設定することにより、デュ
アルポートＲＡＭエリアや、各ＦＩＦＯデータエリアの
容量を任意の値に設定できるので、ユーザは、欲しい容
量値を自由に設定でき、メモリの使用効率がよい。マス
ターＣＰＵとスレーブＣＰＵの間の命令やステータスの
やり取りは、デュアルポートＲＡＭ機能を通して行い、
大量のデータのやり取りは、ＦＩＦＯメモリ機能を通し
て行なうというように、欲しい機能を自由に組み合わせ
て、効率のよいデータ転送が行える。ＦＩＦＯ機能は、
ＤＭＡ制御をサポートしており、特に高速のデータ転送
ができる。マスターＣＰＵとスレーブＣＰＵの間に割り
込みをかけることができ、タイミングが取りやすい。マ
スターＣＰＵは、標準的な入出力制御ＩＣに対するのと
同様の方法でアクセスでき、制御プログラムが簡単にな
る。スレーブＣＰＵも、標準の入出力制御ＩＣやメモリ
と同様のアクセスができる。また、大容量のＲＡＭにア
クセスできるために、場合によっては、専用のＲＡＭは
必要なくなり、ＩＣチップの使用量が減らせる。

【図面の簡単な説明】

【図１】メモリ制御素子を用いたマルチプロセッサシス
テムのブロック図である。

【図２】ＲＡＭのアドレスマップの図である。

【図３】メモリ制御素子のブロック図である。

【図４】ＦＩＦＯ書込・読出制御回路の図である。

【図５】ＦＩＦＯ制御回路のブロック図である。

【図６】ＤＭＡ起動のための回路の図である。

【符号の説明】

１０： バスアービタ・制御回路、１１： バスアービ
タ回路、１２： レジスタ、２０： ＦＩＦＯ制御回
路、 ３０： アドレス切替回路、４０： データ切替
回路、 ５０： ＤＭＡ制御回路、１００： メモリ制
御素子、 ２００：マスターＣＰＵ、３００： スレー
ブＣＰＵ、 ４００： ＲＡＭ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】２個のマイクロプロセッサから共通のメモ
   リへの通信を制御するメモリ制御回路であって、 ２個のマイクロプロセッサからのアクセス要求信号につ
   いてメモリに対するアクセスの優先順位を調停し、優先
   順位の高いマイクロプロセッサのアドレスとデータを選
   択するアドレス切替信号とデータ切替信号を出力し、優
   先順位の低いマイクロプロセッサにアクセスを待機させ
   る信号を出力するバスアービタ回路と、 マイクロプロセッサによりメモリの所定のエリアをＦＩ
   ＦＯエリアとして設定するためのレジスタを備えるＦＩ
   ＦＯエリア設定回路と、 上記の２個のマイクロプロセッサからのアドレスライン
   に接続され、上記のＦＩＦＯエリアに対しアクセスが要
   求されたとき、書き込みの場合に先頭アドレスから順番
   に書込アドレスを表すＦＩＦＯアドレス信号を発生し、
   読み出しの場合に先頭アドレスから順番に読出アドレス
   を表すＦＩＦＯアドレス信号を発生するＦＩＦＯ制御回
   路と、 上記の２個のマイクロプロセッサのアドレスラインに接
   続され、ＦＩＦＯエリア以外に対してバスアービタ回路
   からのアドレス切替信号に対応するアドレスを選択して
   メモリに出力し、ＦＩＦＯ制御回路からＦＩＦＯアドレ
   ス信号が入力されたときはそのアドレスをメモリに出力
   するアドレス切替回路と、 上記の２個のマイクロプロセッサのデータラインに接続
   され、バスアービタ回路からのデータ切替信号に対応す
   るデータラインを選択してメモリに接続するデータ切替
   回路とからなることを特徴とするメモリ制御回路。
2. 【請求項２】上記のバスアービタ回路、ＦＩＦＯ制御回
   路、アドレス切替回路およびデータ切替回路を１個のモ
   ノリシック集積回路に一体化したことを特徴とする請求
   項１に記載されたメモリ制御回路。
3. 【請求項３】さらに、上記の２個のマイクロプロセッサ
   からＤＭＡ制御信号に対応して、上記のＦＩＦＯ制御回
   路がデータの読み書きを行えるエリアとの間でＤＭＡ転
   送を行うＤＭＡ制御回路と、 ＦＩＦＯ制御回路により検出される上記のエリアにおい
   て記憶データの残量が所定の値を越える場合にＤＭＡ制
   御回路を起動可能とするＤＭＡ起動回路を備えることを
   特徴とする請求項１に記載されたメモリ制御回路。
4. 【請求項４】２個のマイクロプロセッサから共通のメモ
   リへの通信を制御するメモリ制御回路であって、 上記の２個のマイクロプロセッサからメモリに対しアク
   セスが要求されたとき、書き込みの場合に先頭アドレス
   から順番に書込アドレスを表すＦＩＦＯアドレス信号を
   発生し、読み出しの場合に先頭アドレスから順番に読出
   アドレスを表すＦＩＦＯアドレス信号を発生するＦＩＦ
   Ｏ制御回路と、 上記の２個のマイクロプロセッサのデータラインに接続
   され、アクセスを要求したマイクロプロセッサに対応す
   るデータラインを選択してメモリに接続するデータ切替
   回路と、 上記の２個のマイクロプロセッサからのＤＭＡ制御信号
   に対応して、上記のＦＩＦＯ制御回路の制御の下でアク
   セスされる上記のメモリとの間でのＤＭＡ転送を制御す
   るＤＭＡ制御回路と、 ＦＩＦＯ制御回路により検出される上記のメモリにおけ
   る記憶データの残量が所定の値を越える場合にＤＭＡ制
   御回路を起動可能とするＤＭＡ起動回路を備えることを
   特徴とするメモリ制御回路。