JPH07244633A - インタフェース装置 - Google Patents
インタフェース装置Info
- Publication number
- JPH07244633A JPH07244633A JP6036801A JP3680194A JPH07244633A JP H07244633 A JPH07244633 A JP H07244633A JP 6036801 A JP6036801 A JP 6036801A JP 3680194 A JP3680194 A JP 3680194A JP H07244633 A JPH07244633 A JP H07244633A
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- JP
- Japan
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- dma
- cpu
- external
- data bus
- module
- Prior art date
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- Withdrawn
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- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】主制御部の動作に影響を与えずに外部インタフ
ェースのデータ伝送に対応する。 【構成】ＤＭＡコントローラ１０４は、外部Ｉ／Ｆモジ
ュール１０６とＤＭＡバッファ１０３との間でのデータ
転送をバーストモードで行なう。このとき、データはＤ
ＭＡデータバス１０９を介して転送される。このデータ
転送期間中は、ＤＭＡコントローラ１０４はバススイッ
チ１０２を強制的にオフにし、ＣＰＵデータバス１０７
とＤＭＡデータバス１０９とを切り離すことにより、Ｃ
ＰＵ１０１は、ＤＭＡ転送とは関係なくＣＰＵデータバ
ス１０７を使用して他のデバイスにアクセスできる。
ェースのデータ伝送に対応する。 【構成】ＤＭＡコントローラ１０４は、外部Ｉ／Ｆモジ
ュール１０６とＤＭＡバッファ１０３との間でのデータ
転送をバーストモードで行なう。このとき、データはＤ
ＭＡデータバス１０９を介して転送される。このデータ
転送期間中は、ＤＭＡコントローラ１０４はバススイッ
チ１０２を強制的にオフにし、ＣＰＵデータバス１０７
とＤＭＡデータバス１０９とを切り離すことにより、Ｃ
ＰＵ１０１は、ＤＭＡ転送とは関係なくＣＰＵデータバ
ス１０７を使用して他のデバイスにアクセスできる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
あるいはその周辺機器のインタフェース装置に関するも
のである。
あるいはその周辺機器のインタフェース装置に関するも
のである。
【０００２】
【従来の技術】従来より、コンピュータあるいはプリン
タ等の周辺機器において、外部インタフェイス（Ｉ／
Ｆ）を増設する手段として、機器本体にサブ基板を差し
込んで装着できる拡張スロットを設け、外部Ｉ／Ｆ回路
を実装したサブ基板（外部モデュールＩ／Ｆ）をこのス
ロットに装着することが一般的に行なわれている。ま
た、一般的には、機器本体は拡張スロットを複数個有
し、外部Ｉ／Ｆモデュールを複数個装着することができ
る。
タ等の周辺機器において、外部インタフェイス（Ｉ／
Ｆ）を増設する手段として、機器本体にサブ基板を差し
込んで装着できる拡張スロットを設け、外部Ｉ／Ｆ回路
を実装したサブ基板（外部モデュールＩ／Ｆ）をこのス
ロットに装着することが一般的に行なわれている。ま
た、一般的には、機器本体は拡張スロットを複数個有
し、外部Ｉ／Ｆモデュールを複数個装着することができ
る。
【０００３】具体的に説明すると、外部Ｉ／Ｆモデュー
ルは、機器本体とアドレスバス、ＣＰＵデータバス、リ
ード／ライト制御信号、ＤＭＡ制御信号、割り込み要求
信号等で接続される。外部Ｉ／Ｆモデュールは、ＣＰＵ
側からみて通常のメモリ、あるいはＩ／Ｏと同様にアク
セスできるものとする。すなわち 、ＣＰＵデータバス
を介して制御信号にて読み込み、及び書き込みを行な
う。
ルは、機器本体とアドレスバス、ＣＰＵデータバス、リ
ード／ライト制御信号、ＤＭＡ制御信号、割り込み要求
信号等で接続される。外部Ｉ／Ｆモデュールは、ＣＰＵ
側からみて通常のメモリ、あるいはＩ／Ｏと同様にアク
セスできるものとする。すなわち 、ＣＰＵデータバス
を介して制御信号にて読み込み、及び書き込みを行な
う。
【０００４】データをＤＭＡ転送で高速に行なう場合、
まず、割り込み要求信号をアサートし、割り込みコント
ローラはＣＰＵに割り込みを発生させる。このＣＰＵ
は、割り込み処理でＤＭＡ前処理を行ないＤＭＡコント
ローラをセットする。次に、外部Ｉ／Ｆモジュールは、
ＤＭＡコントローラにＤＭＡ制御信号をアサートするこ
とによりＤＭＡ要求を出す。
まず、割り込み要求信号をアサートし、割り込みコント
ローラはＣＰＵに割り込みを発生させる。このＣＰＵ
は、割り込み処理でＤＭＡ前処理を行ないＤＭＡコント
ローラをセットする。次に、外部Ｉ／Ｆモジュールは、
ＤＭＡコントローラにＤＭＡ制御信号をアサートするこ
とによりＤＭＡ要求を出す。
【０００５】ＤＭＡコントローラは、ＣＰＵに対してバ
スマスターとなる要求を出し、ＣＰＵを停止させて、外
部Ｉ／ＦモジュールとＤＭＡバッファとの間でデータ転
送を行なう。このとき、アドレスバス、ＣＰＵデータバ
ス、リード／ライト制御信号は、ＤＭＡコントローラが
制御する。ＤＭＡ転送が完了すると、外部Ｉ／Ｆモジュ
ールはＤＭＡ制御信号をネゲートし、これに応じてＤＭ
Ａコントローラはバスの制御権をＣＰＵへ返す。それと
ともに、外部Ｉ／Ｆモジュールは割り込み要求を発生
し、ＣＰＵは、割り込み処理でＤＭＡ転送の後処理を行
なう。
スマスターとなる要求を出し、ＣＰＵを停止させて、外
部Ｉ／ＦモジュールとＤＭＡバッファとの間でデータ転
送を行なう。このとき、アドレスバス、ＣＰＵデータバ
ス、リード／ライト制御信号は、ＤＭＡコントローラが
制御する。ＤＭＡ転送が完了すると、外部Ｉ／Ｆモジュ
ールはＤＭＡ制御信号をネゲートし、これに応じてＤＭ
Ａコントローラはバスの制御権をＣＰＵへ返す。それと
ともに、外部Ｉ／Ｆモジュールは割り込み要求を発生
し、ＣＰＵは、割り込み処理でＤＭＡ転送の後処理を行
なう。
【０００６】
【発明が解決しようとする課題】上述のようなＤＭＡ転
送を行なう場合、ＤＭＡコントローラの動作には、主に
２種類の動作方式がある。その１つはバースト転送モー
ドであり、あらかじめＤＭＡコントローラに設定した転
送バイト数の転送を完了するまで一度に転送するもの
で、この間、バスの制御権はＤＭＡコントローラが持ち
続ける。もう１つのモードはサイクルスティールモード
で、１ワード転送毎にバス制御権をＣＰＵに空け渡すも
のである。
送を行なう場合、ＤＭＡコントローラの動作には、主に
２種類の動作方式がある。その１つはバースト転送モー
ドであり、あらかじめＤＭＡコントローラに設定した転
送バイト数の転送を完了するまで一度に転送するもの
で、この間、バスの制御権はＤＭＡコントローラが持ち
続ける。もう１つのモードはサイクルスティールモード
で、１ワード転送毎にバス制御権をＣＰＵに空け渡すも
のである。
【０００７】バースト転送モードでは転送を高速に行な
うことが可能だが、転送期間中は、ＣＰＵは停止したま
まとなるため、転送時間を見積もれない場合、あるいは
外部との転送レートが低い場合、リアルタイムシステム
では重大な障害を生じる。また、サイクルスティールモ
ードでは、低速で動作しながらＤＭＡ転送を行なうこと
になるが、ＣＰＵのバスアクセス時間、バス制御権を得
る動作（バスアービトレーション）に時間がかかるため
処理の高速化ができなず、高速な外部Ｉ／Ｆに対応でき
ないという問題が発生する。
うことが可能だが、転送期間中は、ＣＰＵは停止したま
まとなるため、転送時間を見積もれない場合、あるいは
外部との転送レートが低い場合、リアルタイムシステム
では重大な障害を生じる。また、サイクルスティールモ
ードでは、低速で動作しながらＤＭＡ転送を行なうこと
になるが、ＣＰＵのバスアクセス時間、バス制御権を得
る動作（バスアービトレーション）に時間がかかるため
処理の高速化ができなず、高速な外部Ｉ／Ｆに対応でき
ないという問題が発生する。
【０００８】外部Ｉ／Ｆモジュールを増設する場合、そ
の制御プログラムは、あらかじめＣＰＵのプログラムに
持たせなければならず、制御プログラムのバージョンと
実際に装着される外部Ｉ／Ｆモジュールとの整合性に問
題が生じる場合がある。本発明は、上述の課題に鑑みて
なされたもので、その目的とするところは、主制御部の
動作に影響を与えずに外部インタフェースのデータ伝送
に対応できるインタフェース装置を提供することであ
る。
の制御プログラムは、あらかじめＣＰＵのプログラムに
持たせなければならず、制御プログラムのバージョンと
実際に装着される外部Ｉ／Ｆモジュールとの整合性に問
題が生じる場合がある。本発明は、上述の課題に鑑みて
なされたもので、その目的とするところは、主制御部の
動作に影響を与えずに外部インタフェースのデータ伝送
に対応できるインタフェース装置を提供することであ
る。
【０００９】
【課題を解決するための手段及び作用】上記の目的を達
成するため、請求項１に記載の発明は、所定のデータを
伝送する内部データバスと、当該インタフェース装置に
拡張モジュールを接続するための入出力データバスを有
するインタフェース装置において、前記内部データバス
と前記入出力データバスとの相互接続を制御する第１の
スイッチ手段と、前記入出力データバスを介して前記拡
張モジュールとの間のデータ転送を制御する手段と、前
記データ転送中は、前記内部データバスと前記入出力デ
ータバスとの接続を切り離すように前記第１のスイッチ
手段を制御する第２のスイッチ手段とを備える。
成するため、請求項１に記載の発明は、所定のデータを
伝送する内部データバスと、当該インタフェース装置に
拡張モジュールを接続するための入出力データバスを有
するインタフェース装置において、前記内部データバス
と前記入出力データバスとの相互接続を制御する第１の
スイッチ手段と、前記入出力データバスを介して前記拡
張モジュールとの間のデータ転送を制御する手段と、前
記データ転送中は、前記内部データバスと前記入出力デ
ータバスとの接続を切り離すように前記第１のスイッチ
手段を制御する第２のスイッチ手段とを備える。
【００１０】以上の構成において、主制御部の演算処理
に影響を与えることなく、外部Ｉ／Ｆモジュールの広範
囲なデータ転送速度に対応し、処理の高速化を行なえ
る。
に影響を与えることなく、外部Ｉ／Ｆモジュールの広範
囲なデータ転送速度に対応し、処理の高速化を行なえ
る。
【００１１】
【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の第１の実施例に係るイ
ンタフェース装置（以下、装置という）の構成を示すブ
ロック図である。同図において、符号１０１は、本装置
全体を制御する中央演算制御装置（ＣＰＵ）、１０２
は、後述するバスの接続や切り離しを行なうバススイッ
チ、１０３は、外部Ｉ／Ｆモジュール１０６Ａ，１０６
Ｂ，１０６Ｃ…（以下、これらをまとめて符号１０６に
て示す）とＤＭＡにてデータを転送するときに使用する
ＤＭＡバッファ、１０４はＤＭＡコントローラ、１０５
は、上記の外部Ｉ／Ｆからの割り込みを制御する割り込
みコントローラである。
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の第１の実施例に係るイ
ンタフェース装置（以下、装置という）の構成を示すブ
ロック図である。同図において、符号１０１は、本装置
全体を制御する中央演算制御装置（ＣＰＵ）、１０２
は、後述するバスの接続や切り離しを行なうバススイッ
チ、１０３は、外部Ｉ／Ｆモジュール１０６Ａ，１０６
Ｂ，１０６Ｃ…（以下、これらをまとめて符号１０６に
て示す）とＤＭＡにてデータを転送するときに使用する
ＤＭＡバッファ、１０４はＤＭＡコントローラ、１０５
は、上記の外部Ｉ／Ｆからの割り込みを制御する割り込
みコントローラである。
【００１２】また、符号１０７はＣＰＵデータバス、１
０８は、ＣＰＵ１０１からのリード及びライトに関する
リード／ライト制御信号、１０９はＤＭＡデータバス、
１１０は、ＤＭＡ転送時に外部Ｉ／Ｆモジュールのデー
タ転送の制御を行なうＤＭＡ制御信号、１１１は、外部
Ｉ／Ｆモジュールからの割り込み要求信号、そして、１
１２は、割り込みコントローラ１０５からＣＰＵ１１０
への割り込み信号である。
０８は、ＣＰＵ１０１からのリード及びライトに関する
リード／ライト制御信号、１０９はＤＭＡデータバス、
１１０は、ＤＭＡ転送時に外部Ｉ／Ｆモジュールのデー
タ転送の制御を行なうＤＭＡ制御信号、１１１は、外部
Ｉ／Ｆモジュールからの割り込み要求信号、そして、１
１２は、割り込みコントローラ１０５からＣＰＵ１１０
への割り込み信号である。
【００１３】次に、本実施例に係るインタフェース装置
の動作について説明する。ＣＰＵ１０１が外部Ｉ／Ｆモ
ジュール１０６にアクセスする場合、ＣＰＵデータバス
１０７を介してアクセスする。このとき、リード／ライ
ト制御はリード／ライト制御信号１０８にて行なう。こ
の外部Ｉ／Ｆモジュール１０６は、各種の外部Ｉ／Ｆの
機能毎に実装したブロックで、ＣＰＵデータバス１０
７、ＤＭＡデータバス１０９、リード／ライト制御信号
１０８、ＤＭＡ制御信号１１０、アドレスバス（図示せ
ず）等で接続されている。なお、これらの外部Ｉ／Ｆモ
ジュールは複数個接続可能である。
の動作について説明する。ＣＰＵ１０１が外部Ｉ／Ｆモ
ジュール１０６にアクセスする場合、ＣＰＵデータバス
１０７を介してアクセスする。このとき、リード／ライ
ト制御はリード／ライト制御信号１０８にて行なう。こ
の外部Ｉ／Ｆモジュール１０６は、各種の外部Ｉ／Ｆの
機能毎に実装したブロックで、ＣＰＵデータバス１０
７、ＤＭＡデータバス１０９、リード／ライト制御信号
１０８、ＤＭＡ制御信号１１０、アドレスバス（図示せ
ず）等で接続されている。なお、これらの外部Ｉ／Ｆモ
ジュールは複数個接続可能である。
【００１４】外部Ｉ／Ｆモジュール１０６とデータを入
出力する場合には、ＣＰＵを介したプログラム転送では
転送レートが低いため、より高速な転送を確保する目的
でＤＭＡ転送を行なう。そこで、ＤＭＡ転送を行なう場
合、まず、外部Ｉ／Ｆモジュール１０６は、割り込みコ
ントローラ１０５に対して割り込み要求信号１１１によ
る割り込み要求を出す。割り込みコントローラ１０５
は、この割り込みを割り込み信号１１２でＣＰＵ１０１
へ伝える。ＣＰＵ１０１は、割り込み処理によりＤＭＡ
コントローラ１０４等に対してＤＭＡデータ転送に必要
な前処理を行なう。
出力する場合には、ＣＰＵを介したプログラム転送では
転送レートが低いため、より高速な転送を確保する目的
でＤＭＡ転送を行なう。そこで、ＤＭＡ転送を行なう場
合、まず、外部Ｉ／Ｆモジュール１０６は、割り込みコ
ントローラ１０５に対して割り込み要求信号１１１によ
る割り込み要求を出す。割り込みコントローラ１０５
は、この割り込みを割り込み信号１１２でＣＰＵ１０１
へ伝える。ＣＰＵ１０１は、割り込み処理によりＤＭＡ
コントローラ１０４等に対してＤＭＡデータ転送に必要
な前処理を行なう。
【００１５】次に、ＤＭＡコントローラ１０４は、外部
Ｉ／Ｆモジュール１０６とＤＭＡバッファ１０３との間
でのデータ転送をバーストモードで行なう。このとき、
データはＤＭＡデータバス１０９を介して転送される。
このデータ転送期間中は、ＤＭＡコントローラ１０４は
バススイッチ１０２を強制的にオフにし、ＣＰＵデータ
バス１０７とＤＭＡデータバス１０９とを切り離す。こ
れにより、ＣＰＵ１０１は、ＤＭＡ転送とは関係なくＣ
ＰＵデータバス１０７を使用して他のデバイスにアクセ
スできるが、ＤＭＡ転送期間中は、ＣＰＵ１０１はＤＭ
Ａデータバス１０９にアクセスできない。
Ｉ／Ｆモジュール１０６とＤＭＡバッファ１０３との間
でのデータ転送をバーストモードで行なう。このとき、
データはＤＭＡデータバス１０９を介して転送される。
このデータ転送期間中は、ＤＭＡコントローラ１０４は
バススイッチ１０２を強制的にオフにし、ＣＰＵデータ
バス１０７とＤＭＡデータバス１０９とを切り離す。こ
れにより、ＣＰＵ１０１は、ＤＭＡ転送とは関係なくＣ
ＰＵデータバス１０７を使用して他のデバイスにアクセ
スできるが、ＤＭＡ転送期間中は、ＣＰＵ１０１はＤＭ
Ａデータバス１０９にアクセスできない。
【００１６】ＤＭＡ転送完了時、外部Ｉ／Ｆモジュール
１０６は割り込み要求信号１１１をアサートし、ＣＰＵ
１０１は、割り込み処理でＤＭＡ転送の終了を検出す
る。これらの一連の動作においては、ＤＭＡコントロー
ラ１０４はＣＰＵ１０１に対してバス制御権を要求する
必要はない。ＤＭＡ転送権を要求する必要はない。従っ
て、バス制御権を得る（バスアービトレーション）のた
めの時間が不要となり、転送効率が向上する。
１０６は割り込み要求信号１１１をアサートし、ＣＰＵ
１０１は、割り込み処理でＤＭＡ転送の終了を検出す
る。これらの一連の動作においては、ＤＭＡコントロー
ラ１０４はＣＰＵ１０１に対してバス制御権を要求する
必要はない。ＤＭＡ転送権を要求する必要はない。従っ
て、バス制御権を得る（バスアービトレーション）のた
めの時間が不要となり、転送効率が向上する。
【００１７】ＣＰＵ１０１がＤＭＡバッファ１０３へア
クセスする場合は、ＤＭＡコントローラ１０４でリード
／ライト制御信号１０８をＤＭＡバッファ１０３のアク
セス制御信号に変換して行なう。このとき、ＤＭＡコン
トローラ１０４はバススイッチ１０２を操作し、ＤＭＡ
データバス１０９とＣＰＵデータバス１０７を適宜接続
する。
クセスする場合は、ＤＭＡコントローラ１０４でリード
／ライト制御信号１０８をＤＭＡバッファ１０３のアク
セス制御信号に変換して行なう。このとき、ＤＭＡコン
トローラ１０４はバススイッチ１０２を操作し、ＤＭＡ
データバス１０９とＣＰＵデータバス１０７を適宜接続
する。
【００１８】図２は、外部Ｉ／Ｆモジュール１０６の内
部構成を示すブロック図である。上述のように、外部Ｉ
／Ｆモジュール１０６は、ＣＰＵデータバス１０７とＤ
ＭＡデータバス１０９の間に介在して両者を接続し、互
いに独立してアクセスが可能である。図２に示すよう
に、外部Ｉ／Ｆモジュール１０６は、Ｉ／Ｆ回路２０１
とＩ／Ｆ制御回路２０２から構成され、Ｉ／Ｆ回路２０
１はＤＭＡデータバス１０９にてデータ転送を行なう。
これにより、ＣＰＵ１０１は、Ｉ／Ｆ制御回路２０２に
ＤＭＡ転送期間中にアクセスすることにより、転送状態
の監視あるいは停止を行なうことができる。
部構成を示すブロック図である。上述のように、外部Ｉ
／Ｆモジュール１０６は、ＣＰＵデータバス１０７とＤ
ＭＡデータバス１０９の間に介在して両者を接続し、互
いに独立してアクセスが可能である。図２に示すよう
に、外部Ｉ／Ｆモジュール１０６は、Ｉ／Ｆ回路２０１
とＩ／Ｆ制御回路２０２から構成され、Ｉ／Ｆ回路２０
１はＤＭＡデータバス１０９にてデータ転送を行なう。
これにより、ＣＰＵ１０１は、Ｉ／Ｆ制御回路２０２に
ＤＭＡ転送期間中にアクセスすることにより、転送状態
の監視あるいは停止を行なうことができる。
【００１９】以上説明したように、本実施例によれば、
ＣＰＵデータバスとは別個にＤＭＡデータバスを設けて
外部Ｉ／Ｆモジュールを接続することにより、ＣＰＵ動
作とは独立にＤＭＡ転送が可能となるので、ＣＰＵの演
算速度に影響を与えることなく、外部Ｉ／Ｆの広範囲な
データ転送速度に対応でき、かつ、バスアービトレーシ
ョンが不要となる分、処理の高速化が可能となる。
ＣＰＵデータバスとは別個にＤＭＡデータバスを設けて
外部Ｉ／Ｆモジュールを接続することにより、ＣＰＵ動
作とは独立にＤＭＡ転送が可能となるので、ＣＰＵの演
算速度に影響を与えることなく、外部Ｉ／Ｆの広範囲な
データ転送速度に対応でき、かつ、バスアービトレーシ
ョンが不要となる分、処理の高速化が可能となる。
【００２０】また、外部Ｉ／Ｆモジュール内にその制御
プログラムを実装して動作させることで、ＣＰＵ側のプ
ログラムの実装量の削減や、プログラムと外部Ｉ／Ｆモ
ジュールのバージョンとの対応が確実に行なえる。 ＜変形例＞本発明に係る外部Ｉ／Ｆモジュールは、図２
に示す構成に限定されず、例えば、図３に示すように、
モジュール内にメモリ３０１を実装した構成としてもよ
い。このメモリ３０１には、このメモリが搭載される外
部Ｉ／Ｆモジュールの制御プログラムが格納され、この
モジュールを接続することにより、ＣＰＵプログラム領
域へのリンクが行なわれる。
プログラムを実装して動作させることで、ＣＰＵ側のプ
ログラムの実装量の削減や、プログラムと外部Ｉ／Ｆモ
ジュールのバージョンとの対応が確実に行なえる。 ＜変形例＞本発明に係る外部Ｉ／Ｆモジュールは、図２
に示す構成に限定されず、例えば、図３に示すように、
モジュール内にメモリ３０１を実装した構成としてもよ
い。このメモリ３０１には、このメモリが搭載される外
部Ｉ／Ｆモジュールの制御プログラムが格納され、この
モジュールを接続することにより、ＣＰＵプログラム領
域へのリンクが行なわれる。
【００２１】また、上記のようなメモリを搭載すること
で、ＣＰＵ側で接続される可能性の有る全ての外部Ｉ／
Ｆモジュールの制御プログラムを用意する必要がなくな
り、外部Ｉ／Ｆモジュールの仕様が変更された場合で
も、その変更に確実に追随できる。なお、この拡張メモ
リ中のルーチンにアクセスする場合には、例えば、メモ
リのアドレスの固定した番地に、ルーチンへのエントリ
テーブルを用意し、ＣＰＵからはこのテーブルを参照し
てルーチンにアクセスすればよい。 ［第２実施例］以下、本発明の第２の実施例について説
明する。
で、ＣＰＵ側で接続される可能性の有る全ての外部Ｉ／
Ｆモジュールの制御プログラムを用意する必要がなくな
り、外部Ｉ／Ｆモジュールの仕様が変更された場合で
も、その変更に確実に追随できる。なお、この拡張メモ
リ中のルーチンにアクセスする場合には、例えば、メモ
リのアドレスの固定した番地に、ルーチンへのエントリ
テーブルを用意し、ＣＰＵからはこのテーブルを参照し
てルーチンにアクセスすればよい。 ［第２実施例］以下、本発明の第２の実施例について説
明する。
【００２２】図４は、本発明の第２の実施例に係るイン
タフェース装置の構成を示すブロック図である。なお、
同図において、図１に示す上記第１の実施例に係るイン
タフェース装置と同一構成要素には同一の符号を付し、
ここでは、それらの説明を省略する。本実施例に係るイ
ンタフェース装置では、第１の実施例と同様、ＤＭＡデ
ータバス１０９とＣＰＵデータバス１０７を有するが、
両バスは、ＤＭＡバッファ４０１を介して結合されてい
る。ここでは、ＤＭＡバッファ４０１はデュアルポート
ＲＡＭで構成する。これにより、両方のバス動作は常
時、独立して行なうことができ、ＣＰＵ１０１は、外部
Ｉ／Ｆモジュール１０６からのＤＭＡ動作を考慮する必
要はない。
タフェース装置の構成を示すブロック図である。なお、
同図において、図１に示す上記第１の実施例に係るイン
タフェース装置と同一構成要素には同一の符号を付し、
ここでは、それらの説明を省略する。本実施例に係るイ
ンタフェース装置では、第１の実施例と同様、ＤＭＡデ
ータバス１０９とＣＰＵデータバス１０７を有するが、
両バスは、ＤＭＡバッファ４０１を介して結合されてい
る。ここでは、ＤＭＡバッファ４０１はデュアルポート
ＲＡＭで構成する。これにより、両方のバス動作は常
時、独立して行なうことができ、ＣＰＵ１０１は、外部
Ｉ／Ｆモジュール１０６からのＤＭＡ動作を考慮する必
要はない。
【００２３】デュアルポートＲＡＭであるＤＭＡバッフ
ァ４０１へは、ＤＭＡ書き込み時には、通常、連続した
アドレスにて書き込んで行き、ＣＰＵ１０１は、それを
ＣＰＵデータバス１０７を介して読み出す。このとき、
書き込みアドレスを読み出しアドレスが追い越さないよ
うにするため、ＤＭＡバッファ４０１内でこれを監視す
る。仮に、このような状態が発生した場合には、ＤＭＡ
バッファ４０１は、信号線４０２を介してＣＰＵ１０１
へ知らせる。そして、ＣＰＵ１０１は、この信号線４０
２をチェックしながら、ＤＭＡバッファ４０２へアクセ
スする。
ァ４０１へは、ＤＭＡ書き込み時には、通常、連続した
アドレスにて書き込んで行き、ＣＰＵ１０１は、それを
ＣＰＵデータバス１０７を介して読み出す。このとき、
書き込みアドレスを読み出しアドレスが追い越さないよ
うにするため、ＤＭＡバッファ４０１内でこれを監視す
る。仮に、このような状態が発生した場合には、ＤＭＡ
バッファ４０１は、信号線４０２を介してＣＰＵ１０１
へ知らせる。そして、ＣＰＵ１０１は、この信号線４０
２をチェックしながら、ＤＭＡバッファ４０２へアクセ
スする。
【００２４】また、ＤＭＡバッファ４０１からのＤＭＡ
読み出し時は、ＣＰＵ１０１側からデータ全体を書き込
み後、ＤＭＡ転送を行なう。これは、通常、ＣＰＵによ
る書き込みよりもＤＭＡ読み出しの方がはるかに高速だ
からである。このように、本実施例においても、ＣＰＵ
動作とは独立にＤＭＡ転送が可能になる。
読み出し時は、ＣＰＵ１０１側からデータ全体を書き込
み後、ＤＭＡ転送を行なう。これは、通常、ＣＰＵによ
る書き込みよりもＤＭＡ読み出しの方がはるかに高速だ
からである。このように、本実施例においても、ＣＰＵ
動作とは独立にＤＭＡ転送が可能になる。
【００２５】なお、本発明は、複数の機器から構成され
るシステムに適用しても１つの機器から成る装置に適用
しても良い。また、本発明は、システムあるいは装置に
プログラムを供給することによって達成される場合にも
適用できることは言うまでもない。
るシステムに適用しても１つの機器から成る装置に適用
しても良い。また、本発明は、システムあるいは装置に
プログラムを供給することによって達成される場合にも
適用できることは言うまでもない。
【００２６】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、個別に複数のデータバスを設けて外部Ｉ
／Ｆモジュールを接続することにより、主制御部での動
作とは独立にデータ転送が可能となるため、主制御部の
処理速度に影響を与えることなく外部Ｉ／Ｆの広範囲な
データ転送速度に対応できる。
発明によれば、個別に複数のデータバスを設けて外部Ｉ
／Ｆモジュールを接続することにより、主制御部での動
作とは独立にデータ転送が可能となるため、主制御部の
処理速度に影響を与えることなく外部Ｉ／Ｆの広範囲な
データ転送速度に対応できる。
【００２７】また、請求項２に記載の発明によれば、外
部Ｉ／Ｆモジュールに実装されたメモリに制御プログラ
ムを格納することで、主制御側のプログラム実装量の削
減、及び制御プログラムと外部Ｉ／Ｆモジュールのバー
ジョンの対応が確実に行なえる。
部Ｉ／Ｆモジュールに実装されたメモリに制御プログラ
ムを格納することで、主制御側のプログラム実装量の削
減、及び制御プログラムと外部Ｉ／Ｆモジュールのバー
ジョンの対応が確実に行なえる。
【図１】本発明の第１の実施例に係るインタフェース装
置の構成示すブロック図である。
置の構成示すブロック図である。
【図２】第１実施例に係る外部Ｉ／Ｆモジュールの構成
を示すブロック図である。
を示すブロック図である。
【図３】第１実施例に係る外部Ｉ／Ｆモジュールの他の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】本発明の第２の実施例に係るインタフェース装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
１０１ ＣＰＵ １０２ バススイッチ １０３，４０１ ＤＭＡバッファ １０４ ＤＭＡコントローラ １０５ 割り込みコントローラ １０６ 外部Ｉ／Ｆモジュール ２０１ Ｉ／Ｆ回路 ２０２ Ｉ／Ｆ制御回路 ３０１ メモリ
Claims (2)
- 【請求項１】 所定のデータを伝送する内部データバス
と、当該インタフェース装置に拡張モジュールを接続す
るための入出力データバスを有するインタフェース装置
において、 前記内部データバスと前記入出力データバスとの相互接
続を制御する第１のスイッチ手段と、 前記入出力データバスを介して前記拡張モジュールとの
間のデータ転送を制御する手段と、 前記データ転送中は、前記内部データバスと前記入出力
データバスとの接続を切り離すように前記第１のスイッ
チ手段を制御する第２のスイッチ手段とを備えることを
特徴とするインタフェース装置。 - 【請求項２】 前記拡張モジュールは、該拡張モジュー
ルを制御するプログラムを記述したメモリを有し、該メ
モリは、前記内部データバスを介してアクセスされるこ
とを特徴とする請求項１に記載のインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036801A JPH07244633A (ja) | 1994-03-08 | 1994-03-08 | インタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036801A JPH07244633A (ja) | 1994-03-08 | 1994-03-08 | インタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244633A true JPH07244633A (ja) | 1995-09-19 |
Family
ID=12479895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6036801A Withdrawn JPH07244633A (ja) | 1994-03-08 | 1994-03-08 | インタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07244633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682249B1 (ko) * | 2001-04-25 | 2007-02-15 | 매그나칩 반도체 유한회사 | 표준 디지털 패드를 사용한 버스 제어회로 |
-
1994
- 1994-03-08 JP JP6036801A patent/JPH07244633A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682249B1 (ko) * | 2001-04-25 | 2007-02-15 | 매그나칩 반도체 유한회사 | 표준 디지털 패드를 사용한 버스 제어회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |