JPH11163970A - 装置内基盤制御システム - Google Patents
装置内基盤制御システムInfo
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- JPH11163970A JPH11163970A JP9328228A JP32822897A JPH11163970A JP H11163970 A JPH11163970 A JP H11163970A JP 9328228 A JP9328228 A JP 9328228A JP 32822897 A JP32822897 A JP 32822897A JP H11163970 A JPH11163970 A JP H11163970A
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- G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
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- Maintenance And Management Of Digital Transmission (AREA)
- Selective Calling Equipment (AREA)
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Abstract
(57)【要約】
【課題】 被制御基盤のハードウェアの構成変更を考慮
することなく、制御・監視が可能な装置内基盤制御シス
テムを提供する。 【解決手段】 分散制御システム１００は、制御基盤１
０、被制御基盤であるＩＮＦ基盤１１０、ＳＶインター
フェース３０から構成され、ＩＮＦ基盤１１０は、ＳＶ
−ＳＵＢ基盤１２０と、該当機能を集積化したＬＳＩ１
３０とを備え、ＳＶ−ＳＵＢ基盤１２０が、ＩＮＦ基盤
１１０内の制御・警報情報を制御基盤に通知するととも
に、制御基盤１０からの制御情報によりＩＮＦ基盤１１
０内の制御を行うように構成する。
することなく、制御・監視が可能な装置内基盤制御シス
テムを提供する。 【解決手段】 分散制御システム１００は、制御基盤１
０、被制御基盤であるＩＮＦ基盤１１０、ＳＶインター
フェース３０から構成され、ＩＮＦ基盤１１０は、ＳＶ
−ＳＵＢ基盤１２０と、該当機能を集積化したＬＳＩ１
３０とを備え、ＳＶ−ＳＵＢ基盤１２０が、ＩＮＦ基盤
１１０内の制御・警報情報を制御基盤に通知するととも
に、制御基盤１０からの制御情報によりＩＮＦ基盤１１
０内の制御を行うように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、装置内に制御基盤
と被制御基盤とを備え、制御基盤がインターフェースを
経由して被制御基盤を制御監視する装置内基盤制御シス
テムに関する。
と被制御基盤とを備え、制御基盤がインターフェースを
経由して被制御基盤を制御監視する装置内基盤制御シス
テムに関する。
【０００２】
【従来の技術】装置内に制御基盤と被制御基盤を配置し
効率的な処理を実現する装置内制御システムがある。装
置（ユニット）内には、特定機能を持つ複数の被制御基
盤とこれら被制御基盤を管理制御するための制御基盤
が、モジュール構成により追加・交換可能に収容され
る。アプリケーションモジュールの種類として、例えば
ＭＰＥＧ（Moving Picture Expert Group）２アプリケ
ーションモジュール、各種回線インターフェースモジュ
ールがある。
効率的な処理を実現する装置内制御システムがある。装
置（ユニット）内には、特定機能を持つ複数の被制御基
盤とこれら被制御基盤を管理制御するための制御基盤
が、モジュール構成により追加・交換可能に収容され
る。アプリケーションモジュールの種類として、例えば
ＭＰＥＧ（Moving Picture Expert Group）２アプリケ
ーションモジュール、各種回線インターフェースモジュ
ールがある。
【０００３】図８は従来のこの種の装置内制御システム
構成を示すブロック図である。
構成を示すブロック図である。
【０００４】図８において、１０は装置内制御基盤、２
０は被制御基盤の構成要素であるＭＰＥＧ基盤及びＡＴ
Ｍ（Asynchronous Transfer Mode：非同期転送モード）
ＭＵＸ基盤、３０は制御基盤１０と被制御基盤２０と
を結ぶ制御インターフェースである。ここでは、この制
御インターフェース３０をＳＶ（スーパーバイザー）イ
ンターフェースと呼ぶ。
０は被制御基盤の構成要素であるＭＰＥＧ基盤及びＡＴ
Ｍ（Asynchronous Transfer Mode：非同期転送モード）
ＭＵＸ基盤、３０は制御基盤１０と被制御基盤２０と
を結ぶ制御インターフェースである。ここでは、この制
御インターフェース３０をＳＶ（スーパーバイザー）イ
ンターフェースと呼ぶ。
【０００５】制御基盤１０は、ＣＰＵ１１、ＳＶインタ
ーフェース制御を行うＳＶ−ＬＳＩ１２を有し、各被制
御基盤２０に対して警報収集や初期設定を行う。警報収
集や初期設定は、ＳＶインターフェース３０に準じリー
ド・ライト動作により実現される。
ーフェース制御を行うＳＶ−ＬＳＩ１２を有し、各被制
御基盤２０に対して警報収集や初期設定を行う。警報収
集や初期設定は、ＳＶインターフェース３０に準じリー
ド・ライト動作により実現される。
【０００６】被制御基盤２０は、該当機能（各種アプリ
ケーション機能、ＡＴＭ ＭＵＸ機能等）を集積化した
ＬＳＩ２１、ＳＶインターフェース制御を行うＳＶイン
ターフェース回路２２を有し、ＳＶインターフェース回
路２２はさらにアドレスレジスタ２３、データレジスタ
２４を有する。
ケーション機能、ＡＴＭ ＭＵＸ機能等）を集積化した
ＬＳＩ２１、ＳＶインターフェース制御を行うＳＶイン
ターフェース回路２２を有し、ＳＶインターフェース回
路２２はさらにアドレスレジスタ２３、データレジスタ
２４を有する。
【０００７】ＳＶインターフェース３０は、制御基盤１
０と被制御基盤２０とを個別の制御インターフェースで
結ぶものである。
０と被制御基盤２０とを個別の制御インターフェースで
結ぶものである。
【０００８】ＳＶインターフェースとして、３線インタ
ーフェース、または１線インターフェースの何れかを用
いる。３線インターフェースは、図９に示すようにクロ
ック信号線、制御情報（スキャン）を示す信号線及びア
ドレス／データ信号線の３線を用いて制御基盤１０と各
被制御基盤２０とを接続するものである。また、１線イ
ンターフェースは、図１０に示すように、上記３線の信
号を１つの制御コード／データとして伝送するインター
フェースであり、図１０に示す制御コードの他、読み出
し時のアドレスに対するデータのアクセス時間のウェイ
ト（図示略）、エラー／パリティビットを持つデータフ
ォーマット（図示略）が設定されている。
ーフェース、または１線インターフェースの何れかを用
いる。３線インターフェースは、図９に示すようにクロ
ック信号線、制御情報（スキャン）を示す信号線及びア
ドレス／データ信号線の３線を用いて制御基盤１０と各
被制御基盤２０とを接続するものである。また、１線イ
ンターフェースは、図１０に示すように、上記３線の信
号を１つの制御コード／データとして伝送するインター
フェースであり、図１０に示す制御コードの他、読み出
し時のアドレスに対するデータのアクセス時間のウェイ
ト（図示略）、エラー／パリティビットを持つデータフ
ォーマット（図示略）が設定されている。
【０００９】図１１は上記装置の実アドレスによる警報
収集を説明するための図である。
収集を説明するための図である。
【００１０】従来は、ＳＶインタフェースを用いた基盤
制御・警報収集を行う際には、制御基盤１０側で、各被
制御基盤２０の物理的なアドレス値（警報アドレス、制
御レジスタアドレス等）を直接的に各被制御基盤２０に
セットして警報情報を読み出していた。図１１では、警
報Ａ，Ｂ，Ｃのみを示したが実際には項目数はもっと多
い。
制御・警報収集を行う際には、制御基盤１０側で、各被
制御基盤２０の物理的なアドレス値（警報アドレス、制
御レジスタアドレス等）を直接的に各被制御基盤２０に
セットして警報情報を読み出していた。図１１では、警
報Ａ，Ｂ，Ｃのみを示したが実際には項目数はもっと多
い。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の装置内基盤制御システムにあっては、制御基
盤１０上の警報監視ソフトウェアでは、被制御基盤２０
の警報毎に異なる実アドレス値を監視する必要があっ
た。また、被制御基盤２０内の警報アドレス値（ＬＳＩ
等）の変更が生じると制御基盤１０の警報監視ソフトウ
ェアの警報収集アドレス値を変更しなければならないと
いう問題点があった。基盤の初期化についても同様の問
題がある。また、新規に被制御基盤を用いる場合でも同
様の変更を行わなければならない。
うな従来の装置内基盤制御システムにあっては、制御基
盤１０上の警報監視ソフトウェアでは、被制御基盤２０
の警報毎に異なる実アドレス値を監視する必要があっ
た。また、被制御基盤２０内の警報アドレス値（ＬＳＩ
等）の変更が生じると制御基盤１０の警報監視ソフトウ
ェアの警報収集アドレス値を変更しなければならないと
いう問題点があった。基盤の初期化についても同様の問
題がある。また、新規に被制御基盤を用いる場合でも同
様の変更を行わなければならない。
【００１２】このように従来の基盤制御・警報収集方式
では、被制御基盤の制御・警報の物理アドレス値を制御
側で保持しておく必要が生じ、被制御基盤のハードウェ
アの構成変更があるとその都度制御基盤側の変更が必要
であった。
では、被制御基盤の制御・警報の物理アドレス値を制御
側で保持しておく必要が生じ、被制御基盤のハードウェ
アの構成変更があるとその都度制御基盤側の変更が必要
であった。
【００１３】本発明は、被制御基盤のハードウェアの構
成変更を考慮することなく、制御・監視が可能な装置内
基盤制御システムを提供することを目的とする。
成変更を考慮することなく、制御・監視が可能な装置内
基盤制御システムを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る装置内基盤
制御システムは、装置内に制御基盤と被制御基盤とを備
え、制御基盤が所定インターフェースを経由して被制御
基盤を制御監視する装置内基盤制御システムであって、
被制御基盤は、被制御基盤内の制御・警報情報を制御基
盤に通知するとともに、制御基盤からの制御情報により
被制御基盤内の制御を行う制御手段を備えたことを特徴
とする。
制御システムは、装置内に制御基盤と被制御基盤とを備
え、制御基盤が所定インターフェースを経由して被制御
基盤を制御監視する装置内基盤制御システムであって、
被制御基盤は、被制御基盤内の制御・警報情報を制御基
盤に通知するとともに、制御基盤からの制御情報により
被制御基盤内の制御を行う制御手段を備えたことを特徴
とする。
【００１５】上記制御手段は、制御基盤が被制御基盤に
対して行う制御を実行するものであってもよい。
対して行う制御を実行するものであってもよい。
【００１６】上記制御手段は、制御基盤が被制御基盤に
対して行う制御を実行可能なプロセッサを備え、プロセ
ッサは、制御基盤からの制御処理要求が発行されると、
制御基盤が被制御基盤に対して行う制御を実行するもの
であってもよい。
対して行う制御を実行可能なプロセッサを備え、プロセ
ッサは、制御基盤からの制御処理要求が発行されると、
制御基盤が被制御基盤に対して行う制御を実行するもの
であってもよい。
【００１７】本発明に係る装置内基盤制御システムは、
制御基盤及び被制御基盤が、コマンドＩＤに対応する共
通のコマンド処理内容の情報を記憶する手段を有し、制
御基盤が被制御基盤に対してコマンドを使用すること
で、被制御基盤のハードウェア構成を認識することな
く、被制御基盤を制御監視するものであってもよい。
制御基盤及び被制御基盤が、コマンドＩＤに対応する共
通のコマンド処理内容の情報を記憶する手段を有し、制
御基盤が被制御基盤に対してコマンドを使用すること
で、被制御基盤のハードウェア構成を認識することな
く、被制御基盤を制御監視するものであってもよい。
【００１８】上記制御手段による制御は、被制御基盤内
の初期化であってもよく、また、上記制御手段は、被制
御基盤内の警報収集であってもよい。
の初期化であってもよく、また、上記制御手段は、被制
御基盤内の警報収集であってもよい。
【００１９】
【発明の実施の形態】本発明に係る装置内基盤制御シス
テムは、伝送装置制御監視のためのＳＶインタフェース
を用いた装置内基盤制御システムに適用することができ
る。
テムは、伝送装置制御監視のためのＳＶインタフェース
を用いた装置内基盤制御システムに適用することができ
る。
【００２０】図１は本発明の実施形態に係る装置内制御
システムの構成を示すブロック図であり、装置内に制御
基盤と被制御基盤を分散配置し効率的な処理を実現する
分散制御システムに適用した例である。なお、本実施形
態の説明にあたり前記図８に示す従来の装置内制御シス
テムと同一構成部分には同一符号を付している。
システムの構成を示すブロック図であり、装置内に制御
基盤と被制御基盤を分散配置し効率的な処理を実現する
分散制御システムに適用した例である。なお、本実施形
態の説明にあたり前記図８に示す従来の装置内制御シス
テムと同一構成部分には同一符号を付している。
【００２１】図１において、分散制御システム１００
（装置内基盤制御システム）は、制御基盤１０、被制御
基盤であるＩＮＦ基盤１１０、制御基盤１０とＩＮＦ基
盤１１０とを結ぶＳＶインターフェース３０から構成さ
れる。
（装置内基盤制御システム）は、制御基盤１０、被制御
基盤であるＩＮＦ基盤１１０、制御基盤１０とＩＮＦ基
盤１１０とを結ぶＳＶインターフェース３０から構成さ
れる。
【００２２】制御基盤１０は、ＣＰＵ１１、ＳＶインタ
ーフェース制御を行うＳＶ−ＬＳＩ１２を有し、制御基
盤１０はＩＮＦ基盤１１０間で制御情報をやり取りし、
ＩＮＦ基盤１１０の制御を行う。ここで、警報収集や初
期設定は、制御基盤１０側ではなく、後述するＩＮＦ基
盤１１０のＳＶ−ＳＵＢ基盤１２０（制御手段）により
実現される。
ーフェース制御を行うＳＶ−ＬＳＩ１２を有し、制御基
盤１０はＩＮＦ基盤１１０間で制御情報をやり取りし、
ＩＮＦ基盤１１０の制御を行う。ここで、警報収集や初
期設定は、制御基盤１０側ではなく、後述するＩＮＦ基
盤１１０のＳＶ−ＳＵＢ基盤１２０（制御手段）により
実現される。
【００２３】ＩＮＦ基盤１１０は、分散制御を行うため
の被制御基盤であり、ＳＶ−ＳＵＢ基盤１２０と、該当
機能（各種アプリケーション機能、ＡＴＭ ＭＵＸ機能
等）を集積化したＬＳＩ１３０とを備えて構成される。
の被制御基盤であり、ＳＶ−ＳＵＢ基盤１２０と、該当
機能（各種アプリケーション機能、ＡＴＭ ＭＵＸ機能
等）を集積化したＬＳＩ１３０とを備えて構成される。
【００２４】ＳＶ−ＳＵＢ基盤１２０は、被制御基盤
（ＩＮＦ基盤１１０）内の制御・警報情報を制御基盤１
０に通知するとともに、制御基盤１０からの制御情報に
より基盤内部のＬＳＩ１３０を制御する。
（ＩＮＦ基盤１１０）内の制御・警報情報を制御基盤１
０に通知するとともに、制御基盤１０からの制御情報に
より基盤内部のＬＳＩ１３０を制御する。
【００２５】ＳＶ−ＳＵＢ基盤１２０は、ＣＰＵ２００
（プロセッサ）と、設定情報及び初期データを記憶する
メモリ２１０と、ＳＶインターフェース制御を行うＳＶ
インターフェース回路２２０とから構成され、ＳＶイン
ターフェース回路２２０はさらにアドレスレジスタ２２
１、データレジスタ２２２を有する。ＳＶ−ＳＵＢ基盤
１２０の詳細な構成については図２により後述する。
（プロセッサ）と、設定情報及び初期データを記憶する
メモリ２１０と、ＳＶインターフェース制御を行うＳＶ
インターフェース回路２２０とから構成され、ＳＶイン
ターフェース回路２２０はさらにアドレスレジスタ２２
１、データレジスタ２２２を有する。ＳＶ−ＳＵＢ基盤
１２０の詳細な構成については図２により後述する。
【００２６】ＣＰＵ２００は、ＳＶインターフェース回
路２２０からの割り込み通知によりＬＳＩ１３０を制御
するとともに、ＬＳＩ１３０からの制御・警報情報をＳ
Ｖ−ＳＵＢ基盤１２０を介して制御基盤１０に通知す
る。また、メモリ２１０に設定された初期データを用い
て被制御基盤内の初期化を行う。
路２２０からの割り込み通知によりＬＳＩ１３０を制御
するとともに、ＬＳＩ１３０からの制御・警報情報をＳ
Ｖ−ＳＵＢ基盤１２０を介して制御基盤１０に通知す
る。また、メモリ２１０に設定された初期データを用い
て被制御基盤内の初期化を行う。
【００２７】特に、従来例では制御基盤側から直接アド
レスをアクセスしていたのに対し、本実施形態ではＳＶ
インターフェース回路２２０からの割り込み通知がある
と、ＣＰＵ２００が介在してアドレスを並べ替え、また
メモリ２１０の一空間には所定のコマンドに対応したデ
ータ及びコマンド処理を用意しておき、ＣＰＵ２００が
アクセスして並べられたデータを制御基盤側が読み出す
ようにする。
レスをアクセスしていたのに対し、本実施形態ではＳＶ
インターフェース回路２２０からの割り込み通知がある
と、ＣＰＵ２００が介在してアドレスを並べ替え、また
メモリ２１０の一空間には所定のコマンドに対応したデ
ータ及びコマンド処理を用意しておき、ＣＰＵ２００が
アクセスして並べられたデータを制御基盤側が読み出す
ようにする。
【００２８】このように、分散制御を行うための被制御
基盤であるＩＮＦ基盤１１０は、分散制御機能を集積化
したＬＳＩ１３０に、ＳＶ−ＳＵＢ基盤１２０を付加し
た構成となっており、ＳＶ−ＳＵＢ基盤１２０を備えた
構成であれば、被制御基盤はどのような基盤でもよい。
例えば、ＭＰＥＧ基盤、ＡＴＭ ＭＵＸ基盤、アプリケ
ーションモジュール等に適用したものでもよい。
基盤であるＩＮＦ基盤１１０は、分散制御機能を集積化
したＬＳＩ１３０に、ＳＶ−ＳＵＢ基盤１２０を付加し
た構成となっており、ＳＶ−ＳＵＢ基盤１２０を備えた
構成であれば、被制御基盤はどのような基盤でもよい。
例えば、ＭＰＥＧ基盤、ＡＴＭ ＭＵＸ基盤、アプリケ
ーションモジュール等に適用したものでもよい。
【００２９】ＳＶインターフェース３０は、制御基盤１
０と被制御基盤（ＩＮＦ基盤１１０）とを個別の制御イ
ンターフェースで結ぶものである。ＳＶインターフェー
スとして、ＳＶ１線インターフェースを用いる。ＳＶ１
線インターフェースは、前記図１０に示すように、前述
した３線の信号を１つの制御コード／データとして伝送
するインターフェースであり、制御コード、アクセス時
間のウェイト、３２ビット毎のエラー／パリティチェッ
クを持つデータフォーマットが設定され、データのみの
１線で信号の送受信を行う。
０と被制御基盤（ＩＮＦ基盤１１０）とを個別の制御イ
ンターフェースで結ぶものである。ＳＶインターフェー
スとして、ＳＶ１線インターフェースを用いる。ＳＶ１
線インターフェースは、前記図１０に示すように、前述
した３線の信号を１つの制御コード／データとして伝送
するインターフェースであり、制御コード、アクセス時
間のウェイト、３２ビット毎のエラー／パリティチェッ
クを持つデータフォーマットが設定され、データのみの
１線で信号の送受信を行う。
【００３０】図２は上記ＳＶ−ＳＵＢ基盤１２０の詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
【００３１】図２において、ＳＶ−ＳＵＢ基盤１２０
は、被制御基盤（ＩＮＦ基盤１１０）のＳＶインターフ
ェース回路２２０を含むＳＵＢ基盤であり、特定機能を
有する被制御基盤に搭載される。
は、被制御基盤（ＩＮＦ基盤１１０）のＳＶインターフ
ェース回路２２０を含むＳＵＢ基盤であり、特定機能を
有する被制御基盤に搭載される。
【００３２】ＳＶ−ＳＵＢ基盤１２０は、ＣＰＵ２０
０、ＳＤＲＡＭ（同期式ＤＲＡＭ）２１１、フラッシュ
メモリ２１２、ＳＶインターフェース回路２２０、及び
パラレル入出力回路２３０から構成され、これらはアド
レスバス、データバス及びコントロール信号線等のバス
により互いに接続される。
０、ＳＤＲＡＭ（同期式ＤＲＡＭ）２１１、フラッシュ
メモリ２１２、ＳＶインターフェース回路２２０、及び
パラレル入出力回路２３０から構成され、これらはアド
レスバス、データバス及びコントロール信号線等のバス
により互いに接続される。
【００３３】ＳＤＲＡＭ２１１及びフラッシュメモリ２
１２は、前記メモリ２１０を構成する。ＳＤＲＡＭ２１
１は、ＣＰＵ２００で処理されるデータを一時的に格納
するメモリである。フラッシュメモリ２１２は、ＣＰＵ
２００で使用するプログラムやデータを格納する一括書
き換え可能なメモリであり、初期データ等の設定情報が
あらかじめ書き込まれている。プログラム変更がない場
合には、フラッシュメモリ２１２に格納されたプログラ
ム及びデータは常時ＣＰＵ２００に出力され、ＣＰＵ２
００は制御・監視のプログラムを実行する。
１２は、前記メモリ２１０を構成する。ＳＤＲＡＭ２１
１は、ＣＰＵ２００で処理されるデータを一時的に格納
するメモリである。フラッシュメモリ２１２は、ＣＰＵ
２００で使用するプログラムやデータを格納する一括書
き換え可能なメモリであり、初期データ等の設定情報が
あらかじめ書き込まれている。プログラム変更がない場
合には、フラッシュメモリ２１２に格納されたプログラ
ム及びデータは常時ＣＰＵ２００に出力され、ＣＰＵ２
００は制御・監視のプログラムを実行する。
【００３４】以下、上述のように構成された分散制御シ
ステム１００の動作を説明する。
ステム１００の動作を説明する。
【００３５】本分散制御システム１００は、ＳＶ−ＳＵ
Ｂ基盤１２０を被制御基盤（ＩＮＦ基盤１１０）に搭載
することで、従来例では制御基盤１０が行っていた制御
（基盤内の初期化、警報収集）をＳＶ−ＳＵＢ基盤１２
０のＣＰＵ２００が行うようにしたものである。
Ｂ基盤１２０を被制御基盤（ＩＮＦ基盤１１０）に搭載
することで、従来例では制御基盤１０が行っていた制御
（基盤内の初期化、警報収集）をＳＶ−ＳＵＢ基盤１２
０のＣＰＵ２００が行うようにしたものである。
【００３６】また、本方式を用いると、制御基盤１０は
被制御基盤１１０内に搭載されたＬＳＩに対する絶対ア
ドレスを用いることなく、警報監視・制御を行うことが
できる。この技法をコマンドの抽象化と呼び図７により
詳細に後述する。
被制御基盤１１０内に搭載されたＬＳＩに対する絶対ア
ドレスを用いることなく、警報監視・制御を行うことが
できる。この技法をコマンドの抽象化と呼び図７により
詳細に後述する。
【００３７】〔基本動作〕図１において、制御基盤１０
は、被制御基盤（ＩＮＦ基盤１１０）に対してＳＶイン
タフェース３０経由でデータを送信することで被制御基
盤１１０にアクセスを行う。
は、被制御基盤（ＩＮＦ基盤１１０）に対してＳＶイン
タフェース３０経由でデータを送信することで被制御基
盤１１０にアクセスを行う。
【００３８】図３はＳＶ−ＳＵＢ基盤１２０のＣＰＵ２
００により実行される基本動作を示すフローチャートで
あり、ライト動作を例に採っている。図中、ＳＴはフロ
ーの各ステップである。
００により実行される基本動作を示すフローチャートで
あり、ライト動作を例に採っている。図中、ＳＴはフロ
ーの各ステップである。
【００３９】まず、ステップＳＴ１でＳＶインターフェ
ース回路２２０から割り込み通知を受けると、ステップ
ＳＴ２でＳＶインターフェース３０に対してアドレス要
求を出す。
ース回路２２０から割り込み通知を受けると、ステップ
ＳＴ２でＳＶインターフェース３０に対してアドレス要
求を出す。
【００４０】次いで、ステップＳＴ３でＳＶインターフ
ェース回路２２０からアドレスを読み出し、ステップＳ
Ｔ４でＳＶインターフェース３０よりデータ要求を出
す。
ェース回路２２０からアドレスを読み出し、ステップＳ
Ｔ４でＳＶインターフェース３０よりデータ要求を出
す。
【００４１】次いで、ステップＳＴ５でＳＶインターフ
ェース回路２２０から該当データを受け取り、ステップ
ＳＴ６でメモリ２１０への書き込みを行って本フローを
終了する。
ェース回路２２０から該当データを受け取り、ステップ
ＳＴ６でメモリ２１０への書き込みを行って本フローを
終了する。
【００４２】上記基本動作をフローシーケンスを参照し
てさらに詳細に説明する。
てさらに詳細に説明する。
【００４３】図４及び図５はリード・ライトの基本動作
のフローシーケンスを示す図であり、図４はリードシー
ケンスを、図５はライトシーケンスを示す。
のフローシーケンスを示す図であり、図４はリードシー
ケンスを、図５はライトシーケンスを示す。
【００４４】リード動作（図４） 制御基盤１０は、ＩＮＦ基盤１１０のＳＶインタフェー
ス回路２２０に対して、アドレスをセットし、メモリ２
１０へのリード要求を発行する。ここで、リード／ライ
トの判別は、前記図１０に示す制御アドレスのＲ／Ｗビ
ットで判断する。ＳＶインタフェース回路２２０では、
これに伴い、図４に示すようにＳＶ−ＳＵＢ基盤１２０
内のＣＰＵ２００に割り込み信号を出し、アクセスのあ
ったアドレスを通知する。
ス回路２２０に対して、アドレスをセットし、メモリ２
１０へのリード要求を発行する。ここで、リード／ライ
トの判別は、前記図１０に示す制御アドレスのＲ／Ｗビ
ットで判断する。ＳＶインタフェース回路２２０では、
これに伴い、図４に示すようにＳＶ−ＳＵＢ基盤１２０
内のＣＰＵ２００に割り込み信号を出し、アクセスのあ
ったアドレスを通知する。
【００４５】ＳＶ−ＳＵＢ基盤１２０内のＣＰＵ２００
は、受け取ったアドレスから、通常メモリ２１０に格納
されたデータを読み出し、ＳＶインタフェース回路２２
０にデータを返す。制御基盤側のＳＶ−ＬＳＩ１２は、
ＳＶインタフェース回路２２０からデータを受け取る。
は、受け取ったアドレスから、通常メモリ２１０に格納
されたデータを読み出し、ＳＶインタフェース回路２２
０にデータを返す。制御基盤側のＳＶ−ＬＳＩ１２は、
ＳＶインタフェース回路２２０からデータを受け取る。
【００４６】ライト動作（図５） 制御基盤１０は、ＳＶインタフェース回路２２０に対し
て、アドレス、データをセットし、メモリ２１０へのラ
イト要求を発行する。ＳＶインタフェース回路２２０で
は、これに伴い、図５に示すようにＳＶ−ＳＵＢ基盤１
２０内のＣＰＵ２００に割り込みをかけ、アドレス、デ
ータを通知する。
て、アドレス、データをセットし、メモリ２１０へのラ
イト要求を発行する。ＳＶインタフェース回路２２０で
は、これに伴い、図５に示すようにＳＶ−ＳＵＢ基盤１
２０内のＣＰＵ２００に割り込みをかけ、アドレス、デ
ータを通知する。
【００４７】ＳＶ−ＳＵＢ基盤１２０内のＣＰＵ２００
は、受け取ったアドレスから、通常メモリ２１０上にデ
ータを書き込む。
は、受け取ったアドレスから、通常メモリ２１０上にデ
ータを書き込む。
【００４８】以上のようなリード・ライトの基本シーケ
ンスを行うことによって、制御基盤１０とＳＶ−ＳＵＢ
基盤１２０間で制御情報をやり取りし、被制御基盤（Ｉ
ＮＦ基盤１１０）の制御を行う。
ンスを行うことによって、制御基盤１０とＳＶ−ＳＵＢ
基盤１２０間で制御情報をやり取りし、被制御基盤（Ｉ
ＮＦ基盤１１０）の制御を行う。
【００４９】次に、本分散制御システム１００の被制御
基盤（ＩＮＦ基盤１１０）による警報収集の分散処理に
ついて説明する。
基盤（ＩＮＦ基盤１１０）による警報収集の分散処理に
ついて説明する。
【００５０】〔警報収集の分散処理〕この警報収集の分
散処理は、リードライトの基本動作を用いて被制御基盤
内のＬＳＩ等の警報を収集する処理である。
散処理は、リードライトの基本動作を用いて被制御基盤
内のＬＳＩ等の警報を収集する処理である。
【００５１】図６は警報収集の分散処理を説明するため
の図であり、警報情報格納のための統一空間を表してい
る。
の図であり、警報情報格納のための統一空間を表してい
る。
【００５２】被制御基盤内のＬＳＩの警報は、ＳＶ−Ｓ
ＵＢ基盤１２０に搭載されたＣＰＵ２００によりメモリ
２１０に収集される。その際に、あらかじめ制御基盤１
０と被制御基盤１１０間で警報の統一空間をメモリ２１
０内に定めておく。また、ＳＶ−ＳＵＢ基盤１２０内の
ＣＰＵ２００は、実アドレス空間がそれぞれ異なる各Ｌ
ＳＩの警報を収集し、統一された警報格納空間内にスト
アしておく。
ＵＢ基盤１２０に搭載されたＣＰＵ２００によりメモリ
２１０に収集される。その際に、あらかじめ制御基盤１
０と被制御基盤１１０間で警報の統一空間をメモリ２１
０内に定めておく。また、ＳＶ−ＳＵＢ基盤１２０内の
ＣＰＵ２００は、実アドレス空間がそれぞれ異なる各Ｌ
ＳＩの警報を収集し、統一された警報格納空間内にスト
アしておく。
【００５３】一方、制御基盤１０は、ＳＶ−ＳＵＢ基盤
１２０のメモリ２１０に配置された警報格納統一空間を
読み出すことによって被制御基盤１００内の警報を読み
出すことが可能となる。
１２０のメモリ２１０に配置された警報格納統一空間を
読み出すことによって被制御基盤１００内の警報を読み
出すことが可能となる。
【００５４】すなわち、被制御基盤に、統一した空間に
並べておくような作業をして、それに対するコマンドを
送って並んだ情報を一気に読み出す。
並べておくような作業をして、それに対するコマンドを
送って並んだ情報を一気に読み出す。
【００５５】これにより、制御基盤１０はＳＶ−ＳＵＢ
基盤１２０内のメモリ（警報統一空間）を読み出すこと
で警報の収集が可能となり、被制御基盤１１０内の各Ｌ
ＳＩの警報レジスタの実アドレスを知らなくても警報収
集が可能となる。
基盤１２０内のメモリ（警報統一空間）を読み出すこと
で警報の収集が可能となり、被制御基盤１１０内の各Ｌ
ＳＩの警報レジスタの実アドレスを知らなくても警報収
集が可能となる。
【００５６】次に、被制御基盤にＳＶ−ＳＵＢ基盤１２
０を搭載することによって可能となった応用制御につい
て述べる。
０を搭載することによって可能となった応用制御につい
て述べる。
【００５７】〔コマンドの抽象化技法〕従来の基盤制御
・警報収集方式は、被制御基盤の制御・警報のリード・
ライトのみの動作であった。本分散制御システム１００
は、ＳＶ−ＳＵＢ基盤１２０を被制御基盤（ＩＮＦ基盤
１１０）に搭載したことで、制御基盤が被制御基盤に対
して行いたい制御処理動作をあらかじめ被制御基盤内に
インプリメントしておき、制御基盤側は行いたい制御処
理動作に対するＩＤを発行するのみで被制御基盤に対し
て制御処理が可能となる。本技法をコマンドの抽象化と
いう。
・警報収集方式は、被制御基盤の制御・警報のリード・
ライトのみの動作であった。本分散制御システム１００
は、ＳＶ−ＳＵＢ基盤１２０を被制御基盤（ＩＮＦ基盤
１１０）に搭載したことで、制御基盤が被制御基盤に対
して行いたい制御処理動作をあらかじめ被制御基盤内に
インプリメントしておき、制御基盤側は行いたい制御処
理動作に対するＩＤを発行するのみで被制御基盤に対し
て制御処理が可能となる。本技法をコマンドの抽象化と
いう。
【００５８】図７は上記コマンドの抽象化による装置内
基盤制御監視方法を実現するための構成図である。実際
には、前記図１及び図２に示す各回路装置に以下のよう
な機能を持たすことにより構成される。
基盤制御監視方法を実現するための構成図である。実際
には、前記図１及び図２に示す各回路装置に以下のよう
な機能を持たすことにより構成される。
【００５９】図７において、コマンドの抽象化は、制御
基盤１０、被制御基盤１１０、データ表３００、コマン
ド表３１０、ステータスレジスタ３２０、及びコマンド
レジスタ３３０の構成により実現される。
基盤１０、被制御基盤１１０、データ表３００、コマン
ド表３１０、ステータスレジスタ３２０、及びコマンド
レジスタ３３０の構成により実現される。
【００６０】データ表３００及びコマンド表３１０は、
それぞれコマンドＩＤ３０１，３１１を有している。ス
テータスレジスタ３２０は、制御基盤１０からのコマン
ドに対する被制御基盤１１０の状態を表す。
それぞれコマンドＩＤ３０１，３１１を有している。ス
テータスレジスタ３２０は、制御基盤１０からのコマン
ドに対する被制御基盤１１０の状態を表す。
【００６１】また、制御基盤１０側も被制御基盤１１０
側も、コマンドＩＤ３０１，３１０に対応する共通のコ
マンド処理内容の情報をもっているものとする。
側も、コマンドＩＤ３０１，３１０に対応する共通のコ
マンド処理内容の情報をもっているものとする。
【００６２】ステータスレジスタ３２０の値は、以下の
２つの状態を表す。
２つの状態を表す。
【００６３】・コマンド終了状態（コマンド受け付け可
能：初期状態） ・コマンド実行状態（コマンド実行中） さらに、上記コマンドには以下の４つのコマンドが存在
する。
能：初期状態） ・コマンド実行状態（コマンド実行中） さらに、上記コマンドには以下の４つのコマンドが存在
する。
【００６４】・リードコマンド：データ表３００の値を
リードする ・ライトコマンド：データ表３００に値をライトする ・コマンド発行：コマンドレジスタ３３０に値を書き込
む ・リードステータス：ステータスレジスタ３２０の値を
リードする 制御基盤１０から発行されるコマンドの種類は、制御ア
ドレス領域内にコマンド種別ビットを設けることにより
実現可能となる。
リードする ・ライトコマンド：データ表３００に値をライトする ・コマンド発行：コマンドレジスタ３３０に値を書き込
む ・リードステータス：ステータスレジスタ３２０の値を
リードする 制御基盤１０から発行されるコマンドの種類は、制御ア
ドレス領域内にコマンド種別ビットを設けることにより
実現可能となる。
【００６５】次に、コマンドの抽象化の動作について説
明する。
明する。
【００６６】制御基盤１０から被制御基盤１１０にＳＶ
インタフェース３０を経由してコマンドを送信する。
インタフェース３０を経由してコマンドを送信する。
【００６７】被制御基盤１１０に送られるコマンドは、
従来例で述べたＳＶデータ信号上の制御アドレス領域に
コマンド種別とコマンドＩＤを格納し、監視制御データ
領域にデータを格納したものとなる。
従来例で述べたＳＶデータ信号上の制御アドレス領域に
コマンド種別とコマンドＩＤを格納し、監視制御データ
領域にデータを格納したものとなる。
【００６８】リードの場合には、被制御基盤１１０はコ
マンドΙＤに対応したデータ表３００の値を返す。ライ
トの場合には、被制御基盤１１０はコマンドＩＤに対応
したデータ表３００に値を書き込むとともにコマンドレ
ジスタ３３０にも、コマンドＩＤを書き込む。
マンドΙＤに対応したデータ表３００の値を返す。ライ
トの場合には、被制御基盤１１０はコマンドＩＤに対応
したデータ表３００に値を書き込むとともにコマンドレ
ジスタ３３０にも、コマンドＩＤを書き込む。
【００６９】以上の動作を行うことによって、制御基盤
１０は、被制御基盤１１０を制御することが可能とな
る。
１０は、被制御基盤１１０を制御することが可能とな
る。
【００７０】制御基盤１０からのコマンドに対して、被
制御基盤１１０は以下の処理を行う。
制御基盤１１０は以下の処理を行う。
【００７１】１．制御基盤１０は、被制御基盤１０のス
テータスレジスタ３２０の値をリードする。
テータスレジスタ３２０の値をリードする。
【００７２】２．制御基盤１０は、ステータスレジスタ
３２０の値でコマンドを送信できる状態か否かを判断で
きる。
３２０の値でコマンドを送信できる状態か否かを判断で
きる。
【００７３】３．上記２．の処理でコマンド送信可能の
場合は、コマンドを送信する。（初期状態はコマンド終
了状態） ４．被制御基盤は、コマンドの種別を照合してコマンド
処理を行う。
場合は、コマンドを送信する。（初期状態はコマンド終
了状態） ４．被制御基盤は、コマンドの種別を照合してコマンド
処理を行う。
【００７４】・リードの場合は、コマンドＩＤに対応す
るデータ表の値をリードする。
るデータ表の値をリードする。
【００７５】・ライトの場合は、コマンドＩＤに対応す
るデータ表に値をライトする。
るデータ表に値をライトする。
【００７６】・リードステータスの場合は、ステータス
レジスタの値を返す。
レジスタの値を返す。
【００７７】・コマンド発行の場合は、コマンドＩＤに
対応したコマンド処理をコマンド表を用いて行う。
対応したコマンド処理をコマンド表を用いて行う。
【００７８】５．コマンド処理に応じてデータ表に処理
結果を格納する。制御基盤１０は、コマンド終了確認
後、必要なデータをデータ表を読み出すことによって処
理結果を受け取ることが可能となる。
結果を格納する。制御基盤１０は、コマンド終了確認
後、必要なデータをデータ表を読み出すことによって処
理結果を受け取ることが可能となる。
【００７９】以上説明したように、実施形態に係る分散
制御システム１００は、制御基盤１０、被制御基盤であ
るＩＮＦ基盤１１０、ＳＶインターフェース３０から構
成され、ＩＮＦ基盤１１０は、ＳＶ−ＳＵＢ基盤１２０
と、該当機能を集積化したＬＳＩ１３０とを備え、ＳＶ
−ＳＵＢ基盤１２０が、ＩＮＦ基盤１１０内の制御・警
報情報を制御基盤に通知するとともに、制御基盤１０か
らの制御情報によりＩＮＦ基盤１１０内の制御を行うよ
うに構成したので、被制御基盤のハードウェアの構成変
更を考慮することなく、制御・監視が可能になる。
制御システム１００は、制御基盤１０、被制御基盤であ
るＩＮＦ基盤１１０、ＳＶインターフェース３０から構
成され、ＩＮＦ基盤１１０は、ＳＶ−ＳＵＢ基盤１２０
と、該当機能を集積化したＬＳＩ１３０とを備え、ＳＶ
−ＳＵＢ基盤１２０が、ＩＮＦ基盤１１０内の制御・警
報情報を制御基盤に通知するとともに、制御基盤１０か
らの制御情報によりＩＮＦ基盤１１０内の制御を行うよ
うに構成したので、被制御基盤のハードウェアの構成変
更を考慮することなく、制御・監視が可能になる。
【００８０】すなわち、本分散制御方式では、制御基盤
からのＳＶインタフェースのデータ信号をＳＶ−ＳＵＢ
基盤１２０に搭載されたＣＰＵ２００が信号の意味を解
読することによって、柔軟な制御機能を有する制御系を
構成することができる。具体的な効果は以下のようなも
のである。
からのＳＶインタフェースのデータ信号をＳＶ−ＳＵＢ
基盤１２０に搭載されたＣＰＵ２００が信号の意味を解
読することによって、柔軟な制御機能を有する制御系を
構成することができる。具体的な効果は以下のようなも
のである。
【００８１】１．被制御基盤内のＬＳＩ等の初期設定項
目を被制御基盤内に持たせることが可能となる。
目を被制御基盤内に持たせることが可能となる。
【００８２】２．被制御基盤内の初期設定が制御基盤の
制御なしで実現できるため高速となる。
制御なしで実現できるため高速となる。
【００８３】３．制御基盤と被制御基盤間のコマンドイ
ンタフェースが統一できるため、制御基盤ソフト開発が
容易になる。
ンタフェースが統一できるため、制御基盤ソフト開発が
容易になる。
【００８４】４．被制御基盤内でＬＳＩ等の変更が生じ
た場合でも、制御基盤搭載ソフトに変更を加えることな
く警報収集が可能となる。
た場合でも、制御基盤搭載ソフトに変更を加えることな
く警報収集が可能となる。
【００８５】５．新規基盤開発の際に制御基盤側のソフ
ト変更が少なくでき開発工数が削減できる。特に、ＳＶ
分散制御ではこの効果が大きい。
ト変更が少なくでき開発工数が削減できる。特に、ＳＶ
分散制御ではこの効果が大きい。
【００８６】このように、装置間基盤を監視する際の課
題を解決でき、被制御基盤の追加・変更の制御・監視が
極めて容易になる。
題を解決でき、被制御基盤の追加・変更の制御・監視が
極めて容易になる。
【００８７】本発明に係る装置内基盤制御システムは、
制御基盤及び被制御基盤が、コマンドＩＤに対応する共
通のコマンド処理内容の情報を持ち、制御基盤が被制御
基盤に対してコマンドを使用することで、被制御基盤の
ハードウェア構成を考慮しないようするコマンドの抽象
化技法を行っているので、被警報監視基盤内の警報アド
レスに変更が生じても、被制御基盤側のコマンド表の処
理内容を変更することで、制御基盤側は一切変更する必
要がない。従来例では、制御基盤側の変更も必要であっ
た。
制御基盤及び被制御基盤が、コマンドＩＤに対応する共
通のコマンド処理内容の情報を持ち、制御基盤が被制御
基盤に対してコマンドを使用することで、被制御基盤の
ハードウェア構成を考慮しないようするコマンドの抽象
化技法を行っているので、被警報監視基盤内の警報アド
レスに変更が生じても、被制御基盤側のコマンド表の処
理内容を変更することで、制御基盤側は一切変更する必
要がない。従来例では、制御基盤側の変更も必要であっ
た。
【００８８】また、制御基盤側は、被制御基盤のハード
ウェアの構成（特に、被制御側の実アドレス空間）を考
慮することなく、制御監視が可能となる。
ウェアの構成（特に、被制御側の実アドレス空間）を考
慮することなく、制御監視が可能となる。
【００８９】したがって、このような優れた特長を有す
る装置内基盤制御システムを、伝送装置のＳＶインタフ
ェースを用いた制御・警報監視に適用すれば、システム
の性能を向上させることができる。
る装置内基盤制御システムを、伝送装置のＳＶインタフ
ェースを用いた制御・警報監視に適用すれば、システム
の性能を向上させることができる。
【００９０】なお、上記各実施形態に係る装置内基盤制
御システムを、上述したような制御基盤１０とＩＮＦ基
盤１１０に適用することもできるが、勿論これには限定
されず、装置内に制御基盤と被制御基盤とを備えた装置
内基盤制御システムであれば全ての装置に適用可能であ
ることは言うまでもない。例えば、ＩＮＦ基盤１１０
は、各種アプリケーションモジュール、ＡＴＭ ＭＵＸ
機能等を備えたどのような基盤であってもよい。
御システムを、上述したような制御基盤１０とＩＮＦ基
盤１１０に適用することもできるが、勿論これには限定
されず、装置内に制御基盤と被制御基盤とを備えた装置
内基盤制御システムであれば全ての装置に適用可能であ
ることは言うまでもない。例えば、ＩＮＦ基盤１１０
は、各種アプリケーションモジュール、ＡＴＭ ＭＵＸ
機能等を備えたどのような基盤であってもよい。
【００９１】また、上記実施形態に係る装置内基盤制御
システムでは、ＳＶインターフェースを使用した装置間
制御の例を示したが、他のインターフェースであっても
よいことは勿論である。
システムでは、ＳＶインターフェースを使用した装置間
制御の例を示したが、他のインターフェースであっても
よいことは勿論である。
【００９２】さらに、上記装置内基盤制御システム、Ｉ
ＮＦ基盤等を構成するＣＰＵ、メモリ、回路等の種類、
接続数、接続形態などは上述の実施形態に限られないこ
とは言うまでもない。
ＮＦ基盤等を構成するＣＰＵ、メモリ、回路等の種類、
接続数、接続形態などは上述の実施形態に限られないこ
とは言うまでもない。
【００９３】
【発明の効果】本発明に係る装置内基盤制御システムで
は、被制御基盤内の制御・警報情報を制御基盤に通知す
るとともに、制御基盤からの制御情報により被制御基盤
内の制御を行う制御手段を備えて構成したので、被制御
基盤のハードウェアの構成変更を考慮することなく、制
御・監視を行うことができる。
は、被制御基盤内の制御・警報情報を制御基盤に通知す
るとともに、制御基盤からの制御情報により被制御基盤
内の制御を行う制御手段を備えて構成したので、被制御
基盤のハードウェアの構成変更を考慮することなく、制
御・監視を行うことができる。
【図１】本発明を適用した実施形態に係る装置内基盤制
御システムの構成を示すブロック図である。
御システムの構成を示すブロック図である。
【図２】上記装置内基盤制御システムのＳＶ−ＳＵＢ基
盤の構成を示すブロック図である。
盤の構成を示すブロック図である。
【図３】上記装置内基盤制御システムのＳＶ−ＳＵＢ基
盤の基本動作を示すフローチャートである。
盤の基本動作を示すフローチャートである。
【図４】上記装置内基盤制御システムのリードの基本動
作のフローシーケンスを示す図である。
作のフローシーケンスを示す図である。
【図５】上記装置内基盤制御システムのライトの基本動
作のフローシーケンスを示す図である。
作のフローシーケンスを示す図である。
【図６】上記装置内基盤制御システムの警報収集の分散
処理を説明するための図である。
処理を説明するための図である。
【図７】上記装置内基盤制御システムのコマンドの抽象
化による装置内基盤制御監視方法を実現するための構成
図である。
化による装置内基盤制御監視方法を実現するための構成
図である。
【図８】従来の装置内制御システムの構成を示すブロッ
ク図である。
ク図である。
【図９】従来の装置内制御システムのＳＶインターフェ
ースを説明するための図である。
ースを説明するための図である。
【図１０】従来の装置内制御システムのＳＶインターフ
ェースを説明するための図である。
ェースを説明するための図である。
【図１１】従来の装置内制御システムの実アドレスによ
る警報収集を説明するための図である。
る警報収集を説明するための図である。
１０ 制御基盤、３０ ＳＶインターフェース、１００
分散制御システム（装置内基盤制御システム）、１１
０ ＩＮＦ基盤（被制御基盤）、１２０ ＳＶ−ＳＵＢ
基盤（制御手段）、１３０ ＬＳＩ、２００ ＣＰＵ、
２１０ メモリ、２１１ ＳＤＲＡＭ、２１２ フラッ
シュメモリ、２２０ ＳＶインターフェース回路、２２
１ アドレスレジスタ、２２２ データレジスタ、３０
０ データ表、３１０ コマンド表、３２０ ステータ
スレジスタ、３３０ コマンドレジスタ
分散制御システム（装置内基盤制御システム）、１１
０ ＩＮＦ基盤（被制御基盤）、１２０ ＳＶ−ＳＵＢ
基盤（制御手段）、１３０ ＬＳＩ、２００ ＣＰＵ、
２１０ メモリ、２１１ ＳＤＲＡＭ、２１２ フラッ
シュメモリ、２２０ ＳＶインターフェース回路、２２
１ アドレスレジスタ、２２２ データレジスタ、３０
０ データ表、３１０ コマンド表、３２０ ステータ
スレジスタ、３３０ コマンドレジスタ
Claims (6)
- 【請求項１】 装置内に制御基盤と被制御基盤とを備
え、前記制御基盤が所定インターフェースを経由して前
記被制御基盤を制御監視する装置内基盤制御システムで
あって、 前記被制御基盤は、 被制御基盤内の制御・警報情報を制御基盤に通知すると
ともに、前記制御基盤からの制御情報により被制御基盤
内の制御を行う制御手段を備えたことを特徴とする装置
内基盤制御システム。 - 【請求項２】 前記制御手段は、 制御基盤が被制御基盤に対して行う制御を実行すること
を特徴とする請求項１記載の装置内基盤制御システム。 - 【請求項３】 前記制御手段は、 制御基盤が被制御基盤に対して行う制御を実行可能なプ
ロセッサを備え、 前記プロセッサは、前記制御基盤からの制御処理要求が
発行されると、制御基盤が被制御基盤に対して行う制御
を実行することを特徴とする請求項１記載の装置内基盤
制御システム。 - 【請求項４】 請求項１、２又は３の何れかに記載の装
置内基盤制御システムにおいて、 前記制御基盤及び前記被制御基盤は、コマンドＩＤに対
応する共通のコマンド処理内容の情報を記憶する手段を
有し、 前記制御基盤が前記被制御基盤に対して前記コマンドを
使用することで、被制御基盤のハードウェア構成を認識
することなく、被制御基盤を制御監視することを特徴と
する装置内基盤制御システム。 - 【請求項５】 前記制御手段による制御は、 被制御基盤内の初期化であることを特徴とする請求項
１、２又は３の何れかに記載の装置内基盤制御システ
ム。 - 【請求項６】 前記制御手段による制御は、 被制御基盤内の警報収集であることを特徴とする請求項
１、２又は３の何れかに記載の装置内基盤制御システ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328228A JPH11163970A (ja) | 1997-11-28 | 1997-11-28 | 装置内基盤制御システム |
| US09/199,345 US6292851B1 (en) | 1997-11-28 | 1998-11-25 | System for allowing a supervisory module to obtain alarm and status information from at least one supervised module without having to specify physical addresses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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