KR100278805B1 - 멀티 프로세싱 시스템의 데이터 중재장치 및 방법 - Google Patents
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Abstract
본 발명은 라운드 로빈 방식에 의해 메인보드와 각 카드 슬롯의 레지스터 중 하나의 레지스터를 결정하고 결정한 레지스터 소정 영역에 기록된 플래그를 검사하여 송신 준비 여부를 검사하여 송신 준비가 검사될 시 검사된 레지스터에 연결된 양방향 버퍼의 방향을 송신 방향으로 결정하는 인에이블 신호를 발생하며, 검사된 레지스터 소정 영역에 기록된 목적지 어드레스를 검사하여 검사한 목적지 어드레스에 대응하는 중앙처리장치의 제어를 받는 레지스터에 연결된 양방향 버퍼의 방향을 수신 방향으로 결정하는 인에이블 신호를 발생하도록 멀티 프로세싱 시스템의 데이터 중재장치 및 방법을 구현하였다.
Description
본 발명은 멀티 프로세싱 시스템의 데이터 중재장치에 관한 것으로, 특히 라운드 로빈(Round Robin) 방식을 이용하여 데이터를 중재하는 장치 및 방법에 관한 것이다.
통상적으로 멀티 프로세싱 시스템(Multi-processing System)이란 주 중앙처리장치(Main Central Processing Unit : Main CPU)를 가지는 메인보드(Main Board)와 트렁크 중앙처리장치(Trunk CPU)를 내장하는 적어도 하나의 보조 하드웨어 블록(Hardware Block)(입출력(I/O) 카드 슬롯, 이하 " 카드 슬롯"으로 통칭함)이 백플레인(Backplane)을 통해 연결된 구성을 가지는 시스템을 의미한다. 즉, 적어도 두 개의 신호 처리 및 제어를 위한 중앙처리장치를 구비하고, 백플레인을 통해 상호 데이터를 교환하는 방식을 채택하고 있는 시스템을 멀티 프로세싱 시스템이라 한다. 한편 상기 백플레인은 장치간에서 전기적인 신호가 통하는 경로를 의미하며, 개념적으로는 버스와 비슷한 개념이다. 하지만 버스와는 달리 백플레인은 일반적으로 격납 랙 내에 있으며, 서로 다른 기능을 가지는 장치를 접속하고 있다.
이하 첨부된 도면을 참조하여 종래 멀티 프로세싱 시스템에 구비된 데이터 중재장치의 동작을 설명하면 다음과 같다.
먼저 도 1을 참조하여 선입선출 버퍼(FIFO)를 이용하여 구현한 경우 기록(write) 및 독출(read) 동작을 구분하여 설명한다.
첫 번째로 기록 동작을 보면, 메인 CPU 110이 백플레인 150을 거쳐 해당 카드 슬롯에 구비된 버퍼(IPC FIFO) 140의 설정 어드레스 영역에 데이터를 기록한다. 트렁크 CPU 120은 주기적으로 폴링(polling) 동작을 통해 자신과 같은 카드 슬롯에 구비된 IPC FIFO 140의 공백 플래그(EMPTY FLAG)를 검사하거나 인터럽트(interrupt)를 통해 데이터의 수신 여부를 판단한다. 상기 트렁크 CPU 120은 상기 공백 플래그의 상태 천이 또는 인터럽트를 검사하면 상기 IPC FIFO 140에 기록된 데이터(IPC 정보)를 읽어 오는 것으로 기록 동작은 종료한다.
두 번째로 독출 동작을 보면, 트렁크 CPU 120이 백플레인 150을 거쳐 메인보드에 구비된 버퍼(IPC FIFO) 130의 설정 어드레스 영역에 데이터를 기록한다. 메인 CPU 110은 주기적으로 폴링(polling) 동작을 통해 상기 IPC FIFO 130의 공백 플래그(EMPTY FLAG)를 검사하거나 인터럽트(interrupt)를 통해 데이터의 수신 여부를 판단한다. 상기 메인 CPU 110은 상기 공백 플래그의 상태 천이 또는 인터럽트를 검사하면 상기 IPC FIFO 130에 기록된 데이터(IPC 정보)를 읽어 오는 것으로 독출 동작은 종료한다.
다음으로 도 2를 참조하여 듀얼 포트 랜덤 억세스 메모리(DPRAM)를 이용하여 구현한 경우 기록 및 독출 동작을 구분하여 설명한다.
첫 번째로 기록 동작을 보면, 메인 CPU 110이 특정 카드 슬롯을 지정하는 카드 선택신호(Card Slot Address) 및 메모리 영역을 지정하는 어드레스와 데이터를 출력한다. 상기 출력된 카드 선택신호, 어드레스 및 데이터는 백플레인 280을 거쳐 각 카드 슬롯 220, 230에 구비된 DPRAM 250, 270의 지정 어드레스 영역에 기록된다. 트렁크 CPU 240과 260은 주기적으로 폴링(polling) 동작을 통해 자신과 같은 카드 슬롯에 구비된 DPRAM 250, 270의 플래그 어드레스(FLAG Address)를 검사하여 데이터의 수신 여부를 판단한다. 상기 플래그 어드레스는 데이터가 기록됨에 의해 셋(set)되는 상기 DPRAM 250, 270의 특정 어드레스를 의미한다. 따라서 상기 트렁크 CPU 240, 260은 해당 DPRAM 250, 270의 플래그 어드레스의 셋 여부를 검사함으로써 데이터의 기록을 감지할 수 있다. 상기 트렁크 CPU 240, 260은 상기 플래그 어드레스의 셋을 검사하면 상기 DPRAM 250, 270에 기록된 카드 선택신호를 분석한다. 상기 분석에 의해 자신이 속한 카드 슬롯을 지정하고 있다고 판단하면 상기 DPRAM 250, 270에 기록된 데이터와 어드레스를 읽어 분석한 후 처리함으로서 기록 동작을 종료한다. 하지만 자신이 속한 카드 슬롯을 지정하는 카드 선택신호가 아니라고 판단하면 기록된 어드레스 및 데이터를 무시한다.
두 번째로 독출 동작을 보면, 트렁크 CPU 240, 260은 독출한 데이터를 메인 CPU 210에 제공하기 위해 상기 독출한 데이터를 자신이 속한 카드 슬롯의 DPRAM 250, 270의 지정 어드레스 영역에 기록한다. 메인 CPU 210은 주기적으로 폴링(polling) 동작을 통해 각 카드 슬롯에 구비된 DPRAM 250, 270의 플래그 어드레스(FLAG Address)를 검사하여 데이터의 수신 여부를 판단한다. 상기 플래그 어드레스는 앞에서 설명되어진 기록 동작에서 사용한 플래그 어드레스와는 차별화 하여 사용한다. 상기 메인 CPU 210은 상기 플래그 어드레스의 셋을 검사하면 상기 플래그 어드레스의 셋이 검사된 해당 DPRAM 250 또는 260을 억세스 하여 기록된 데이터를 읽어 분석한 후 처리함으로서 독출 동작을 종료한다.
하지만 상술한 바와 같은 종래의 멀티 프로세싱 시스템에 구비된 데이터 중재장치는 다음에 기술되는 문제점을 가지고 있다.
먼저, 선입선출 버퍼(FIFO)를 이용하여 구현한 경우에는 일대일 통신에는 적합하나 다중(1:n) 통신시에는 IPC FIFO로 인가되는 모든 라인이 백플레인을 공유함으로써 백플레인 라인이 많이 필요하다는 문제점이 있다.
다음으로, DPRAM을 이용하여 구현한 경우에는 메인 CPU가 주기적으로 모든 카드 슬롯을 억세스 하여 읽어 오거나 기록하는 구조로 다중(1:n) 통신에는 적합하나 일대일 통신에는 부적합한 문제점을 가지고 있다.
따라서 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하나의 백플레인 라인을 모든 카드 슬롯이 공유하는 멀티 프로세싱 시스템의 데이터 중재장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 백플레인 라인 중재부를 두어 라운드 로빈 방식으로 다중 통신을 지원하는 멀티 프로세싱 시스템의 데이터 중재장치 및 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측은 데이터 송신 및 수신을 위한 전반적인 제어를 수행하는 중앙처리장치와, 상기 중앙처리장치에 의해 제공되는 데이터를 선입 선출 방식으로 버퍼링 하는 송신 버퍼와, 수신되는 데이터를 선입 선출 방식으로 상기 중앙처리장치로 버퍼링 하는 수신 버퍼와 인에이블 신호에 의해 송신 또는 수신 방향을 결정하여 상기 송신 버퍼로부터 버퍼링된 데이터를 송신하거나 수신한 데이터를 상기 수신 버퍼에 제공하는 양방향 버퍼와, 상기 중앙처리장치에 의해 송신 준비를 알리는 플래그 및 목적지 어드레스를 저장하는 레지스터를 가지는 메인보드 및 적어도 하나의 카드 슬롯과, 상기 메인보드와 상기 각 카드 슬롯의 양방향 버퍼간의 데이터 전송 경로와 상기 메인보드와 상기 각 카드 슬롯의 레지스터간의 신호와 어드레스 전송 경로를 가지는 백플레인과, 라운드 로빈 방식에 의해 상기 메인보드와 상기 각 카드 슬롯의 레지스터 중 하나의 레지스터를 결정하여 플래그를 통해 송신 준비 여부를 검사하며, 송신 준비가 검사될 시 해당 레지스터에 저장된 목적지 어드레스를 통해 결정한 송신측과 수신측 양방향 버퍼의 방향을 결정하는 상기 인에이블 신호를 발생하는 중재부로 구성되는 멀티 프로세싱 시스템의 데이터 중재장치를 구현하고자 한다.
상술한 본 발명의 목적을 달성하기 위한 다른 일 측은 라운드 로빈 방식에 의해 메인보드와 상기 각 카드 슬롯의 레지스터 중 하나의 레지스터를 결정하는 제1과정과, 상기 제1과정에 의해 결정한 레지스터 소정 영역에 기록된 플래그를 검사하여 송신 준비 여부를 검사하는 제2과정과, 상기 제2과정에서 송신 준비가 검사되지 않을 시 상기 제1과정으로 리턴 하는 제3과정과, 상기 제2과정에서 송신 준비가 검사될 시 상기 검사된 레지스터에 연결된 양방향 버퍼의 방향을 송신 방향으로 결정하는 인에이블 신호를 발생하는 제4과정과, 상기 검사된 레지스터 소정 영역에 기록된 목적지 어드레스를 검사하여 상기 검사한 목적지 어드레스에 대응하는 중앙처리장치의 제어를 받는 레지스터에 연결된 양방향 버퍼의 방향을 수신 방향으로 결정하는 인에이블 신호를 발생하는 제5과정으로 이루어진 멀티 프로세싱 시스템의 데이터 중재방법을 구현하고자 한다.
도 1은 종래 멀티 프로세싱 시스템의 데이터 중재장치를 선입선출 버퍼를 이용하여 구현한 구성을 도시한 도면.
도 2는 종래 멀티 프로세싱 시스템의 데이터 중재장치를 듀얼 포트 랜덤 억세스 메모리를 이용하여 구현한 구성을 도시한 도면.
도 3은 본 발명의 일 실시 예에 따른 멀티 프로세싱 시스템의 데이터 중재장치의 구성을 도시한 도면.
도 4는 본 발명의 일 실시 예에 따른 멀티 프로세싱 시스템의 데이터 중재를 위한 제어 흐름을 도시한 도면.
이하 본 발명의 바람직한 일 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시 예에 따른 라운드 로빈(round robin) 방식을 채택한 멀티 프로세싱 시스템에 구비한 데이터 중재장치의 구성을 나타낸다. 본 발명에서 채택하고 있는 라운드 로빈 방식은 자원을 복수의 프로세스나 장치로 차례차례 순회적으로 할당하는 방식으로 정해진 타임 슬롯(time slot)에 같은 시간 간격만큼 각 프로그램 또는 프로세스에 중앙처리장치(CPU)를 사용할 수 있도록 한다.
본 발명에 따른 구성을 살펴보면 도 3에도 도시한 바와 같이 메인보드 310이 각 카드 슬롯 320, 330과 백플레인 340을 거쳐 프로세서간 통신(Inter-Process Communication, 이하 "IPC"라 칭함)을 위한 데이터 전송로 연결되고, 또한 상기 메인보드 310이 중재부(IPC BUS CONTROLLER) 350과 백플레인 340을 거쳐 신호 전송로와 어드레스 전송로로 연결된 구조를 가진다.
상기 각 카드 슬롯 320, 330은 할당된 고유 기능을 수행하는 하드웨어 블록이며, 상기 메인보드 310은 시스템의 전반적인 기능을 관장하고 처리하는 하드웨어 블록이다.
상기한 메인보드 310은 메인 CPU(각 카드 슬롯에서는 트렁크 CPU로 도시함) 311, 송신 버퍼(TX FIFO) 312, 수신 버퍼(RX FIFO) 313, 양방향 버퍼(Bidirectional Buffer) 314 및 테이블 315로 구성된다. 메인 CPU 311은 데이터를 기록/독출하기 위한 전반적인 제어를 수행한다. 송신 버퍼 312는 백플레인 340을 통해 송신할 데이터를 저장하는 선입선출소자이다. 수신 버퍼 313은 백플레인 340을 통해 수신되는 데이터를 저장하는 선입선출소자이다. 양방향 버퍼 314는 중재부 350의 송신(TX) 또는 수신(RX) 설정에 의해 데이터 버퍼링 방향을 결정한다. 상기 버퍼링 방향은 송신 설정에 의해 상기 송신 버퍼 312와 각 카드 슬롯 320, 330에 내장된 양방향 버퍼 324 또는 334를 연결하는 방향을 결정하며, 수신 설정에 의해 상기 수신 버퍼 313과 상기 각 슬롯 320, 330에 내장된 양방향 324 또는 334를 연결하는 방향으로 결정한다. 테이블 315는 상기 메인 CPU 311로부터 송신 준비 요구를 제공받아 송신 준비를 알리는 플래그와 목적지 어드레스(Destination Card Slot Address, 수신될 CPU를 지정)를 저장하는 레지스터(register)이다.
본 발명에 따른 다른 구성인 각 카드 슬롯 320과 330은 상기한 메인보드 310과 동일한 구성과 각 구성이 동일한 기능을 수행하므로 별도의 설명은 생략한다.
중재부 350은 상기 메인보드 310과 상기 카드 슬롯 320, 330간의 데이터 전송을 중재하는 기능을 수행한다. 즉, 상기 메인보드 310과 상기 카드 슬롯 320, 330에 구비된 테이블 315, 325 및 335를 라운드 로빈 방식에 따라 주기적으로 억세스 하여 송신 준비를 알리는 플래그가 존재하는 테이블이 속하는 파트(part)를 송신 설정하고 상기 플래그가 존재하는 테이블에 기록된 수신 파트(part)를 수신 설정하여 데이터 전송 방향을 중재한다.
상기 중재부 350에서 데이터 전송을 중재하는 기능을 수행하기 위한 제어 흐름은 도 4에 도시한 바와 같다.
이하 상기한 구성을 참조하여 본 발명의 일 실시 예에 따른 동작을 상세히 설명하면 다음과 같다. 우선 본 발명에 따른 동작은 하드웨어 블록에 관계없이 동일한 동작으로 수행됨에 따라 다음에 설명되어질 동작 설명은 카드 슬롯 330에서 메인보드 310으로 송신 요구가 발생하는 경우를 예를 들어 설명함에 유의하여야 한다.
먼저, 송신 준비 동작을 보면, 데이터를 전송하고자 하는 카드 슬롯 330의 트렁크 CPU 331은 테이블 335의 소정 어드레스에 송신 준비를 알리기 위한 플래그를 셋하고 목적지 어드레스(메인 CPU 311을 지정하는 어드레스)를 지정 영역에 기록한다. 상기 플래그와 목적지 어드레스가 기록되는 지정 영역은 각 하드웨어 블록간에 미리 약속되어 모든 하드웨어 블록이 공통으로 사용한다.
다음으로, 상기 동작에 의한 송신 준비를 중재부 350이 감지하여 데이터 경로를 설정하는 동작을 도 4에 도시한 제어 흐름을 참조하여 설명한다.
중재부 350은 도 4의 410단계에서 라운드 로빈 방식에 의해 억세스(access)할 테이블을 결정한다. 상기 410단계는 소정 주기 간격으로 수행하며, 상기 라운드 로빈 방식에 의해 억세스 되는 순서는 초기 설정 가능한데 본 발명에 따른 동작과는 직접적으로 무관하다. 만약 상기 410단계에서 카드 슬롯 330에 구비된 테이블 335로 결정되었다고 가정하면 상기 중재부 350은 412단계로 진행한다. 상기 412단계로 진행한 상기 중재부 350은 해당 테이블 335의 송신 준비 플래그가 기록되는 영역을 검사한다. 상기 검사한 결과에 따라 상기 중재부 350은 414단계에서 송신 준비가 되었는가를 판단한다. 예컨대, 상기 플래그가 포지티브(positive) 상태를 나타내는 "1"로 셋 되어 있으면 송신 준비로 판단하고 상기 플래그가 네거티브(negative) 상태를 나타내는 "0"으로 셋 되어 있으면 송신 준비가 되지 않았다고 판단한다.
상기 414단계에서 송신 준비가 되지 않았다고 판단하면 상기 중재부 350은 상기 410단계로 리턴 하여 소정 주기를 지연한 후 라운드 로빈 방식에 의한 다음 테이블을 결정한다. 하지만 상기 414단계에서 송신 준비로 판단하면 414단계로 진행하여 해당 양방향 버퍼 334의 방향을 설정하기 위한 버퍼 인에이블(enable) 신호를 발생한다. 상기 인에이블 신호는 송신 준비된 상기 테이블 335를 거쳐 상기 양방향 버퍼 334로 인가된다. 상기 인에이블 신호를 제공받은 상기 양방향 버퍼 334는 트렁크 CPU 331에 의해 송신 버퍼 332에 기록된 데이터가 백플레인 340으로 송신될 수 있는 방향으로 경로를 형성한다.
상기 418단계에서 발생한 인에이블 신호에 의해 상시 양방향 버퍼 334의 방향이 결정되면 상기 중재부 350은 420단계로 진행하여 목적지 어드레스가 기록된 상기 테이블 335의 소정 영역을 검사하여 목적지 어드레스를 읽는다. 상기 목적지 어드레스는 상기 카드 슬롯 330으로부터 송신되는 데이터를 백플레인 340을 거쳐 수신할 메인보드 310의 메인 CPU 311을 지정하는 어드레스이다. 상기 중재부 350은 목적지 어드레스를 읽은 후 422단계로 진행하여 목적지에 해당하는 메인보드 310에 구비된 양방향 버퍼 314의 방향을 설정하기 위한 버퍼 인에이블(enable) 신호를 발생한다. 상기 인에이블 신호는 상기 메인보드 310에 구비된 테이블 315를 거쳐 상기 양방향 버퍼 314로 인가된다. 상기 인에이블 신호를 제공받은 상기 양방향 버퍼 314는 상기 백플레인 340을 통해 인가되는 데이터가 내부 수신 버퍼 313로 제공될 수 있는 방향으로 경로를 형성한다.
상기한 중재부 350의 동작에 의해 데이터를 전송할 수 있는 경로가 형성되면 상기 카드 슬롯 330은 송신 동작을 수행하며, 상기 메인보드 310은 수신 동작을 수행한다.
상기 카드 슬롯 330의 송신 동작을 살펴보면, 트렁크 CPU 331은 송신하고자 하는 데이터를 송신 버퍼 332에 저장하며, 상기 송신 버퍼 332에 저장된 데이터는 선입 선출 방식으로 양방향 버퍼 334에 의해 정의된 방향으로 송신된다.
한편 상기 메인보드 310의 수신 동작을 보면, 메인보드 310에 구비된 양방향 버퍼 314는 상기 양방향 버퍼 335로부터 송신된 데이터를 백플레인 340을 거쳐 수신한다. 상기 양방향 버퍼 314의 전송 방향은 상기 중재부 350의 인에이블 신호에 의해 수신 방향으로 결정되어 있으므로 상기 수신한 데이터는 수신 버퍼 313에 제공된다. 메인 CPU 311은 상기 수신 버퍼 313의 공백 플래그를 폴링 하다가 데이터의 수신으로 상기 공백 플래그가 상태 천이 되면 수신 버퍼 유효 비트(RX FIFO VALID BIT)가 기록되는 테이블 315의 소정 영역을 확인한다. 상기 공백 플래그는 데이터 수신이 있음을 알리기 위한 신호이며, 예컨대 수신 데이터가 없는 경우에는 상기 공백 플래그는 하이 상태를 유지하고 수신 데이터가 있는 경우에는 로우 상태로 상태 천이 한다. 또한 상기 수신 버퍼 유효 비트는 수신 버퍼 313에 정의된 바이트의 데이터가 저장되었음을 알리는 비트이다. 한편 상기 메인 CPU 311은 상기 공백 플래그가 상태 천이 되고 상기 수신 버퍼 유효 비트의 셋을 감지하면 상기 수신 버퍼 313에 기록된 데이터를 읽어서 IPC 수신을 처리한다.
상술한 상세한 설명에서는 특정 카드 슬롯의 송신 요구에 의해 메인보드로 데이터를 전송하는 것을 일 예로서 기술하였으나 카드 슬롯간의 데이터 송, 수신 또는 메인보드의 송신 요구에 의한 특정 카드 슬롯과의 데이터 전송시도 상술한 바와 동일한 동작에 의해 이루어짐은 자명할 것이다.
상술한 바와 같이 본 발명은 버스 중재부가 라운드 로빈 방식으로 n:n 통신을 지원할 수 있어 현재 각광받고 있는 멀티 프로세싱 시스템에 보다 효율적으로 활용이 가능하다는 장점이 있다. 또한 중재부의 유효 카운터 값만을 변경함으로써 확장 카드 슬롯이 추가되더라고 백플레인의 수정 없이 확장이 가능하며, 상기 중재부를 하드웨어로 구성하기 때문에 한 클럭으로 라운드 로빈 카운터 증가, 감소 및 송신 준비를 알리는 플래그가 존재하면 송신 버퍼 및 수신 버퍼의 셋팅과 데이터 전송을 빠르게 처리할 수 있는 효과가 있다.
Claims (3)
- 멀티 프로세싱 시스템에서 데이터를 중재하는 장치에 있어서,데이터 송신 및 수신을 위한 전반적인 제어를 수행하는 중앙처리장치와, 상기 중앙처리장치에 의해 제공되는 데이터를 선입 선출 방식으로 버퍼링 하는 송신 버퍼와, 수신되는 데이터를 선입 선출 방식으로 상기 중앙처리장치로 버퍼링 하는 수신 버퍼와 인에이블 신호에 의해 송신 또는 수신 방향을 결정하여 상기 송신 버퍼로부터 버퍼링된 데이터를 송신하거나 수신한 데이터를 상기 수신 버퍼에 제공하는 양방향 버퍼와, 상기 중앙처리장치에 의해 송신 준비를 알리는 플래그 및 목적지 어드레스를 저장하는 레지스터를 가지는 메인 보드 및 적어도 하나의 카드 슬롯과,상기 메인 보드와 상기 각 카드 슬롯의 양방향 버퍼간의 데이터 전송 경로와 상기 메인 보드와 상기 각 카드 슬롯의 레지스터간의 신호와 어드레스 전송 경로를 가지는 백플레인과,라운드 로빈 방식에 의해 상기 메인 보드와 상기 각 카드 슬롯의 레지스터 중 하나의 레지스터를 결정하여 플래그를 통해 송신 준비 여부를 검사하며, 송신 준비가 검사될 시 해당 레지스터에 저장된 목적지 어드레스를 통해 결정한 송신측과 수신측 양방향 버퍼의 방향을 결정하는 상기 인에이블 신호를 발생하는 중재부로 구성함을 특징으로 하는 멀티 프로세싱 시스템의 데이터 중재장치.
- 제1항에 있어서, 상기 중재부는,송신 준비가 검사될 시 상기 검사된 레지스터에 연결된 양방향 버퍼 방향을 송신 방향으로 결정하는 인에이블 신호를 발생하고 상기 검사된 레지스터에 기록된 목적지 어드레스를 읽어 상기 읽은 목적지 어드레스에 대응하는 중앙처리장치의 제어를 받는 레지스터에 연결된 양방향 버퍼 방향을 수신 방향으로 결정하는 인에이블 신호를 발생함을 특징으로 하는 멀티 프로세싱 시스템의 데이터 중재장치.
- 멀티 프로세싱 시스템에서 데이터를 중재하는 방법에 있어서,라운드 로빈 방식에 의해 메인 보드와 각 카드 슬롯의 레지스터 중 하나의 레지스터를 결정하는 제1과정과,상기 제1과정에 의해 결정한 레지스터 소정 영역에 기록된 플래그를 검사하여 송신 준비 여부를 검사하는 제2과정과,상기 제2과정에서 송신 준비가 검사되지 않을 시 상기 제1과정으로 리턴하는 제3과정과,상기 제2과정에서 송신 준비가 검사될 시 상기 검사된 레지스터에 연결된 양방향 버퍼의 방향을 송신 방향으로 결정하는 인에이블 신호를 발생하는 제4과정과,상기 검사된 레지스터 소정 영역에 기록된 목적지 어드레스를 검사하여 상기 검사한 목적지 어드레스에 대응하는 중앙처리장치의 제어를 받는 레지스터에 연결된 양방향 버퍼의 방향을 수신 방향으로 결정하는 인에이블 신호를 발생하는 제5과정으로 이루어짐을 특징으로 하는 멀티 프로세싱 시스템의 데이터 중재방법.
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