JPH04257054A - チャネル間接続装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模データ処理シス
テムのチャネル間で通信リンクを確立する装置に係り、
特にＩＢＭ　　ＯＥＭＩ　　Ｓｙｓｔｅｍ／３６０およ
びＳｙｓｔｅｍ／３７０チャネル・プロトコルに対して
完全なコンパティビリティを有するチャネル間インタフ
ェースに関する。

【０００２】

【従来の技術】「ＩＢＭ／３６０　　ａｎｄ　　Ｓｙｓ
ｔｅｍ／３７０　　Ｉ／Ｏ　　Ｉｎｔｅｒｆａｃｅ　　
Ｃｈａｎｎｅｌ　　ｔｏ　　Ｃｏｎｔｒｏｌ　　Ｕｎｉ
ｔ　　ＯｒｉｇｉｎａｌＥｑｕｉｐｍｅｎｔ　　Ｉｎｆ
ｏｒｍａｔｉｏｎ」などの多くの文献に示されるように
、このようなシステムはチャネルあたり最大２５６のＩ
／Ｏ装置をアドレス指定することができる。各々のチャ
ネルは、最大８個の制御ユニット・アタッチメントの制
御に使用されるのが普通である。１つのアタッチメント
点は、単一装置制御ユニット、多重装置制御ユニット、
または多重独立制御ユニットに関わる。これらのチャネ
ルは固有の装置アドレスを通して接続された装置をアド
レス指定することにより、チャネル上の多重装置と通信
する。

【０００３】異なるデータ処理システムのチャネルも、
互いに接続された１対のチャネル・アダプタを用いて接
続される。接続されたシステムは処理システム間でのワ
ークロードの共有を許容し、従って多重処理システムの
計算効率を改良する。チャネル・アダプタは接続された
チャネルに対する多重論理チャネル・アダプタを与える
。第１チャネル・アダプタの論理チャネル・アダプタは
、他のチャネルに対する整合用論理チャネル・アダプタ
と、これらの２チャネルに対する共有通信リンクにより
接続される。

【０００４】

【発明が解決しようとする課題】多重チャネル接続に用
いられるチャネル・アダプタ・アーキテクチャは、通信
リンクに対する非同期リクエストを処理できると共に通
信リンクを要求するチャネル間の対立を解消できなけれ
ばならない。更に、通信効率を促進するリンク割当のリ
クエストに対する優先権を確立する機能が与えられなけ
ればならない。

【０００５】従って、本発明の目的は多重データ処理シ
ステム間の通信を管理する制御ユニットを提供すること
にある。

【０００６】更に本発明の目的は、データ処理システム
を結合して処理システム間でのデータ共有機能およびワ
ークロード共有機能を提供することにある。

【０００７】更に本発明の目的は、他のチャネル・アダ
プタの論理チャネル・アダプタにリンクされる複数の論
理チャネル・アダプタを形成するプロセッサ・チャネル
に対する物理的チャネル・アダプタを提供することにあ
る。

【０００８】更に本発明の目的は、各種の所定の効率基
準に従って各種チャネルからの通信リンク割当てのリク
エストの競合を解消することにある。

【０００９】

【課題を解決するための手段】本発明の上記およびその
他の目的は、多重データ処理システムの複数のチャネル
を結合する制御ユニットにより実現される。この制御ユ
ニットは複数のチャネル・アダプタを備え、それらの各
々は接続されたチャネルに対する多重論理アダプタを形
成することができる。更に、この制御ユニットは、全て
のチャネル・アダプタを接続する複数のデータ・バスを
備えている。

【００１０】論理アダプタをリンクするように割り当て
られたデータ・バスの使用を効率的にする各種基準が満
足されるときは、１つのチャネルの単一の論理アダプタ
はデータ・バスを介して他のチャネルの整合用論理アダ
プタとリンクされる。

【００１１】１つのチャネル・アダプタの所与の論理ア
ダプタがデータ・バスの割当を要求できるようになる前
に、他のチャネル・アダプタの所与の論理アダプタおよ
び整合用論理アダプタの現在のステータス情報が検討さ
れなければならない。これは、「ＩＢＭ　　Ｃｈａｎｎ
ｅｌ−ｔｏ−Ｃｈａｎｎｅｌ　　Ａｄａｐｔｅｒ（ＩＢ
Ｍチャネル間アダプタ）」アーキテクチャに従ってなさ
れる。各種のアーキテクチャ条件を満足する論理アダプ
タのみが論理アダプタ間のリンクのリクエストを発生す
ることができる。

【００１２】リンク・リクエストが行われる前に、逐次
提出される通信リンクの何らかの論理チャネル・アダプ
タとのリンク割当を他のいかなる論理チャネル・アダプ
タも待機していないという要件を含むグローバルな基準
がアーキテクチャ化条件に課される。このようにして、
通信リンクはより効率的に割り当てられ、引き続くリン
ク・リクエストよりも初期リンク・リクエストを優先す
る。

【００１３】リンク・リクエストを発生する上記目的を
実施する場合、各々のチャネル・アダプタには、装置情
報インタフェース・バスを通してアダプタの各々を接続
する装置情報インタフェースが備えられる。所与の論理
アダプタについてのステータス情報は、この論理アダプ
タとのリンクを潜在的に要求する整合用論理アダプタに
より得られる。各々のチャネル・アダプタにおける仮想
装置記憶装置は、上記チャネル・アダプタに係る論理ア
ダプタのステータスに関係する情報を格納する。かくし
て、リンク・リクエストを発生するアーキテクチャ化基
準はチャネル・アダプタ・レベルでなされる。

【００１４】種々のアーキテクチャ化条件が満足された
ことがチャネル・アダプタにより検証されると、リンク
・リクエストが発生される。監視プロセッサが、このリ
ンク・リクエストにより割り込まれ、他のグローバルな
基準が満足されたときは上記リクエストをリンク・リク
エスト・テーブルに登録し、アダプタ間での割り当てら
れたデータ・バスの効率的な使用のための条件が存在す
ることを保証する。

【００１５】

【実施例】図１は複数のＩ／Ｏ装置にアクセスするため
の多重プロセッサ多重チャネル構成を例示する図である
。ここでは、２つの処理システム９および１０を含むＩ
ＢＭ　　３７０　　Ｓｙｓｔｅｍアーキテクチャが例示
されている。２つの処理システムは入出力チャネル１２
，１３，１７および１８を備えている。処理システム９
は複数の制御ユニット１４，１９，２３，２５，２６お
よび２７にアクセスすることができる。また、処理シス
テム１０は複数の制御ユニット１４，２０，２１，２２
および２３にアクセスすることができる。上記制御ユニ
ットは、チャネルにより送出されたアドレスを認識し、
更に接続された単一入出力装置３４または多重装置３１
，３２，３３および３５へのアクセスを許容する。また
、チャネル間アダプタ１４を使用してシステムのチャネ
ルを結合することも可能である。このようにして、シス
テム９におけるアプリケーション・ランニングにより第
２処理システム１０におけるアプリケーション・ランニ
ングにデータを送出し、またはそれからデータを受ける
ことができる。

【００１６】上記ＩＢＭ３７０　　Ｓｙｓｔｅｍアーキ
テクチャにおける各チャネル１２，１３，１７および１
８に係る入出力インタフェースは、「ＩＢＭ　　Ｓｙｓ
ｔｅｍ／３６０　　ａｎｄ　　Ｓｙｓｔｅｍ／３７０　
　Ｉ／Ｏ　　Ｉｎｔｅｒｆａｃｅ　　Ｃｈａｎｎｅｌ　
　ｔｏ　　Ｃｏｎｔｒｏｌ　　Ｕｎｉｔ　　Ｏｒｉｇｉ
ｎａｌ　　Ｅｑｕｉｐｍｅｎｔ　　Ｍａｎｕｆａｃｔｕ
ｒｅｒ’ｓ　　Ｉｎｆｏｒｍａｔｉｏｎ」などのＩＢＭ
コーポレイションの刊行物に示されたＯＥＭＩプロトコ
ルに従って動作する。このようなチャネル・制御ユニッ
ト間動作の本質点は、多重装置が所与のチャネルにより
アクセスされることを許容することにある。これらの装
置は、図１のＩ／Ｏ装置か、チャネル間アダプタ１４を
介した他のシステムの他のチャネルのいずれかである。

【００１７】このようなＯＥＭＩチャネルの結合には、
接続されたチャネル・アダプタが使用される。これらの
チャネル・アダプタは、１つのチャネルに係る１つの論
理アダプタが第２チャネルに係る整合用論理アダプタと
の通信を望むときデータ転送の最小待機時間を得るため
に個別チャネル間で効率的な情報の転送と交換を与える
ものでなければならない。

【００１８】本発明はこのようなチャネルアダプタに係
り、その好適な実施例は図２に示してある。即ち、図２
には４つの個別処理システムに供するチャネル・アダプ
タを与えるシステムが示してある。処理システムの各々
はチャネル４０，４１，４２および４３を有する。これ
らのチャネルの各々は他のアダプタに係る他のチャネル
への通信リンクを必要とする。アダプタ４４，４５，４
６および４７は、それぞれ残りのアダプタと多重時分割
論理アダプタを形成することができる。１つのアダプタ
の論理アダプタは、２番目のアダプタの整合用論理アダ
プタと共に２本のデータ・バス４８または４９の一方に
沿い通信路を形成する。これらのアダプタ４４，４５，
４６および４７は、多重論理アダプタであって、それら
の１つだけが所与の時点で他のアダプタに接続される多
重論理アダプタ構成を許容する。論理アダプタの各々は
所与の時点で形成されて第２チャネルに接続されたアダ
プタの他の論理アダプタとのリンクを確立する装置を代
表するものである。これらのアダプタの各々には全体で
６３個の潜在的な論理アダプタが関係する。これらの論
理アダプタの各々は２本のデータ・バス４８，４９のい
ずれかを通して他のアダプタの１つへの接続の半分を識
別する。この配置は、論理アダプタの間でのデータの効
率的な転送が満足されているとき、割込み駆動式マイク
ロプロセッサ３９が、１つのアダプタの１つの論理アダ
プタを第２のアダプタの論理アダプタにリンクするよう
に与えられる。マイクロプロセッサ３９は４つのチャネ
ル・アダプタ４４，４５，４６および４７のいずれかか
らの割込み、またはＬＡＮインタフェース６８に接続さ
れたサポート・プロセッサからの割込みに応答する。

【００１９】例えば、チャネル４０がアダプタ４６のチ
ャネル４３へのリンクを要求するときは、それぞれのア
ダプタ４４は、一方または他方のデータ・バス４８およ
び４９上で接続が望まれるチャネル４３およびアダプタ
４６の論理アダプタに係るアドレスを受信する。これら
のアダプタは、このように形成された各々の通信リンク
が、アダプタ４４の論理アダプタを識別すると共にアダ
プタ４６で識別された論理アダプタを識別する、チャネ
ル４０から供給されるアドレスにより代表されるように
構成される。

【００２０】チャネル間リンケージのためのアドレス指
定方式は８ビットアドレスを提供し、このアドレスの初
めの３ビットは接続するリクエストを受ける接続された
チャネルのチャネル・アダプタを定める。残るビットは
受信アダプタ４４における論理アダプタおよびアダプタ
４６における論理アダプタを識別し、これらの論理アダ
プタは共にリンクされる。このようにして、チャネルか
ら受信された単一アドレスは通信リンクが求められる１
対の論理アダプタを識別する。

【００２１】これらの論理アダプタの各々は、アダプタ
４４，４５，４６および４７に接続されたチャネルによ
り装置として処理される。アダプタ４４の装置は、残り
のアダプタ４５，４６および４７の１つに収容された全
システムで６３個の装置の１つに接続される。データ・
バス４８，４９上では２つの通信路のみが所与の時点で
同時に活性になる。従って、全体にわたる効率的なデー
タ転送に関係する種々の基準に従い、またこれらの基準
を満足しないリクエストに対するデータ路の割当てを拒
否しながら、チャネル４０〜４３の各々にやってくる非
同期コマンド間を調停すると共にデータ路を１対のアダ
プタに割り当てる必要性が生じる。

【００２２】各々の論理アダプタ４４，４５，４６およ
び４７は、その接続されたチャネル４０〜４３のいずれ
かからデータ転送リクエストを受けると、以下に示す回
路を用いて、リンクが要求される論理アダプタ対に適切
なアーキテクチャ化条件が存在するか否かを決定する。 チャネル４０が、アダプタ４４に係る論理アダプタおよ
びアダプタ４６内の論理アダプタを用いてデータ転送を
要求するときは、要求しているアダプタ４４は、論理ア
ダプタ対が適切な状態にあってデータ転送コマンドを与
えるか否かを決定する。

【００２３】適切なアーキテクチャ化状態が存在すると
決定されると、マイクロプロセッサ３９に対してリンク
・リクエストがなされ、これは、第１の有効な機会にデ
ータ・バスが２つの整合用論理アダプタに割り当て可能
なように、リンク・リクエストをリンク・リクエスト・
テーブルに格納するか否かを他のグローバルな考察に従
って決定する。

【００２４】これらのグローバルな考察には、前回のリ
クエストが受信されて、通信リンクを求める第２リクエ
ストに含まれるアダプタの１つとリンクするか否かとい
うことが含まれる。本実施例によれば、この条件は、テ
ーブルに付加されないリンク・リクエストをもたらすと
共にリクエストを再度試みる、次の要求しているアダプ
タに対するコマンドをもたらす。

【００２５】これらのグローバルな考察によれば、ペン
ディング・リクエストを有するチャネルは、リンクに対
する新たに形成されたリクエストを有するチャネルより
も、それらのリクエストを一層完了し易いことは明らか
である。

【００２６】リンクを要求するための第１条件、即ち論
理アダプタ対が適切なアーキテクチャ化状態にあること
を実施するために、潜在的な通信リンクが確立される論
理アダプタの条件を識別する回路がアダプタ４４，４５
，４６および４７の各々に設けられる。各々のアダプタ
に係る装置情報インタフェース５６および仮想装置記憶
アレイ５０を用いると、リンクが求められる論理アダプ
タに関する質問を行うことができる。シグナリング・バ
ス５２により接続された個別保守用アダプタ・チップ３
７に示される基本調停回路５１を用いると、通信リンク
が形成される論理アダプタのステータスが論理装置を収
容するアダプタの仮想装置記憶装置５０から読み出され
るように装置情報インタフェース・バス５３に対するア
クセスを許容することが可能になる。このようにして、
チャネル４０がアダプタ４４の論理装置Ｘおよびアダプ
タ４６の論理装置Ｙにより識別される通信リンク上でチ
ャネル４３とのリンクを形成することを要求すると、論
理装置Ｙに関するステート情報がアダプタ４６の仮想装
置記憶アレイ５０から得られる。装置情報インタフェー
ス４９による装置情報インタフェース・バス５３へのア
クセスのための調停が成功して完了すると、論理装置Ｙ
のステータスが仮想装置記憶アレイ５０から得られる。 論理装置Ｘに対する装置情報は、同様にアダプタ４４の
ＶＤＳ５０から得られる。

【００２７】装置インタフェース論理回路の更に与える
説明から明らかなように、仮想装置記憶アレイは、現在
活性ではない論理アダプタに対するステータス情報を維
持する。唯一つの論理アダプタがチャネル・アダプタ内
で所定の時点で動作しているので、情報が仮想装置記憶
アレイ内にある高い可能性がある。ある論理装置のチャ
ネルとの通信に現在使用されているこの論理装置とのリ
ンクを形成する試みがなされるとき、その情報も、アダ
プタ４６に収容された実際のレジスタ６０とに識別され
る異なるレジスタから装置情報インタフェース・バス５
３上を転送される。チャネル・アダプタがリンクを要求
している場合は、この情報も上記実際のレジスタ内にあ
ることになる。

【００２８】各々のインタフェースには、ＯＥＭＩチャ
ネルとの通信に必要な標準タグ・データ構造を与えるＯ
ＥＭＩ論理インタフェース５５が関係する。このＯＥＭ
Ｉ論理インタフェースは他のチャネルとの接続のための
論理アダプタを表すアドレスを受信する。ＯＥＭＩ論理
インタフェース５５により受信されるアドレスには、チ
ャネルが接続されるアダプタを識別するアドレス・オフ
セットが含まれる。本実施例において５ビットである残
りのアドレスビットが用いられて、あるチャネルに接続
された各々のアダプタに係る１対の論理アダプタをアド
レス指定する。これらのチャネルは、各々の論理アダプ
タをＩ／Ｏ装置として処理する。このようにして、ＯＥ
ＭＩ論理インタフェース５５は、論理アダプタ・アドレ
スにより表されるＩ／Ｏ装置を識別すると共に、チャネ
ルにより要求されたときデータ・バス４８，４９の一方
の上に上記論理アダプタとのリンクの生成を試みなけれ
ばならない。

【００２９】図３にはチャネル・アダプタの各々の構成
が特に示してある。この図には、システム・チャネル４
０に要求されたプロトコル信号を与えるＯＥＭＩチャネ
ル・インタフェース５５が示してある。チャネル・アダ
プタと他のチャネル・アダプタの間で通信リンクを確立
する際には、システム・チャネル４０は先ずどの論理ア
ダプタ対が通信リンクを確立するために用いられるかを
識別する。このアドレスはＯＥＭＩチャネル・インタフ
ェース５５によりアドレス・レジスタ６１に格納される
。このアドレスは、要求しているチャネルのチャネル・
アダプタに係るＸ論理アダプタおよび目的チャネルに接
続されたアダプタのＹ論理アダプタを識別する。

【００３０】レジスタ６１がチャネル・アダプタのＶＤ
Ｓ５０をアドレス指定するために用いられ、またＸ論理
アダプタに係るコマンド，ステート，ステータス，およ
びセンス情報がＶＤＳ５０から読み出される。Ｘ論理ア
ダプタ情報はレジスタ６０に格納される。

【００３１】次に、システム・チャネル４０は、これが
Ｘ論理アダプタを介して行いたい動作の種類を識別する
。この動作は、システム・チャネル４０がチャネル・ア
ダプタ４４に対してコマンド・バイトを送出したとき識
別される。各々のコマンド・バイトの機能に関しては「
ＩＢＭ　　Ｃｈａｎｎｅｌ−ｔｏ　　Ｃｈａｎｎｅｌ　
　Ａｄａｐｔｅｒ」に示してある。ＯＥＭＩチャネル・
インタフェース５５はコマンド・バイトをレジスタ６０
のＸコマンド位置に格納する。この時点で、Ｘ論理アダ
プタおよび現在のシステム・チャネル４０の動作リクエ
ストに関する全ての情報が知られる。

【００３２】現在のチャネル４０のリクエストが処理で
きるか否かを判定するには、装置情報インタフェース・
バス５３上にＹ論理アダプタに関する情報が得られなけ
ればならない。また、チャネル・アダプタ４４のアドレ
ス・レジスタ６１が用いられ、接続された装置情報イン
タフェース（ＤＩＩ）バス５３上で情報が望まれるチャ
ネル・アダプタおよび特定の論理アダプタを識別する。 ＤＩＩを獲得し、第２チャネル・アダプタのＶＤＳ５０
またはレジスタ６０をアドレス指定した後、他のチャネ
ルに対するＩ／Ｏ装置として用いられるＹ論理アダプタ
の現在のコマンド，ステート，ステータス，およびセン
ス情報が装置情報インタフェース（ＤＩＩ）５６を介し
てレジスタ６２に転送される。このようにして、Ｙ論理
アダプタの現在の状態に関する全ての情報がチャネル・
アダプタ４４のレジスタ６２で見出されることになる。

【００３３】ＸおよびＹ論理アダプタの両者の現在の状
態が知られているので、チャネル・アダプタ４４がシス
テム・チャネル４０により送出されたコマンド・バイト
にいかに応答するかの判定を行うことができる。Ｘおよ
びＹ論理アダプタの両者に対して適切なアーキテクチャ
化条件が存在すると見出されたときは、ＭＭＩＯインタ
フェース６７を介して割込が与えられ、チャネル・アダ
プタ４６とのデータ・バス・リンクが望まれることをマ
イクロプロセッサ３９に通知する。

【００３４】ここで図４を参照すると、リンク・リクエ
ストの割込がマイクロプロセッサ３９に対して発せられ
るべきか否かを決定するプロセスのいくつかのタスクを
行う論理回路６４が示してある。論理回路６４は、通信
リンクが求められる論理アダプタのＸおよびＹコマンド
，ステート，ステータス、およびセンス・バイト間の比
較を行うことができる。システム・チャネル４０により
発されたコマンドが、ＲＥＡＤ，ＲＥＡＤ　　ＢＡＣＫ
ＷＡＲＤコマンドかＷＲＩＴＥ形コマンドのいずれかで
あり、また適切なアーキテクチャ化条件がそれぞれレジ
スタ６０と６２に含まれたＸおよびＹ情報の残りのバイ
ト中に行きわたったときは、論理回路６４は、ＯＥＭＩ
制御インタフェースに信号を送出し、Ｘ論理アダプタが
ペンディング・チャネル・コマンドを受けることができ
ることを指示する。このとき、ＯＥＭＩチャネル・イン
タフェース５５は論理回路６４により生成された１バイ
トのステータス情報を与え、これはチャネルに、Ｘ論理
アダプタにより直ちに実行されるようにコマンドが受信
されていることを通知する。この初期ステータスがチャ
ネルにより受信されると、ＯＥＭＩチャネル・インタフ
ェース５５はＭＭＩＯポートを介してリンク・リクエス
トをマイクロプロセッサ３９への割込として送出する。 これはマイクロプロセッサ３９によりリンク・リクエス
トとして認識され処理される。

【００３５】チャネル・コマンドに応答する方法を判定
するに際して、論理回路６４は、適当な時点で、レジス
タ６０および６２により反映されたＸおよびＹ論理アダ
プタに関係してステート，ステータス，およびセンス・
ビットを変化させる。例えば、ＸおよびＹ論理アダプタ
の両者にわたる有効な条件が決定され、またチャネルに
よりＲＥＡＤまたはＷＲＩＴＥコマンドが発されたとき
は、論理回路６４は、レジスタ６０内のビットを作業（
Ｄ）状態に更新する。このようにして、Ｘアダプタ側の
論理アダプタ情報は適切なアーキテクチャ化ステートお
よびステータスに更新され、コマンドの受容および実行
を許容する。図４には論理アダプタに対する他のステー
トが示してあり、これはまた、データ路が提案されるレ
ジスタ６０および６２に収容されるＸおよびＹ論理アダ
プタ情報間の関係に依存して入力される。

【００３６】ここで、ＯＥＭＩチャネル・アダプタは、
提案された論理アダプタ接続のステータスのために接続
されたアダプタに質問を行うことが注目されるべきであ
る。次に、この情報は、データ路の割当てを必ずしも要
求することなしに、レジスタ６０か６２のいずれかから
読み出されて質問を完了する。

【００３７】作業論理６４で示される種々のステートに
対して符号化が用いられることを単に示すために１対の
ＭＵＸｓ，６５，６７，６６，６８が示してある。

【００３８】論理回路６４は更に、チャネル・コマンド
にいかに応答するかを判定すると、Ｙ論理アダプタ・ス
テート，ステータス，およびセンス情報を変更する。こ
れは、論理回路６４がチャネル４０の動作を受容または
阻止することを判定した後、装置情報インタフェースを
通して変化バイト情報が送出されるときに実現される。 上記の例において、有効な条件がＸおよびＹ論理アダプ
タの両者に対して行きわたることが決定され、またＲＥ
ＡＤまたはＷＲＩＴＥコマンドがＸチャネルにより発生
されると、論理回路６４は、Ｙ論理アダプタ・ステート
およびステータス・バイトを変化させてペンディング・
アテンション割込条件を反映する変化バイトを定式化す
ることになる。

【００３９】Ｙ論理アダプタに対して定められた上記変
化バイトによりもたらされる変更ステータスにより、論
理アダプタＹに係るアダプタに対してＳＳＲ／ＰＤＲ／
ＰＳＲが設定される。これは、ＯＥＭＩチャネル・イン
タフェース５５をしてそれぞれの論理アダプタへの接続
に対するリクエストが存在することを認識せしめ、また
そのそれぞれのシステムにそのリクエストを検討しサー
ビスすることをシグナルする。

【００４０】チャネル４３がＹ論理アダプタに対する注
意条件を認識しサービスすると、チャネル４３に装着さ
れたシステムで動作するアプリケーション・プログラム
がこの条件の原因を決定するために用いられる。システ
ム・ソフトウェアは、チャネル４３を通してアーキテク
チャ化されたチャネル間アダプタ・コマンドをＹ論理ア
ダプタに送出することによりそれを実現する。これらの
コマンドに対するＹ論理アダプタの応答は、いかなる形
態のコマンドがＸ論理アダプタ上でペンディングである
かを示している。次に、Ｙ論理アダプタと連絡するシス
テム・ソフトウェアが用いられてチャネル４３上に相補
的コマンドを送出する。これらの相補的コマンドで最も
共通するものの１つに、ＷＲＩＴＥリクエストに対して
相補的なチャネル４０によるＸ論理アダプタのＲＥＡＤ
リクエストがある。このようにして、Ｙ論理アダプタに
連絡するアプリケーション・ソフトウェアがＹ論理アダ
プタへのＷＲＩＴＥコマンドおよびＸ論理アダプタでペ
ンディングしているＲＥＡＤコマンドと応答するときは
、チャネル・アダプタはデータ・バスとの接続のための
基準を満足していることになる。一方、この基準は、Ｘ
論理アダプタによるＲＥＡＤコマンドの送出以前にペン
ディングＷＲＩＴＥコマンドを有するものとしてＹ論理
アダプタのステータスを格納しているチャネル・アダプ
タ４６のＶＤＳ５０により満足され得るものである。 Ｙ論理アダプタによるＷＲＩＴＥコマンドの受容は、チ
ャネル４３に対するアーキテクチャ化ステータス・バイ
トの提示を介してこのチャネル４３に表示される。チャ
ネル４３によるこのステータスの受容に際して、Ｙ論理
アダプタによりリンク・リクエストの割込が発生され、
対応するＸ論理アダプタとのデータ交換の期待が示され
る。ここで、マイクロプロセッサ３９はよりグローバル
な関心がリンクの確立を許容するか否かを判定しなけれ
ばならない。米国特許出願第５７５，５７８号明細書の
主題であるトレース制御・バッファ５７が図３にも示さ
れている。このトレース制御・バッファ５７は診断用ツ
ールであり、ＯＥＭＩチャネル・インタフェース５５の
ステート並びにチャネル・インタフェース上にある条件
が存在する時間やチャネル・インタフェース上に存在す
るコマンドなどのその他の重要な基準およびその他の診
断測度を記録することができる。また、このトレース制
御・バッファ５７はＭＭＩＯインタフェース６７により
制御される。トレース制御・バッファ５７はマイクロプ
ロセッサ３９から受信されたデータにより識別される事
象の記録を開始する。マイクロプロセッサ３９からのＭ
ＭＩＯインタフェース６７に対する付加的なコマンドは
、マイクロプロセッサ３８により供給されるトリガ事象
に係るある条件下で、データや、チャネル・アダプタの
動作解析を許容する診断ルーチンを読み出す。図２はＬ
ＡＮに接続されたサポート・プロセッサ（図示せず）か
らのマイクロプロセッサ３９のプログラミングを許容す
るＬＡＮインタフェース６８を示したものである。サポ
ート・プロセッサは、マイクロプロセッサにより収集さ
れたエラー・データおよびマイクロプロセッサ３９によ
り読み出されたトレース・データを読み出すことができ
る。ＲＯＭ６９は、マイクロプロセッサ３９が、これが
サポート・プロセッサによりアクセスされることを許容
する固定的なコンフィギュレーション命令を保持する。 ＲＯＭ６９，ＳＲＡＭ７０，およびＤＲＡＭ７１は内部
メモリバス７２を介してマイクロプロセッサ３９に接続
される。サポート・プロセッサから受信されたオペレー
ティング・コードはＤＲＡＭ７１に保持され、一方ＳＲ
ＡＭ７０は、マイクロプロセッサ３９による一時的な計
算結果を保持する。

【００４１】ここで、リンクのためのリクエストに作用
するマイクロプロセッサ３９の動作を特に説明する前に
、リンク・リクエストが形成されるべきか否かを決定す
る論理アダプタ・ステータス情報の上記アダプタ間デー
タ転送の詳細な例を次に示すことにする。

【００４２】図５は、接続が提案される論理チャネル装
置に関するステータスと情報をチャネル・アダプタが得
ることを許容する装置情報インタフェース５６（ＤＩＩ
）を特に示したものである。図から明らかなように、２
つのチャネル・アダプタ、すなわちＸおよびＹチャネル
・アダプタで見られるデータ情報インタフェース論理が
設けられる。Ｘアダプタは、Ｙ側アダプタに接続された
チャネルと接続するリクエストを発生するチャネルに接
続されたアダプタであるとされる。Ｘ側チャネル・アダ
プタとＹ側チャネル・アダプタの間の提案された通信リ
ンクに含まれる２つのチャネル・アダプタは、装置情報
インタフェース・バス５３（以下ＤＩＩバスと呼ぶ。）
により接続される。ＤＩＩバス５３へのアクセスに対す
る調停がＸ側チャネル・アダプタによりうまくなされた
とすると、通信リンクの提案された後半部に関する情報
がＹ側チャネル・アダプタから導出される。

【００４３】各々のチャネル・アダプタのデータ情報イ
ンタフェース論理回路はＹアドレス・レジスタとして示
されたアドレス・レジスタ８５を有している。このＹア
ドレス・レジスタは、Ｙ側、即ち通信リンクの後半部を
構成する側で論理アダプタのアドレスを収容するレジス
タである。リクエストがＸチャネル・アダプタで生じて
いるとすると、Ｙレジスタ８５はＹ側チャネル・アダプ
タの論理アダプタに対するアドレスを発生する。データ
・アウト・レジスタ７８は、ライン・ドライバ７６を通
して要求された論理アダプタ・アドレスをＤＩＩバスに
沿いＹ側に送出する。データ・レシーバ７５は、接続が
提案されるＹ側チャネル・アダプタの論理アダプタを識
別するアドレスをＸアドレス・レジスタ８４として知ら
れるものにロードする。１つのチャネル・アダプタのみ
が、このアドレスを、そのアダプタに対する論理アダプ
タを識別するものとして認識する。

【００４４】論理回路８３は、専用の論理回路であり、
Ｘアドレス・レジスタ８４を復号すると共に、アドレス
された論理アダプタに対する仮想装置記録アレイ５０に
エントリが与えられたか否かを決定する。仮想装置記録
アレイ５０は、通信リンクに現在は含まれないＹ側チャ
ネル・アダプタに係る論理アダプタ毎にコマンド，ステ
ータス，ステート，およびセンス・バイト情報を保持す
る。リアル・レジスタ８２は、Ｙ側チャネル・アダプタ
の論理アダプタがチャネル通信に現在含まれるときは同
様の情報を収容する。Ｘアドレス・レジスタ８４は仮想
装置記憶アレイ５０をアドレス指定して論理アダプタ・
ステータス情報を得る。

【００４５】Ｘアドレス・レジスタ８４のアドレスを復
号するときは、関係するＹ側データが仮想装置記憶アレ
イ５０またはリアル・レジスタ８２からレジスタ８７，
８８，８９，９０に読み出される。データ・アウト・レ
ジスタ７８は、クロック信号を受けると、リンクが提案
されるＹ側論理アダプタに関する要求された情報により
バス・ドライバ７６を通してＤＩＩバス５３を駆動する
。

【００４６】上記のＸ側チャネル・アダプタの論理回路
はバスへのアクセスを主張することにより、ＤＩＩバス
５３へのアクセスを要求する。この主張は保守アダプタ
３７で検出され、先きリクエスト・先きアクセスに基い
て解決される。ＤＩＩバス５３からの情報に対するリク
エストを調停する主張解決回路からのＥＮＡＢＬＥ信号
は、要求しているＸ側チャネル・アダプタへのアクセス
を許容してＹ側チャネル・アダプタをアドレスする。

【００４７】上記回路の動作は、図５の１〜６で示した
動作のタイミング図を与える図６にも示してある。

【００４８】図６を参照すると、Ｘ側チャネル・アダプ
タで主張されたＤＩＩバス・リクエスト信号が示してあ
る。図２に示した保守アダプタ３７に含まれるバス調停
回路がリクエストに対するアクセスを許容すると、Ｘ側
チャネル・アダプタに対してバス・グラント・ラインが
イネーブルされる。この時点で、データは、コマンド，
ステータス，ステート，およびセンス情報が要求される
論理チャネル・アダプタのアドレスを識別するＹ側チャ
ネル・アダプタに送出される。インタフェースはＹ側ア
ドレスとＤＩＩバスに係るラインを支承し、またタグ・
アドレス・ラインはこのＹ側アドレスの送出時に立上げ
られる。

【００４９】Ｙ側チャネル・アダプタがＤＩＩバス上で
受信されたそれ自身のアドレスを認識すると、タグ終了
データ・ラインが上昇される。現在チャネル通信に含ま
れる論理アダプタの場合に、仮想装置記憶アレイ５０ま
たはリアル装置レジスタ８７，８８，８９，および９０
から求められる情報が、Ｙ側でデータ・アウト・レジス
タ７８にロードされる。データ・アウト・レジスタ７８
からのデータ伝送は、ＤＩＩデータ・バスのデータ・ラ
インのタグが立上げられると直ちに開始する。これによ
り、Ｙ側からのデータはＤＩＩバス５３を介してＸ側チ
ャネル・アダプタにロードされる。Ｘ側ＣＡはＹ側チャ
ネル・アダプタからの応答を受け、区間４の間にデータ
を確認する。受信されたデータは図３のレジスタ６２に
登録され、Ｘ側チャネル・アダプタの変化ビット論理回
路８１（図５）に印加される。この変化ビット論理回路
８１は図４の専用論理６４の一部をなしている。例えば
、Ｘ論理アダプタがＲＥＡＤ，ＲＥＡＤ　　ＢＡＣＫＷ
ＡＲＤ，またはＷＲＩＴＥコマンドを受容したとき、Ｙ
論理アダプタが有効であることをＹ側チャネル・アダプ
タにより与えられた情報が示したときは変化バイトが生
成される。そのときは、これらの変化バイトはＹ側チャ
ネル・アダプタに転送され、通信リンクが求められるＹ
論理アダプタのステータスを変化させる。これらのＹ側
に対する変化は変化バイト・レジスタ８６に加えられ、
データ・アウト・レジスタ７８に転送される。更に、こ
れらのデータ・ビットは、Ｙ側に対する変化バイトとし
てＤＩＩバス５３上に転送される。変化バイトはＹ論理
アダプタ情報を更新し、このデータは、通信リンクが求
められるＹ論理アダプタに対応するアドレスで仮想装置
記憶アレイ５０に格納される。

【００５０】受信情報は新しいステート，ステータス，
センスレジスタ論理回路７９に加えられて、仮想装置記
憶アレイ５０を更新する。Ｙ論理アダプタが現在の処理
に係っているときは、この情報は図３のＹ論理アダプタ
用のリアル・レジスタ６０に格納される。

【００５１】このようにして、情報がＸ側チャネル・ア
ダプタにより受信され、作用してＹ論理チャネル・アダ
プタに対してステータス情報に対するリクエストを生成
する。リンクを完了するＹ論理アダプタのステータスは
、それが有効であることを示す状態から、Ｙ論理アダプ
タに送出される相補的コマンドに完了が依存するＸ論理
アダプタでペンディングの処理が存在することを示す状
態に変化している。更に、Ｙ論理アダプタ・ステータス
・バイトがチャネルへのＡＴＴＥＮＴＩＯＮ割込を主張
するＯＥＭＩチャネル・インタフェースへの信号に変更
され、これによりチャネルのアテンションをＹ論理アダ
プタを介して潜在トラヒックにもたらす。

【００５２】このようにして、チャネル・アダプタ・レ
ベルで、ＸおよびＹ論理アダプタの両者が適切なアーキ
テクチャ化状態にあるため提案された通信リンクが可能
であると決定されると、ＸおよびＹ論理アダプタはデー
タ転送バス４８および４９の一方の論理アダプタ対への
リンク割当を要求する。

【００５３】チャネル・アダプタの各々は、リンク・リ
クエストが発行されたチャネル・アダプタ間のバス・リ
ンク４８または４９を要求するなどのマイクロプロセッ
サ３９に対する割込を発生するために、それに係るリン
ク・リクエスト論理を備えている。ここで、図７を参照
すると、マイクロプロセッサ・バス７０を介してマイク
ロプロセッサ３９に接続された３つのチャネル・アダプ
タの各々が示してあり、ただし４番目のチャネル・アダ
プタ４５は簡単のため省略してある。マイクロプロセッ
サ・バス７０はリンク・リクエスト回路からの各々のチ
ャネル・アダプタからの専用ラインを備えている。図７
はリンク割込を発生する各々のリンク・リクエスト論理
回路の結線を示す図である。チャネル・アダプタの各々
はマイクロプロセッサ・バス７０を介してマイクロプロ
セッサ３９に接続される。バス７０は、図７に示した論
理結線がチャネル・アダプタの各々に対してなされてリ
ンクを求めるチャネル・アダプタ・リクエストにわたる
グローバルな監視を与えることを許容する。チャネル・
アダプタに係るリンク・リクエスト論理はマイクロプロ
セッサ３９に割込を発生送出する。特定の割込レベルは
リンクに対するリクエストとしてマイクロプロセッサ３
９により識別される。このリンク・リクエスト割込が受
信されると、ＭＭＩＯバス７０は、各々のチャネル・ア
ダプタのメモリ・マップドＩ／Ｏポート６７を通してチ
ャネル・アダプタの各々のポーリングを行ってアドレス
・レジスタ６１からの論理チャネル・アダプタ・アドレ
スＸおよびＹを決定する。上記割込を発生した論理チャ
ネル・アダプタの識別はポーリング・コマンドに応じて
ＭＭＩＯバス７０で受信される。

【００５４】次に、マイクロプロセッサ３９は、先入れ
先出し手順に基いてバス４８および４９の一方または他
方をリンクに含まれる２つのチャネル・アダプタ間のペ
ンディング・リンク・リクエストに割り当てるリンク・
テーブルの形成を開始する。リンク・リクエスト・テー
ブルはリンクに含まれる各々のアダプタにより識別され
た位置に各々のリクエストを格納する。マイクロプロセ
ッサは、リンク経路割当テーブルに対する登録が否定さ
れたときリンク・リクエスト割込を送出するチャネル・
アダプタへのＭＭＩＯバス７０上にコマンドを発する。 これは、チャネル・アダプタ・リンク・リクエストが否
定されており、また要求しているチャネルが後の時点に
コマンドを再送出することをＯＥＭＩチャネル・インタ
フェースに示すＲＥＴＲＹコマンドの形態で与えられる
。

【００５５】リンク・リクエスト・テーブルに所定のリ
ンク・リクエスト割込が付加されたときは、それはマイ
クロプロセッサ３９が見る現在のグローバルな条件がリ
ンク経路を要求している論理アダプタＸによるデータ・
バスの効率的な使用を示唆していることを示している。 整合用Ｙ論理アダプタがリンク・リクエスト割込を介し
て未だデータ路を要求してないときは、マイクロプロセ
ッサ３９は最も早く有効になる機会にＹ論理アダプタに
対してペンディングである任意のステータスの提示を強
制することを試みる。これは、Ｙ側チャネル・アダプタ
の制御ユニット始動シーケンス論理９６と連絡するマイ
クロプロセッサ３９を介して達成される。この論理は、
Ｙ論理アダプタが提示すべきペンディング・ステータス
を有する旨をチャネルに通知するために用いられる。こ
れは、各々のチャネル・アダプタ上の図１０のカウント
・レジスタ１４１に関して更に完全に説明される。

【００５６】整合用Ｙ論理アダプタがリンク・リクエス
ト割込を介して既にデータ路を要求しており、またマイ
クロプロセッサによりデータ転送コマンドが相補的であ
ると決定されたときは、Ｘ論理アダプタによるリンク・
リクエストがリンク・リクエスト・テーブルに付加され
、そしてデータ・バス４８および４９の一方がデータ変
換のために割り当てられる。

【００５７】各々のリンク・リクエストに対するデータ
・バスの割当てに関する説明を完了するために、図８お
よび図９は、マイクロプロセッサ３９により実行されて
、リンク・リクエストがリクエスト・テーブルに登録す
るために適しているか否か、従ってデータ・バス４８ま
たは４９の割当てを受信するであろうことを決定するプ
ログラミング・ステップのフローチャートを示す図であ
る。

【００５８】図８および図９の流れ図により表されるデ
ータ路割当基準の概略として、リンク・リクエスト・テ
ーブルへの登録の優先権をチャネル・アダプタが受信し
たか否かを判定する際に、多くの判定ブロック１１２，
１１４，および１１７が本質的に重要である。もしそう
でないときは、ステップ１１４においてこれが部分的な
一致か否かに関する判定が与えられる。部分的な一致と
は、引き続くリクエストに含まれるアダプタの１つがよ
り早く受信されたリクエストの一部をなしているリンク
・リクエスト・テーブルにおけるペンディング・リクエ
ストを意味する。もしそうであるときは、プログラムは
、恐らくより早いリクエストが完了した時点で、後にお
けるリクエスタのチャネルに対するステップ１２７にお
けるチャネル・コマンド再試行を強制する。もしそうで
ないときは、全てのその他のテーブル登録がチェックさ
れ、更に如何なる正確なまたは部分的な一致も見出され
なかった場合に現在のＸ側チャネル・アダプタ・リンク
・リクエストがリンク・リクエスト・テーブルに付加さ
れることになる。

【００５９】リンク・リクエスト・テーブルにリンク・
リクエストが付加される他の方法は、現在のＸ側チャネ
ル・アダプタ・リクエストがリンク・リクエスト・テー
ブルの前回のエントリに正確に一致した場合に与えられ
る。このとき、Ｘ側チャネル・アダプタおよびリンク・
リクエスト・テーブルに一致したエントリを有するチャ
ネル・アダプタで活性な論理アダプタ・アドレスが一致
したＸ−Ｙ論理アダプタ対を構成するかを見るチェック
がなされる。もしそうであるなら、このリンク・リクエ
ストに対してチャネル・コマンドが相補的であることを
決定する第２の検証が判定ブロック１１８でなされる。 これは装置レベルでチェックされ、また一致がない場合
は、エラーが存在し、マイクロプロセッサにより発され
る。チャネル・コマンドが相補的のときは、ステップ１
１７は、リクエストがリンク・リクエスト・テーブルに
付加されることを許容すると共にステップ１１９におけ
る要求しているＸＹチャネル・アダプタ対へのデータ路
の割当を許容する。

【００６０】以上、リンク・リクエストを許容する際に
課される主要な条件について示したが、更に詳細に図８
および図９のステップを以下に説明する。

【００６１】ブロック１０２は、チャネル・アダプタが
プロセッサ・チャネルからＲＥＡＤまたはＷＲＩＴＥを
受ける条件を表している。これは、チャネル・プロトコ
ルがチャネル・アダプタに、他のチャネル・アダプタに
係る第２チャネルへのアクセスのためにシグナルすると
きに生じる。ステップ１０３では、チャネル・アダプタ
は、通信路が要求されるチャネル・アダプタを識別する
。ステップ１０４では、Ｘは要求しているチャネルのチ
ャネル・アダプタのための論理アダプタとして規定され
、更にＹはリクエストの受信あて先として用いられるプ
ロセッサ・チャネルに対する経路としてステップ１０５
で規定される。図４の装置情報インタフェース５６およ
び論理回路６４の動作に関連して説明したように、装置
レベル・アーキテクチャ化条件が満足されると、チャネ
ル・アダプタはステップ１０６でマイクロプロセッサの
ために割込を発生することができる。この割込は、ステ
ップ１０８でマイクロプロセッサが、この割込は２チャ
ネル間のリンクを生成するリクエストであるということ
を決定し得るように規定されたレベルである。

【００６２】ここで、マイクロプロセッサ３９は、チャ
ネル・アダプタ活性に対するチャネル・アダプタのステ
ータスに関する基準に照らしてリンク・リクエストがリ
ンク・リクエスト・テーブルに登録されたか否かを決定
するルーチンを実行する。

【００６３】マイクロプロセッサにより決定される第１
の基準はステップ１０９および判定ブロック１１０で表
される。この場合、リンク・リクエスト・テーブルに対
する前回のエントリは、リンクに対する現在のリクエス
トと論理チャネル・アダプタの間のリンクに対する前回
格納されたリクエストとの間に部分的または正確な一致
があるか否かに関する検討を強制する。ステップ１０９
および判定ブロック１１０で決定されるように、リンク
・リクエスト・テーブルに如何なる正確なまたは部分的
な一致も存在しないときは、ステップ１１５に移る。各
々のリンク・リクエスト・テーブルのエントリが検討さ
れ、もし現在のエントリが、判定ブロック１２０で決定
されるように、最後のもののときは、ステップ１２１で
要求者のリンクが付加される。ステップ１２２で、マイ
クロプロセッサは、要求者の装置アドレスを用いてレシ
プロカル・チャネルに対して制御ユニット始動シーケン
スを強制する。これは、ＭＭＩＯバス７０を通してマイ
クロプロセッサ３９に、レシプロカル・チャネルに接続
されたチャネル・アダプタ・カウント・レジスタ１４１
（図１０）の論理アダプタのアドレスを強制させること
により実施される。次に、このチャネルに対するペンデ
ィング・ステータス記憶レジスタ１４０が、チャネルへ
のリンクが要求されていることを示す割込をチャネルに
与える。

【００６４】前回のリンクがリンク・リクエスト・テー
ブルに記入されていると、このリクエストはステップ１
１１および判定ブロック１１２で新しいリクエストと比
較され、前回のリクエストに新しいリクエストのチャネ
ル・アダプタが含まれるか否かを決定する。正確な一致
があるとき、即ち前回のリクエストのチャネル・アダプ
タが次のリクエストのものと同じのときは、ステップ１
１６で識別された制御路が入力され、レジスタの各々に
含まれる論理アダプタが同じであるか否かが決定される
。ステップ１１７で、これらのアドレスが等しいと決定
されると、チャネルは、判定ブロック１１８の、チャネ
ル・コマンドが相補的かに関する検証を行う。装置レベ
ルでこの基準がチェックされたとき、任意の非相補的コ
マンドはエラー状態にあると考えられ、プロセッサ３９
はステップ１２５でエラー表示を発する。

【００６５】判定ブロック１１２で、ペンディング・リ
クエストと新たに入力したリクエストの間で部分的な一
致だけが見出されたときは、ステップ１１３および判定
ブロック１１４は、部分的な一致があるか否かを決定し
、ステップ１２７で部分的に一致されたチャネルに対す
るＲＥＴＲＹチャネル・コマンドを強制する。

【００６６】判定ブロック１１８でチャネル・コマンド
間で相補性が見出されたときは、ステップ１１９でリン
ク・リクエスト・テーブルにリンク・リクエストが記入
され、２つのデータ路４８，４９の一方がチャネル・ア
ダプタ対に割り当てられる。次に、本実施例においては
、リンク・リクエストの含まれるチャネル・アダプタに
対する２つのデータ路４８，４９の一方の割当てが行わ
れるようにリンク・リクエストがとられる。

【００６７】ステップ１２１を介してリンク・リクエス
トがテーブルに記入されると、マイクロプロセッサ３９
は、ステップ１２２においてＹチャネル・アダプタに対
するペンディング装置レジスタを設定することにより、
Ｙチャネル（Ｘチャネルにより通信が求められるチャネ
ル）で活性であるべき次の論理アダプタは整合用論理ア
ダプタであることを保証する動作をとる。ここで図１０
を参照すると、アドレス・ポインタ１４１を有するペン
ディング・ステータス記憶レジスタ１４０が示してある
。ＭＭＩＯバス７０を介して接続されたマイクロプロセ
ッサ３９は、論理チャネル・アダプタのアドレスをカウ
ント・レジスタ１４１に送出する。カウント・レジスタ
１４１は、このようにセットされており、かつＡＤＤネ
ットワーク１４３により逐次インクリメントされ、そし
てその接続されたチャネルに与えるべきステータスを有
する論理アダプタのアドレスを復号し、それをステータ
ス論理回路１４４に送出する。

【００６８】ペンディング・ステータス記憶レジスタ１
４０は、２ビットのステータス情報を受けることができ
るチャネル・アダプタの各々の論理アダプタに対する記
憶場所を有している。ペンディング・ステータス記憶レ
ジスタ１４０は、Ｘ側チャネル・アダプタにより送られ
てＹ側チャネル・アダプタ仮想装置記憶装置の装置ステ
ータスを変化させる変化バイトにより任意のステータス
・ビットがイネーブルされるとセットされる。例えば、
Ｙ側チャネル・アダプタにより変化バイトが処理された
後、Ｙ論理アダプタが仮想装置記憶アレイに書き込まれ
た時点で論理アダプタのステートおよびステータスは、
ＲＥＡＤ，ＲＥＡＤ　　ＢＡＣＫＷＡＲＤまたはＷＲＩ
ＴＥコマンドがＸ論理アダプタにより受容されたときの
アテンション・ステータスと共に有効ステートから割込
ペンディング・ステートに変更される。仮想装置記憶ア
レイに加えられたアドレスもデコード回路１３９に印加
される。ペンディング・ステータス記憶レジスタへのス
テータス・ビットと、デコード回路１３９により与えら
れたとき更新されるステータスを有する論理アダプタに
対するアドレスとの同時的な提示により、ペンディング
・ステータス記憶レジスタ１４０にペンディング・ステ
ータス状態がセットされる。

【００６９】このようにして、論理装置の各々は、論理
アダプタがその接続されたチャネルに提示すべきステー
タスを有するか否かを示す記憶場所をペンディング・ス
テータス記憶レジスタ１４０内に有している。ペンディ
ング・ステータス・ビットはペンディング・ステータス
記憶レジスタ１４０の出力に提示され、そこでそれらは
カウント・レジスタ１４１の復号された内容と比較され
る。

【００７０】従って、カウント・レジスタ１４１が、リ
ンク・リクエストがペンディング中の特定の論理アダプ
タを識別するアドレスを受けるように強制されると、こ
れにより提示可能なステータス割込がデコード回路１４
２によりゲートされた論理回路１４４から発生される。 このようにして、論理アダプタの各々はそのチャネルに
提示すべきステータスを有することになる。ペンディン
グ・ステータス・レジスタの出力は連続的に走査され、
またペンディング・ステータスが見出されると、それは
カウント・レジスタにより識別された論理アダプタのた
めにそのＯＥＭＩプロトコル論理に提示される。この時
点で、ステータス提示シーケンスがＯＥＭＩチャネルに
より与えられたとき、ＯＥＭＩプロトコル論理により論
理アダプタはリアルになされ得る。この手順では、仮想
装置記憶アレイから図３に示したリアル・レジスタ６０
への論理アダプタに対するデータ内容の転送が必要とさ
れる。この時点で、カウント・レジスタ１４１により代
表される論理アダプタはチャネルに接続されるようにな
っている。

【００７１】

【発明の効果】以上説明したように、本発明によれば、
複数の多重データ処理システムのチャネルを結合する制
御ユニットを設け、この制御ユニットを、各々が接続さ
れたチャネルに対する多重論理アダプタを形成し得る複
数のチャネル・アダプタで構成することにより接続され
たチャネルのＩ／Ｏ装置を代表する多重論理アダプタの
形成が可能になると共に、これらの装置をチャネル間の
効率的なデータ転送を増強する基準に従って接続できる
効果がある。

【図面の簡単な説明】

【図１】ＯＥＭＩチャネル・プロトコルを用いた大規模
データ処理システムのための多重チャネル構成例を示す
ブロック図である。

【図２】データ処理ワークロードを共有する多重プロセ
ッサ計算システムにおける多重チャネルを接続する装置
を示す回路構成図である。

【図３】チャネルを他のチャネル・アダプタに結合する
ために使用するチャネル・アダプタのアーキテクチャを
示す回路構成図である。

【図４】リンクされるべき論理アダプタのステートを比
較する判定論理回路を示す回路構成図である。

【図５】各々チャネル・アダプタを接続する装置情報イ
ンタフェースを示す回路構成図である。

【図６】図５の装置情報インタフェースの動作を示すタ
イミング図である。

【図７】チャネル・アダプタと、チャネル・アダプタ間
トラヒックのグローバルな監視を許容する監視マイクロ
プロセッサとの間の制御シーケンスを示す回路構成図で
ある。

【図８】チャネル・アダプタ・インタフェース・トラヒ
ックを監視するマイクロプロセッサにより実行されるス
テップのブロック図である。

【図９】図８と同じブロック図である。

【図１０】接続されたチャネルに対してステータスを提
示する各々のチャネル・アダプタに係るペンディング・
ステータス・レジスタのブロック図である。

【符号の説明】

９，１０　　処理システム １２，１３，１７，１８　　入出力チャネル１４，１９
，２３，２５，２６，２７　　制御ユニット３１，３２
，３３，３５　　多重装置 ３４　　入出力装置 ３９　　マイクロプロセッサ ４０，４１，４２，４３　　チャネル ４４，４５，４６，４７　　アダプタ ４８，４９　　データ・バス ５０　　仮想装置記憶アレイ ５１　　基本調停回路 ５２　　信号現示バス ５３　　装置情報インタフェース・バス５５　　ＯＥＭ
Ｉ論理インタフェース ５６　　装置情報インタフェース（ＤＩＩ）６０　　リ
アル・レジスタ ６１　　アドレス・レジスタ ６２　　チャネル・アダプタ・レジスタ６５，６７，６
６，６８　　マルチプレクサ６９　　ＲＯＭ ７０　　ＳＲＡＭ ７１　　ＤＲＡＭ ７２　　内部メモリ・バス ７５　　装置レシーバ ７６　　ライン・ドライバ ７８　　データ・アウト・レジスタ ８１　　変化ビット論理回路 ８２　　リアル・レジスタ ８４　　Ｘアドレス・レジスタ ８５　　Ｙレジスタ ８７，８８，８９，９０　　レジスタ ９６　　制御ユニット始動シーケンス論理１４０　　ペ
ンディング・ステータス記憶レジスタ１４１　　アドレ
ス・ポインタ １４２　　デコード回路 １４３　　ＡＤＤネットワーク １４４　　ステータス論理回路

Claims (14)

【特許請求の範囲】
1. 【請求項１】マルチプロセッサ・ファシリティのチャネ
   ルを効率的に接続する装置であって、各々が、前記チャ
   ネルの１つに接続されたＩ／Ｏポートを有する複数のチ
   ャネル・アダプタと、これらのチャネル・アダプタの各
   々に接続されて、各々のアダプタから、他のアダプタに
   係る他のチャネルへのデータ・リンクに対するそれぞれ
   のチャネル・リクエストを受け、予め定められた基準を
   満足するこのようなリクエストのみを格納するマイクロ
   プロセッサと、前記チャネル・アダプタの各々に係るマ
   ルチプレクサを通して前記複数のチャネル・アダプタを
   接続する第１および第２データ路であって、前記マルチ
   プレクサが前記予め定められた基準を満足する前記デー
   タ・リンク・リクエストに応じて前記マイクロプロセッ
   サによりイネーブルされる第１および第２データ路とを
   備えるチャネル間接続装置。
2. 【請求項２】前記予め定められた基準は、前記他のアダ
   プタに接続するためのペンディング・リクエストを有す
   る他のチャネルを含まない請求項１記載のチャネル間接
   続装置。
3. 【請求項３】前記予め定められた基準は、前記リクエス
   トが前記リクエストしているチャネルに向けられるとい
   うペンディング・リクエストを他のチャネルが有するか
   という要件を含む請求項２記載のチャネル間接続装置。
4. 【請求項４】前記マイクロプロセッサは、前記チャネル
   ・アダプタに対するリトライ・コマンドを与えることに
   より、前記基準を満足しないリクエストに応答する請求
   項１記載のチャネル間接続装置。
5. 【請求項５】前記基準を満足するリンク・リクエストを
   有するチャネルの識別子を格納するリンク・リクエスト
   記憶テーブルを更に備える請求項１記載のチャネル間接
   続装置。
6. 【請求項６】前記マイクロプロセッサは、先入れ先出し
   リンク・リクエストに基いて前記チャネル・アダプタに
   対する前記データ路の接続をイネーブルする請求項５記
   載のチャネル間接続装置。
7. 【請求項７】前記基準を満足するリンク・リクエストは
   、前記他のチャネルからの整合用リクエストを待機しな
   がらリンク・リクエスト・テーブルに格納される請求項
   １記載のチャネル間接続装置。
8. 【請求項８】前記リンク・リクエスト・テーブルは、ア
   ダプタからの各々のリクエストをこのアダプタと共に識
   別された記憶装置に格納する請求項７記載のチャネル間
   接続装置。
9. 【請求項９】前記アダプタは前記マイクロプロセッサに
   割込を送出し、この割込は、接続のためのチャネル・リ
   クエストに含まれるチャネル・アダプタに対するアーキ
   テクチャ化された条件が満足されることを識別するもの
   であり、更に前記マイクロプロセッサは前記リンク・リ
   クエストに作用する請求項８記載のチャネル間接続装置
   。
10. 【請求項１０】前記アダプタを接続するＤＩＩバスと、
    前記他のチャネルに関するステータス情報に対する、前
    記ＤＩＩバス上のリクエストを開始させるチャネル接続
    リクエストを受ける前記アダプタにおけるアダプタ論理
    と、前記他のチャネルのステータスに関する情報を格納
    する前記他のアダプタにおけるＶＤＳメモリと、前記ス
    テータス情報に対するリクエストをデコードし、前記Ｖ
    ＤＳメモリをアドレス指定し、更に前記ステータス情報
    を前記ＤＩＩバスに与えてチャネル接続リクエストを受
    ける前記アダプタへの送出に供する前記他のアダプタに
    おけるアダプタ論理とを更に備える請求項９記載のチャ
    ネル間接続装置。
11. 【請求項１１】マルチプロセッサ・ファシリティのチャ
    ネルを効率的に接続する装置であって、各々がＯＥＭＩ
    チャネルを受けるように接続された複数のチャネル・ア
    ダプタであって、前記チャネルは、他のチャネル・アダ
    プタに接続された他のチャネル装置に係る第２装置をア
    ドレス指定するリクエストを第１装置から供給する複数
    のチャネル・アダプタと、各々のチャネル・アダプタに
    おけるアダプタ論理回路であって、前記リクエストを受
    けるチャネルにおける前記リクエストをデコードし、装
    置インタフェース・バス上のステータス情報について前
    記第２装置に対する質問を開始し、更に前記第１および
    第２装置が接続されるべきか否かを決定し、前記他のチ
    ャネル・アダプタにおけるものが前記装置インタフェー
    ス・バス上の前記第２の接続されたチャネル装置に係る
    前記装置の前記ステータス情報を与えるアダプタ論理回
    路と、制御バスにより前記アダプタの各々に接続されて
    、前記装置が接続されるべきであると決定している前記
    アダプタ論理から割込を受けると共に、この割込を発生
    する前記第１アダプタおよび前記第２装置に係るアダプ
    タの識別子を受けるマイクロプロセッサと、１対のマル
    チプレクサが前記制御バス上で受信された前記割込に応
    じて前記マイクロプロセッサによりイネーブルされるそ
    れぞれのマルチプレクサを通して前記チャネル・アダプ
    タ各々を接続するデータ・バスとを備えたチャネル間接
    続装置。
12. 【請求項１２】前記マイクロプロセッサは、どのチャネ
    ル・アダプタが接続されるべきかを識別するメモリのリ
    ンク・リクエスト・テーブルを確立するように、更に、
    所定の基準に従って、割込を発する前記チャネル・アダ
    プタが前記リンク・リクエスト・テーブルに記入される
    リクエストを有すべきか否かを決定するようにプログラ
    ムされる請求項１１記載のチャネル間接続装置。
13. 【請求項１３】前記所定の基準は、前記識別されたチャ
    ネル・アダプタの唯１つへの接続を要求する前記ルック
    アップ・テーブルにおけるペンディング・エントリの欠
    如を含む請求項１２記載のチャネル間接続装置。
14. 【請求項１４】前記マイクロプロセッサは、前記他のチ
    ャネル・アダプタに対する接続のための前回のペンディ
    ング・リクエストが存在しないとき、前記リンク・リク
    エスト・テーブルにリンク・リクエストを記入し、更に
    、前記他のチャネルがリクエストを開始する前記チャネ
    ルへのアクセスを試みるべきことを示すデータを前記制
    御バスを通して前記他のアダプタに供給する請求項１２
    記載のチャネル間接続装置。