JPH0752420B2 - 入出力装置アドレス方式 - Google Patents
入出力装置アドレス方式Info
- Publication number
- JPH0752420B2 JPH0752420B2 JP61211608A JP21160886A JPH0752420B2 JP H0752420 B2 JPH0752420 B2 JP H0752420B2 JP 61211608 A JP61211608 A JP 61211608A JP 21160886 A JP21160886 A JP 21160886A JP H0752420 B2 JPH0752420 B2 JP H0752420B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- control
- information
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機システムに係り、特に入出力装置を
制御する入出力処理装置における、前記入出力装置を指
定（アドレス）するための入出力装置のアドレス方法に
関する。
制御する入出力処理装置における、前記入出力装置を指
定（アドレス）するための入出力装置のアドレス方法に
関する。
近年の大形汎用電子計算システムでは入出力装置のアド
レッシングはハードウェア自身が行なう傾向にある。例
えば、１台の入出力装置が複数の入出力制御装置を介し
て複数の入出力チャネルに接続される場合に、プログラ
ムは、アクセスしたい入出力装置を指定するのみで、そ
の入出力装置に到る経路（入出力チャネルや入出力制御
装置）は特に指定しない。このような計算機システムで
は、入出力装置の接続状態はハードウェアが把握してお
り、プログラムから指定された入出力装置に到る経路
は、ハードウェアが、その管理情報に基づき選択する。
この種の入出力処理アーキテクチャーは、例えば、IBM
社の刊行物である「IBM System 370/ Extended Arch
itecture Principles of Operation」SA22−7085に
開示されている。ハードウェアは、経路選択を行なうた
めに、各入出力装置ごとに、その入出力装置が継続され
る入出力制御装置群に関する情報と、その入出力制御装
置群ごとに、各入出力制御装置が接続される入出力チャ
ネルに関する情報をもっている。
レッシングはハードウェア自身が行なう傾向にある。例
えば、１台の入出力装置が複数の入出力制御装置を介し
て複数の入出力チャネルに接続される場合に、プログラ
ムは、アクセスしたい入出力装置を指定するのみで、そ
の入出力装置に到る経路（入出力チャネルや入出力制御
装置）は特に指定しない。このような計算機システムで
は、入出力装置の接続状態はハードウェアが把握してお
り、プログラムから指定された入出力装置に到る経路
は、ハードウェアが、その管理情報に基づき選択する。
この種の入出力処理アーキテクチャーは、例えば、IBM
社の刊行物である「IBM System 370/ Extended Arch
itecture Principles of Operation」SA22−7085に
開示されている。ハードウェアは、経路選択を行なうた
めに、各入出力装置ごとに、その入出力装置が継続され
る入出力制御装置群に関する情報と、その入出力制御装
置群ごとに、各入出力制御装置が接続される入出力チャ
ネルに関する情報をもっている。
前記刊行物に開示されているアーキテクチャーでは、I/
Oインタフェース上で用いる入出力装置の装置アドレス
は、入出力装置に対し１つだけしか定義されていないの
で、その入出力装置が接続される全ての入出力制御装置
は、同一の制御装置アドレスをもつよう制限されてい
た。しかし、この制限は、１つのチャネルに複数の入出
力制御装置が接続される場合や、それらの入出力制御装
置が他の計算機システムとも共用して接続される場合な
どに、システム構築のフレキシビリティを低下させると
いう問題があった。
Oインタフェース上で用いる入出力装置の装置アドレス
は、入出力装置に対し１つだけしか定義されていないの
で、その入出力装置が接続される全ての入出力制御装置
は、同一の制御装置アドレスをもつよう制限されてい
た。しかし、この制限は、１つのチャネルに複数の入出
力制御装置が接続される場合や、それらの入出力制御装
置が他の計算機システムとも共用して接続される場合な
どに、システム構築のフレキシビリティを低下させると
いう問題があった。
そこで本発明の目的とするところは、少ないハードウェ
アで上記複数の制御装置に対し、それぞれ異ったアドレ
スを割当て可能とすることにより、システム構築のフレ
キシビリティを向上させるところにある。
アで上記複数の制御装置に対し、それぞれ異ったアドレ
スを割当て可能とすることにより、システム構築のフレ
キシビリティを向上させるところにある。
上記目的は、入出力装置と、これを制御する複数の入出
力制御装置と、この入出力制御装置を中央処理装置に接
続するための複数の入出力チャネルを有する入出力処理
装置と、該入出力処理装置が前記入出力装置ならびに前
記入出力制御装置を制御するに必要な情報を蓄える、入
出力装置と１対１に対応した入出力装置制御情報記憶
と、その入出力装置に関連する複数の入出力制御装置群
に対応した入出力制御装置制御情報記憶とから成り、前
記入出力装置制御情報記憶の中に、１つの入出力装置ア
ドレス情報といずれか１つの入出力制御装置アドレス情
報を、また、前記入出力制御装置制御情報記憶の中に、
前記１つの入出力制御装置アドレスと、前記入出力装置
を指定する際に選択される入出力チャネルと対応する各
入出力制御装置アドレスとの間の関係を表す情報を持
ち、前記１つの入出力装置アドレス情報と、前記いずれ
か１つの入出力制御装置アドレス情報と、および、前記
関係を表わす情報から、前記選択される入出力チャネル
を介して前記入出力装置を指定するための装置アドレス
を生成する手段を前記入出力処理装置にもたせることに
より達成される。
力制御装置と、この入出力制御装置を中央処理装置に接
続するための複数の入出力チャネルを有する入出力処理
装置と、該入出力処理装置が前記入出力装置ならびに前
記入出力制御装置を制御するに必要な情報を蓄える、入
出力装置と１対１に対応した入出力装置制御情報記憶
と、その入出力装置に関連する複数の入出力制御装置群
に対応した入出力制御装置制御情報記憶とから成り、前
記入出力装置制御情報記憶の中に、１つの入出力装置ア
ドレス情報といずれか１つの入出力制御装置アドレス情
報を、また、前記入出力制御装置制御情報記憶の中に、
前記１つの入出力制御装置アドレスと、前記入出力装置
を指定する際に選択される入出力チャネルと対応する各
入出力制御装置アドレスとの間の関係を表す情報を持
ち、前記１つの入出力装置アドレス情報と、前記いずれ
か１つの入出力制御装置アドレス情報と、および、前記
関係を表わす情報から、前記選択される入出力チャネル
を介して前記入出力装置を指定するための装置アドレス
を生成する手段を前記入出力処理装置にもたせることに
より達成される。
本発明においては、入出力処理装置が各入出力装置を制
御するために用いる入出力装置制御情報の中に、その入
出力装置の基本となる装置アドレス、すなわち、接続さ
れる複数の入出力制御装置の中での最小の装置アドレス
（１バイト）をもち、 また、関連する入出力制御装置群を制御するために用い
る入出力制御装置群制御情報の中に、それぞれの制御装
置ごとに、その制御装置上での装置アドレスと前記基本
装置アドレスの差分値（１バイト×制御装置台数分）を
もって、入出力装置を起動する際に、前記基本装置アド
レスと、起動する制御装置に関する前記装置アドレス差
分値を加算して求まった装置アドレスを用いるようにす
ることによって、上記入出力制御装置群制御情報の中に
制御装置台数分のバイト数を増やすだけで、制御装置ご
とに異った装置アドレスを割当て可能とするものであ
る。
御するために用いる入出力装置制御情報の中に、その入
出力装置の基本となる装置アドレス、すなわち、接続さ
れる複数の入出力制御装置の中での最小の装置アドレス
（１バイト）をもち、 また、関連する入出力制御装置群を制御するために用い
る入出力制御装置群制御情報の中に、それぞれの制御装
置ごとに、その制御装置上での装置アドレスと前記基本
装置アドレスの差分値（１バイト×制御装置台数分）を
もって、入出力装置を起動する際に、前記基本装置アド
レスと、起動する制御装置に関する前記装置アドレス差
分値を加算して求まった装置アドレスを用いるようにす
ることによって、上記入出力制御装置群制御情報の中に
制御装置台数分のバイト数を増やすだけで、制御装置ご
とに異った装置アドレスを割当て可能とするものであ
る。
以下、本発明の一実施例を第１図乃至第４図により説明
する。第１図は本発明の対象となる計算機システムの構
成例の１部を示す。図中、１は中央処理装置CPU、２は
入出力処理装置IOP、2a〜2zは上記IOP2に含まれる入出
力チャネル群、３は上記IOP2に含まれ、入出力動作を制
御するに必要な制御情報を格納する制御情報記憶CIS、4
aと4bは入出力制御装置CU、5a〜5cは入出力装置IOD、ま
た点線で囲んだ６は関連する複数のCU群を概念的に１つ
にまとめたロジカル入出力制御装置LCUをそれぞれ示
す。図において、CU4aはCH2a,2cに接続され、CU4bはCH2
x,2zに接続されている。したがって、入出力装置5a,5b,
5c…に対してのバスはCU4aにおける２つとCU4bにおける
２つとがあり、LCU全体では４つのパスがあることにな
る。
する。第１図は本発明の対象となる計算機システムの構
成例の１部を示す。図中、１は中央処理装置CPU、２は
入出力処理装置IOP、2a〜2zは上記IOP2に含まれる入出
力チャネル群、３は上記IOP2に含まれ、入出力動作を制
御するに必要な制御情報を格納する制御情報記憶CIS、4
aと4bは入出力制御装置CU、5a〜5cは入出力装置IOD、ま
た点線で囲んだ６は関連する複数のCU群を概念的に１つ
にまとめたロジカル入出力制御装置LCUをそれぞれ示
す。図において、CU4aはCH2a,2cに接続され、CU4bはCH2
x,2zに接続されている。したがって、入出力装置5a,5b,
5c…に対してのバスはCU4aにおける２つとCU4bにおける
２つとがあり、LCU全体では４つのパスがあることにな
る。
第２図は、CIS3の内容のうち、本発明に直接関係する入
出力装置（IOD）制御情報部分30a〜30zと、ロジカル入
出力制御装置（LCU）制御情報部分31a〜31zの内容を示
す。尚、内容については、本発明に直接関係する情報の
みを示す。IOD制御情報は、接続される入出力制御装置
や入出力チャネルの台数とは無関係に、入出力装置と１
対１に対応して設けてある。各IOD制御情報の中には、
装置アドレス（UA）を憶えておく１バイトの情報と、関
連するLCUの番号（LCUNo.）を憶えておく１バイトの情
報が含まれている。LCU制御情報の中には、当該LCUが接
続される最大８個までの入出力チャネルの番号（CHID0
〜CHID7）と、それぞれの入出力チャネル上での制御装
置アドレスの差分値（CUA0〜CUA7）が含まれている。
出力装置（IOD）制御情報部分30a〜30zと、ロジカル入
出力制御装置（LCU）制御情報部分31a〜31zの内容を示
す。尚、内容については、本発明に直接関係する情報の
みを示す。IOD制御情報は、接続される入出力制御装置
や入出力チャネルの台数とは無関係に、入出力装置と１
対１に対応して設けてある。各IOD制御情報の中には、
装置アドレス（UA）を憶えておく１バイトの情報と、関
連するLCUの番号（LCUNo.）を憶えておく１バイトの情
報が含まれている。LCU制御情報の中には、当該LCUが接
続される最大８個までの入出力チャネルの番号（CHID0
〜CHID7）と、それぞれの入出力チャネル上での制御装
置アドレスの差分値（CUA0〜CUA7）が含まれている。
第３図に、IOD制御情報の中のUAの値と、LCU制御情報の
中のCUA0〜CUA7の値の関連を示す。ここに示すI/O構成
例では、入出力装置5a,5b,5c…が２台の入出力制御装置
4a,4bに接続され、それら２台の入出力制御装置がそれ
ぞれ入出力チャネルCHID0,CHID2（第１図中CH2a,CH2cに
相当）およびCHID1,CHID3（第１図中CH2x,2zに相当）に
接続されている。5a,5b,5c,…の入出力装置アドレスは
それぞれ、X0,X1,X2,…となっており、ここで２桁目の
Ｘは入出力制御装置アドレスであり、4aと4bの制御装置
アドレスはそれぞれ、4X,6X（１桁目は未定、入出力装
置により決まる。）となっている。従って、制御装置4a
から5a,5b,5c,…をアクセスする時には装置アドレス
は、それぞれ、40,41,42,…となり、制御装置4bから5a,
5b,5c,…をアクセスする時には装置アドレスは、それぞ
れ、60,61,62,…となる。この様なI/O構成の場合の、IO
D制御情報の中のUA値と、LCU制御情報の中のCHID0〜CHI
D7およびCUA0〜CUA7の値は、それぞれ、第３図の下の方
に示す様に、5aに対応する30aのUAは、両入出力制御装
置上での小さい方の装置アドレスである40が、5bに対応
する30bのUAは同様に41が、5cに対応する30cのUAも同様
に42がそれぞれセットされる。またLCU制御情報31aのチ
ャネル番号部には４パス分のCHID0,CHID1,CHID2,CHID3
がセットされる。CU4aとCU4bの制御装置アドレス差分値
は（4X−6X）＝20である。したがって、それぞれのチャ
ネルに対応する制御装置アドレス差分値には、CHID0に
対応しては00が、CHID1に対応しては20が、CHID2に対応
しては00が、CHID3に対応しては20がそれぞれセットさ
れる。尚、これらの情報は、システム構築時にI/O構成
情報としてハードウェアに与えられ、この情報は、処理
装置内のファイルに格納されており、電源投入のたびに
CISの中のしかるべき部分にロードされる。ここの部分
の制御の詳細は、本発明には直接関係しないので、説明
を割愛する。
中のCUA0〜CUA7の値の関連を示す。ここに示すI/O構成
例では、入出力装置5a,5b,5c…が２台の入出力制御装置
4a,4bに接続され、それら２台の入出力制御装置がそれ
ぞれ入出力チャネルCHID0,CHID2（第１図中CH2a,CH2cに
相当）およびCHID1,CHID3（第１図中CH2x,2zに相当）に
接続されている。5a,5b,5c,…の入出力装置アドレスは
それぞれ、X0,X1,X2,…となっており、ここで２桁目の
Ｘは入出力制御装置アドレスであり、4aと4bの制御装置
アドレスはそれぞれ、4X,6X（１桁目は未定、入出力装
置により決まる。）となっている。従って、制御装置4a
から5a,5b,5c,…をアクセスする時には装置アドレス
は、それぞれ、40,41,42,…となり、制御装置4bから5a,
5b,5c,…をアクセスする時には装置アドレスは、それぞ
れ、60,61,62,…となる。この様なI/O構成の場合の、IO
D制御情報の中のUA値と、LCU制御情報の中のCHID0〜CHI
D7およびCUA0〜CUA7の値は、それぞれ、第３図の下の方
に示す様に、5aに対応する30aのUAは、両入出力制御装
置上での小さい方の装置アドレスである40が、5bに対応
する30bのUAは同様に41が、5cに対応する30cのUAも同様
に42がそれぞれセットされる。またLCU制御情報31aのチ
ャネル番号部には４パス分のCHID0,CHID1,CHID2,CHID3
がセットされる。CU4aとCU4bの制御装置アドレス差分値
は（4X−6X）＝20である。したがって、それぞれのチャ
ネルに対応する制御装置アドレス差分値には、CHID0に
対応しては00が、CHID1に対応しては20が、CHID2に対応
しては00が、CHID3に対応しては20がそれぞれセットさ
れる。尚、これらの情報は、システム構築時にI/O構成
情報としてハードウェアに与えられ、この情報は、処理
装置内のファイルに格納されており、電源投入のたびに
CISの中のしかるべき部分にロードされる。ここの部分
の制御の詳細は、本発明には直接関係しないので、説明
を割愛する。
次に第４図で、IOPが入出力装置を起動する際に使用す
る装置アドレスの求め方を説明する。プログラムから、
ある入出力装置に対するI/O動作の開始指令を受けとる
と、IOPはまず、その入出力装置に対応するIOD制御情報
の内容を調べ、当該入出力装置が新たな入出力動作を実
行可能か否かをチェックする。（この部分は図には明示
されていない）実行可能であれば、第４図のステップ7a
で、当該入出力装置が属するLCUの制御情報の中から、
起動する入出力チャネルのCHIDを選択する。尚、このチ
ャネルの選択はある種のアルゴリズムにのっとり行われ
るものであるが、これは本発明には直接関係がないので
説明を省く。入出力チャネルを選択すると、次にステッ
プ7bで、選択したCHIDに対応する制御装置アドレスの差
分値を、同じLCU制御情報の中から求める。次にステッ
プ7cで、その制御装置アドレスの差分値と、関連するIO
D制御情報内のUAの値を加算する。この加算されたアド
レス値が、選択したチャネル上での、そのIODの装置ア
ドレスであり、ステップ7dで、この装置アドレスを用い
て、入出力装置を起動する。
る装置アドレスの求め方を説明する。プログラムから、
ある入出力装置に対するI/O動作の開始指令を受けとる
と、IOPはまず、その入出力装置に対応するIOD制御情報
の内容を調べ、当該入出力装置が新たな入出力動作を実
行可能か否かをチェックする。（この部分は図には明示
されていない）実行可能であれば、第４図のステップ7a
で、当該入出力装置が属するLCUの制御情報の中から、
起動する入出力チャネルのCHIDを選択する。尚、このチ
ャネルの選択はある種のアルゴリズムにのっとり行われ
るものであるが、これは本発明には直接関係がないので
説明を省く。入出力チャネルを選択すると、次にステッ
プ7bで、選択したCHIDに対応する制御装置アドレスの差
分値を、同じLCU制御情報の中から求める。次にステッ
プ7cで、その制御装置アドレスの差分値と、関連するIO
D制御情報内のUAの値を加算する。この加算されたアド
レス値が、選択したチャネル上での、そのIODの装置ア
ドレスであり、ステップ7dで、この装置アドレスを用い
て、入出力装置を起動する。
以上説明した如く、本実施例によれば、LCU制御情報内
に、各チャネルパス毎の装置アドレスの差分値をもたす
ことにより、ハードウェア増加量を抑えることが出来
（通常、IODの数に対しLCUの数は1/16〜1/64程度）、か
つ簡単な論理で所期の目的である、制御装置ごとに異な
る制御装置アドレスを割当て可能とする機能を実現でき
るという効果がある。
に、各チャネルパス毎の装置アドレスの差分値をもたす
ことにより、ハードウェア増加量を抑えることが出来
（通常、IODの数に対しLCUの数は1/16〜1/64程度）、か
つ簡単な論理で所期の目的である、制御装置ごとに異な
る制御装置アドレスを割当て可能とする機能を実現でき
るという効果がある。
本発明によれば、１つの入出力装置を接続する複数の入
出力制御装置に対し、必ずしも同一の制御装置アドレス
を割当てる必要がなくなり、システム構築時の装置アド
レスの割付けを容易にすることができる。このことは、
特に、１つのチャネルの下に多くの入出力制御装置が接
続される場合や、入出力制御装置が他のシステムにも接
続され、そのシステムでもその入出力制御装置といもづ
るで多くの制御装置が接続される、といった環境下で、
同一入出力装置を接続する他の入出力制御装置のアドレ
スとは無関係に制御装置アドレスを割当てできるので効
果が大きい。
出力制御装置に対し、必ずしも同一の制御装置アドレス
を割当てる必要がなくなり、システム構築時の装置アド
レスの割付けを容易にすることができる。このことは、
特に、１つのチャネルの下に多くの入出力制御装置が接
続される場合や、入出力制御装置が他のシステムにも接
続され、そのシステムでもその入出力制御装置といもづ
るで多くの制御装置が接続される、といった環境下で、
同一入出力装置を接続する他の入出力制御装置のアドレ
スとは無関係に制御装置アドレスを割当てできるので効
果が大きい。
第１図は本発明の対象とする計算機システムの構成の１
部を示すシステム構成図、第２図は制御情報記憶の内容
の１部を示すレイアウト図、第３図はI/O構成と制御情
報の関連を示す図、第４図は最終的な装置アドレスを求
める経過を示すフローチャート図である。 １……中央処理装置CPU、２……入出力処理装置IOP、３
……制御情報記憶CIS、2a〜2z……入出力チャネル、4a,
4b……入出力制御装置、5a〜5c……入出力装置、６……
ロジカル制御装置LCU、30〜3z……IOD制御情報、31a〜3
1z……LCU制御情報、7a〜7d……処理ステップ。
部を示すシステム構成図、第２図は制御情報記憶の内容
の１部を示すレイアウト図、第３図はI/O構成と制御情
報の関連を示す図、第４図は最終的な装置アドレスを求
める経過を示すフローチャート図である。 １……中央処理装置CPU、２……入出力処理装置IOP、３
……制御情報記憶CIS、2a〜2z……入出力チャネル、4a,
4b……入出力制御装置、5a〜5c……入出力装置、６……
ロジカル制御装置LCU、30〜3z……IOD制御情報、31a〜3
1z……LCU制御情報、7a〜7d……処理ステップ。
Claims (1)
- 【請求項１】入出力装置と、これを制御する複数の入出
力制御装置と、この入出力制御装置を中央処理装置に接
続するための複数の入出力チャネルを有する入出力処理
装置と、該入出力処理装置が前記入出力装置ならびに前
記入出力制御装置を制御するに必要な情報を蓄える、入
出力装置と１対１に対応した入出力装置制御情報記憶
と、その入出力装置に関連する複数の入出力制御装置群
に対応した入出力制御装置制御情報記憶とから成り、 前記入出力装置制御情報記憶の中に、１つの入出力装置
アドレス情報といずれか１つの入出力制御装置アドレス
情報を、また、 前記入出力制御装置制御情報記憶の中に、前記１つの入
出力制御装置アドレスと、前記入出力装置を指定する際
に選択される入出力チャネルと対応する各入出力制御装
置アドレスとの間の関係を表す情報を持ち、 前記１つの入出力装置アドレス情報と、前記いずれか１
つの入出力制御装置アドレス情報と、および、前記関係
を表わす情報から、前記選択される入出力チャネルを介
して前記入出力装置を指定するための装置アドレスを生
成する手段を前記入出力処理装置にもたせたことを特徴
とする入出力装置アドレス方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211608A JPH0752420B2 (ja) | 1986-09-10 | 1986-09-10 | 入出力装置アドレス方式 |
| US07/086,279 US4922410A (en) | 1986-09-10 | 1987-08-17 | Input/output system capable of allotting addresses to a plurality of input/output devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211608A JPH0752420B2 (ja) | 1986-09-10 | 1986-09-10 | 入出力装置アドレス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6368953A JPS6368953A (ja) | 1988-03-28 |
| JPH0752420B2 true JPH0752420B2 (ja) | 1995-06-05 |
Family
ID=16608579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211608A Expired - Lifetime JPH0752420B2 (ja) | 1986-09-10 | 1986-09-10 | 入出力装置アドレス方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922410A (ja) |
| JP (1) | JPH0752420B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68924051T2 (de) * | 1988-12-30 | 1996-05-02 | Ibm | Vielfacher Ein-/Ausgabe-Kanal. |
| US5255372A (en) * | 1990-08-31 | 1993-10-19 | International Business Machines Corporation | Apparatus for efficiently interconnecing channels of a multiprocessor system multiplexed via channel adapters |
| DE69123663T2 (de) * | 1990-08-31 | 1997-06-26 | Ibm | Kanäle in einem Rechnerein-Ausgabesystem |
| US5276813A (en) * | 1990-08-31 | 1994-01-04 | International Business Machines Corp. | Acquiring addresses in an input/output system |
| JP2868141B2 (ja) * | 1992-03-16 | 1999-03-10 | 株式会社日立製作所 | ディスクアレイ装置 |
| JPH0830306A (ja) * | 1994-07-12 | 1996-02-02 | Rika Kogyo Kk | 制御装置 |
| US5548791A (en) * | 1994-07-25 | 1996-08-20 | International Business Machines Corporation | Input/output control system with plural channel paths to I/O devices |
| JP3474646B2 (ja) * | 1994-09-01 | 2003-12-08 | 富士通株式会社 | 入出力制御装置及び入出力制御方法 |
| US5909595A (en) * | 1995-05-15 | 1999-06-01 | Nvidia Corporation | Method of controlling I/O routing by setting connecting context for utilizing I/O processing elements within a computer system to produce multimedia effects |
| US5721947A (en) * | 1995-05-15 | 1998-02-24 | Nvidia Corporation | Apparatus adapted to be joined between the system I/O bus and I/O devices which translates addresses furnished directly by an application program |
| US5924126A (en) * | 1995-05-15 | 1999-07-13 | Nvidia | Method and apparatus for providing address translations for input/output operations in a computer system |
| US5926648A (en) * | 1996-08-22 | 1999-07-20 | Zilog, Inc. | I/O port and RAM memory addressing technique |
| US6622177B1 (en) * | 2000-07-27 | 2003-09-16 | International Business Machines Corporation | Dynamic management of addresses to an input/output (I/O) device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1986
- 1986-09-10 JP JP61211608A patent/JPH0752420B2/ja not_active Expired - Lifetime
-
1987
- 1987-08-17 US US07/086,279 patent/US4922410A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4922410A (en) | 1990-05-01 |
| JPS6368953A (ja) | 1988-03-28 |
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