JPS6027964A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
- Publication number
- JPS6027964A JPS6027964A JP13705283A JP13705283A JPS6027964A JP S6027964 A JPS6027964 A JP S6027964A JP 13705283 A JP13705283 A JP 13705283A JP 13705283 A JP13705283 A JP 13705283A JP S6027964 A JPS6027964 A JP S6027964A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリアクセス制＠Ｕ５Ｊ路に関する。
従来、中央処理装置（以下、プロセッサと称す）が直接
アドレス指定できるメモリ空間（プロセッサが取シ扱う
アドレスのビット数により決定される）を超える大きさ
の容量を有する記憶装置（以下、メモリと称す）を直接
アクセスするために、例えば、第１図に示すように、記
憶装置内のメモリ空間をプロセッサが直接アドレス指定
できる複数のページ１〜３に論理的に分割し、各ページ
の選択は公知のページ切替えによシ行っている。すなわ
ち、まず、ページ１を矢印人の方向に７り七 スし、続
いて、ページ２を矢印Ｂの方向に、さらに、ページ３を
矢印Ｃの方向にと順次アクセスする。複数の処理を多重
処理する場合、従来は、ページを指定するためのページ
レジスタが１つしか設けられていないため、ページレジ
スタへのアクセス頻度が多く、処理速度が低下するとい
う欠点がある。
アドレス指定できるメモリ空間（プロセッサが取シ扱う
アドレスのビット数により決定される）を超える大きさ
の容量を有する記憶装置（以下、メモリと称す）を直接
アクセスするために、例えば、第１図に示すように、記
憶装置内のメモリ空間をプロセッサが直接アドレス指定
できる複数のページ１〜３に論理的に分割し、各ページ
の選択は公知のページ切替えによシ行っている。すなわ
ち、まず、ページ１を矢印人の方向に７り七 スし、続
いて、ページ２を矢印Ｂの方向に、さらに、ページ３を
矢印Ｃの方向にと順次アクセスする。複数の処理を多重
処理する場合、従来は、ページを指定するためのページ
レジスタが１つしか設けられていないため、ページレジ
スタへのアクセス頻度が多く、処理速度が低下するとい
う欠点がある。
本発明の目的は上述の欠点を除去したメモリアクセス制
御回路を提供することにある。
御回路を提供することにある。
本発明の回路は、メモリ空間を情報処理手段が直接アド
レス指定できる複数のページに論理的に分割し該各ペー
ジをそれぞれ複数の処理のために複数の領域に論理的に
分割した記憶手段へのアクセスを制御するメモリアクセ
ス制御回路において。
レス指定できる複数のページに論理的に分割し該各ペー
ジをそれぞれ複数の処理のために複数の領域に論理的に
分割した記憶手段へのアクセスを制御するメモリアクセ
ス制御回路において。
それぞれ前記複数のページのうちの一つを指定する情報
を格納し前記複数の処理対応に設けた複数のページ指定
情報格納手段と、該複数のページ指定情報格納手段のう
ちの一つを選択しその内容により前記ページを指定する
ページ指定手段とを備えている。
を格納し前記複数の処理対応に設けた複数のページ指定
情報格納手段と、該複数のページ指定情報格納手段のう
ちの一つを選択しその内容により前記ページを指定する
ページ指定手段とを備えている。
次に本発明について図面全参照して詳細に説明する。
第３図は本発明の一実施例を示す図であり、第２図は記
憶装置の内容を示す図である。図において、本実施例は
、メモリ空間をプロセッサが直接アドレス指定できる３
つのページ１〜３に論理的に分割し各ページをそれぞれ
１０個の処理Ａ−Ｊのために１０個の領域ａｌ〜Ｊ１＋
ａｍ〜Ｊ２＋ ａ３〜ｊ３に論理的に分割したメモリ
２と、それぞれ３つのページ１〜３のうちの一つを指定
するページ指定情報を格納し１０個の処理Ａ−Ｊ対応に
設けた１０個のページレジスタ３−Ａ〜３−Ｊと、１０
個のページレジスタ３−Ａ〜３−Ｊのうちの一つを選択
しその内容によシベージを指定するマルチプレクサ４と
、アドレス情報が与えられるアドレスバス５と、データ
バス６と、制御情報が与えられるコントロールバスとか
ら構成されるＯ各処理Ａ−Ｊにはそれぞれ領域ａ １−
ａ ３ 、・・・・・・。
憶装置の内容を示す図である。図において、本実施例は
、メモリ空間をプロセッサが直接アドレス指定できる３
つのページ１〜３に論理的に分割し各ページをそれぞれ
１０個の処理Ａ−Ｊのために１０個の領域ａｌ〜Ｊ１＋
ａｍ〜Ｊ２＋ ａ３〜ｊ３に論理的に分割したメモリ
２と、それぞれ３つのページ１〜３のうちの一つを指定
するページ指定情報を格納し１０個の処理Ａ−Ｊ対応に
設けた１０個のページレジスタ３−Ａ〜３−Ｊと、１０
個のページレジスタ３−Ａ〜３−Ｊのうちの一つを選択
しその内容によシベージを指定するマルチプレクサ４と
、アドレス情報が与えられるアドレスバス５と、データ
バス６と、制御情報が与えられるコントロールバスとか
ら構成されるＯ各処理Ａ−Ｊにはそれぞれ領域ａ １−
ａ ３ 、・・・・・・。
ｊ８〜ｊ３が割シ当てられている。
次に本実施例の動作について説明する。処理Ａから処理
Ｊまでを順番に予め定めた処理単位毎に実行する場合に
ついて説明する。ここで、各処理単位の内容は、メモリ
へのデータの順次格納動作ヲ含むものとする。プロセッ
サ１からの入出力命令に基づいて各ページレジスタ３−
Ａ〜３−Ｊにページ１を指定する情報が設定される。次
に、プロセッサ１は処理Ａの最初の処理単位を実行し複
数の処理結果データを得る。マルチプレクサ４はプロセ
ッサ１がアドレスバス５に出力するアドレス情報に基づ
いてページレジスタ３−Ａを選択し、このレジスタ３−
Ａの内容とアドレスバス５のアドレス情報とによシ指定
される領域ａ１の最初の記憶場所から１．データバス６
を介してプロセッサからの前記複数の処理結果データを
格納する。以下、同様に、処理Ｂ−Ｊの最初の処理単位
が順次実行され、得られた処理結果データがそれぞれ領
域ｂ１〜ｊ１に格納される。処理Ｊの最初の処理単位が
終了すると再び処理Ａに移シ処理Ａの第２番目の処理単
位に移る。この処理単位について、格納動作実行中に、
領域ａ１の最後の記憶場所にデータが格納されたときに
は、プロセッサがこれを監視しているので、プロセッサ
１は入出力命令を発行し、ページレジスタ３−Ａにペー
ジ２を指定する情報を設定して領域ａ２に残シのデータ
の格納を行う。他の処理Ｂ〜Ｊに対しても同様の制御が
行われる。
Ｊまでを順番に予め定めた処理単位毎に実行する場合に
ついて説明する。ここで、各処理単位の内容は、メモリ
へのデータの順次格納動作ヲ含むものとする。プロセッ
サ１からの入出力命令に基づいて各ページレジスタ３−
Ａ〜３−Ｊにページ１を指定する情報が設定される。次
に、プロセッサ１は処理Ａの最初の処理単位を実行し複
数の処理結果データを得る。マルチプレクサ４はプロセ
ッサ１がアドレスバス５に出力するアドレス情報に基づ
いてページレジスタ３−Ａを選択し、このレジスタ３−
Ａの内容とアドレスバス５のアドレス情報とによシ指定
される領域ａ１の最初の記憶場所から１．データバス６
を介してプロセッサからの前記複数の処理結果データを
格納する。以下、同様に、処理Ｂ−Ｊの最初の処理単位
が順次実行され、得られた処理結果データがそれぞれ領
域ｂ１〜ｊ１に格納される。処理Ｊの最初の処理単位が
終了すると再び処理Ａに移シ処理Ａの第２番目の処理単
位に移る。この処理単位について、格納動作実行中に、
領域ａ１の最後の記憶場所にデータが格納されたときに
は、プロセッサがこれを監視しているので、プロセッサ
１は入出力命令を発行し、ページレジスタ３−Ａにペー
ジ２を指定する情報を設定して領域ａ２に残シのデータ
の格納を行う。他の処理Ｂ〜Ｊに対しても同様の制御が
行われる。
従来は、各処理毎にページレジスタを設けていないため
１例えば、処理Ａのある処理単位の実行において、ペー
ジレジスタの内容が変更された場合−１次の処理Ｂのあ
る処理単位がページレジスタの変更前の内容を使用する
必要がらるときには、再びページレジスタの内容を変更
しなければならず、処理速度を低下させているが、本実
施例では各処理対応にページレジスタを設けであるため
処理速度の低下はない。
１例えば、処理Ａのある処理単位の実行において、ペー
ジレジスタの内容が変更された場合−１次の処理Ｂのあ
る処理単位がページレジスタの変更前の内容を使用する
必要がらるときには、再びページレジスタの内容を変更
しなければならず、処理速度を低下させているが、本実
施例では各処理対応にページレジスタを設けであるため
処理速度の低下はない。
以上１本発明には、ページ切替えの負担が減少し効率的
にメモリをアクセスできるという効果がある。
にメモリをアクセスできるという効果がある。
第１図は従来のメモリ構成を示す図、第２図は本発明に
用いるメモリ構成を示す図および第３図は本発明の一実
施例を示すブロック図である。
用いるメモリ構成を示す図および第３図は本発明の一実
施例を示すブロック図である。
Claims (1)
- メモリ空間を情報処理手段が直接アドレス指定できる複
数のページに論理的に分割し該各ベージをそれぞれ複数
の処理のために複数の領域に論理的に分割した記憶手段
へのアクセスを制御するメモリアクセス制御回路におい
て、それぞれ前記複数のページのうちの一つを指定する
情報を格納し前記複数の処理対応に設けた複数のページ
指定情報格納手段と、該複数のページ指定情報格納手段
のうちの一つを選択しその内容にょシ前記ページを指定
するページ指定手段とを備えたことを特徴とするメモリ
アクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13705283A JPS6027964A (ja) | 1983-07-27 | 1983-07-27 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13705283A JPS6027964A (ja) | 1983-07-27 | 1983-07-27 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027964A true JPS6027964A (ja) | 1985-02-13 |
Family
ID=15189749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13705283A Pending JPS6027964A (ja) | 1983-07-27 | 1983-07-27 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027964A (ja) |
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