JPH10507548A - データ処理システムおよび方法およびこのようなシステムとの通信システム - Google Patents

Abstract

(57)【要約】 本発明はデータ処理システムおよび方法およびこのようなシステムにより制御される通信システムに関する。本システムは少なくとも１つの中央プロセッサと、いくつかの異なる機能ブロックと共有データメモリ（ＤＳ）とを具備している。少なくとも１つの機能は演算処理プロセッサ（ＩＰＵ）によるプログラム実行と並列にテーブル実行されデータメモリ（ＤＳ）はプログラム実行もしくはテーブル実行に使用され一方もしくは他方のタイプの実行が優先順位を有し他方のタイプの進行中の実行を中断させることができる。

Description

【発明の詳細な説明】 データ処理システムおよび方法およびこのようなシステムとの通信システム 技術分野 本発明はそれぞれデータ処理システムおよび方法に関する。本発明は特に高い 容量を要求するさまざまな機能がリアルタイム要求等を満たさなければならない ため演算処理効率等の要求が高い例えばリアルタイムシステムを制御するような システムに関する。例えばさまざまな種類の中央制御リアルタイムシステムにお いて割り当てられた機能を実施するシステム容量は中央プロセッサシステムの演 算処理効率により与えられる。 本発明はこのようなデータ処理システムとの通信システムにも関連する。 従来の技術 例えばリアルタイム制御やさまざまな容量を必要とする機能により演算処理効 率に対する要求が高いシステムに広く使用される、データ処理システムの効率を 高めるようにされた非常に多くの方法が知られている。効率の向上を達成するた めにそれぞれ負荷および機能共有の形で総システム負荷をさまざまなプロセッサ 間で分配できるようにするようなシステムアーキテクチュアを提供することが特 に知られている。いわゆる前処理により所与の区域制御機能は関連する機能ブロ ックに配置された区域プロセッサ（ｒｅｇｉｏｎａｌ ｐｒｏｃｅｓｓｏｒｓ） および区域メモリ（ｒｅｇｉｏｎａｌ ｍｅｍｏｒｉｅｓ）を使用して実施され る。次に中央プロセッサ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｏｒ）が機能の実行 を指令しその結果を受信する。 区域プロセッサおよび中央プロセッサは各々がそれらの指定された機能処理を 制御する。したがって一定の制御負荷分散を有するシステムが得られる。このよ うなシステムは本質的に１プロセッサシステムであり中央プロセッサが区域プロ セッサにより構成される機能ブロックを制御する。このようなシステムでは機能 ブロックと中央プロセッサとの間のプロセッサ間の協同は後者が明示しなければ ならない。一般的にマルチ処理と呼ばれる周知の別の負荷分配システムは少なく も２つの中央プロセッサを具備している。これらは一緒に常置のデータメモリへ アクセスしさまざまな動作期間に対してさまざまなコンピュータ構成および制御 負荷分散を得ることができる。このプロセッサの冗長性により瞬時トラフィック 処理状況へのダイナミックな適応が可能とされる。 この種の両システムにはプロセッサ間通信およびプロセッサ協同が必要であり そのためシステムの負荷等が生じる。 中央コンピュータシステムの演算処理効率によりシステム容量が与えられる中 央制御リアルタイムシステムの効率を向上させる周知の１つの方法はテーブル制 御演算処理により並列演算処理を実行することである。 要求の高いリアルタイムシステムは例えば電気通信システムである。 ＵＳ−Ａ−３．９６９．７０１ではテーブル演算処理が応用される。機能ブロ ックに関連する変数が各ブロックに属する記憶構造における記憶動作においてテ ーブルを使用して変数の数からメモリポインタやアドレス番号へ変換される。 ＵＳ−Ａ−４．３５４．２３１にはテーブルの使用が記載されている。ここで は実際上高速メモリと見なすことができるキャッシュメモリが使用される。本質 的にこれによりいくらか時間が節約されるにすぎず中央制御リアルタイムシステ ムで所望される効率の向上を達成することは全く不可能である。 発明の要約 本発明の１つの目的はテーブル制御演算処理を使用して高い効率を達成できる データ処理システムおよび方法を提供することである。特に非常に高い演算処理 効率を達成することができる中央制御リアルタイムシステムを制御するシステム を提供することが本発明の目的である。 本発明の１つの特別な目的はテーブル演算処理を使用した機能の並列演算処理 により機能ブロック指向中央プロセッサシステムのシステム容量を増大すること ができるシステムを提供することである。 データ処理システムにおいて例えば機能レベルにおける電話トラフィック処理 の効率を向上させるのに記述型機能テーブルを使用できるシステムを提供するこ とが特別な目的である。 さらに総プロセッサ容量を高くすることが本発明の特別な目的である。 さらに、本発明の特別な目的に従って従来に較べて単純かつ効率的な方法で高 いトラフィック処理能力を提供しようとするものである。 特に前記した目的を達成するための方法を提供することも本発明の目的である 。本発明のもう１つの特別な目的は前記したシステムにより制御される電気通信 システムを提供することである。 これらの目的およびその他の目的は少なくとも１つの演算処理プロセッサによ るプログラム実行と並列に少なくとも１つの機能がテーブル実行される少なくと も１つの中央プロセッサが設けられるデータ処理システムおよびデータ処理方法 により達成される。本発明に従って特に１つ以上のプログラム演算処理プロセッ サと組み合わせた機能の並列演算処理により高い総プロセッサ容量が達成される 。特定の実施例に従って、負荷および機能共有局面を考慮するかもしくは任意他 の周知の方法により組合せが与えられる。例えば電気通信網の場合のトラフィッ ク制御等の、所期の機能に必要なこれらのデータ変数はテーブル制御演算処理に より効率的に並列に実行することができる。本発明の特定の実施例ではこのよう な機能は例えば変数やデータポストのイニシエーション、統計的情報、データ収 集、データ出力等とすることができる。 特定の実施例に従って本発明は変数ポストが例えば電話交換の制御にアクティ ブに関与する前にバッファされたジョブとみなすことができるコピー機能を有す る変数ポストのイニシエーションに使用することができる。特にイニシエーショ ンは接続のクリアに関連して行うことができる。イニシエートされる変数は一般 的にデータ処理システム内で分配されデータ記憶装置のアドレスエリア全体に分 散することができる。したがってシステム内のデータ変数の論理アドレスが与え られる。メモリをアクセスする時は特にアドレス計算を行い参照テーブルを使用 して論理アドレスから物理アドレスが得られ、それは良く知られていることであ る。論理アドレッシングは動作中にデータシステムの機能を拡張したり変化を与 えたりできるようにするための条件である。 特に変数は異なるフォーマットとすることができポインタおよび／もしくは索 引値により個別にアドレスすることができる。いくつかの変数に各データレコー ドを関連づけられることが有利である。 コピー機能によるデータイニシエーション設定に関する有利な実施例に従って 、個別の変数レコード当たり１つの、演算処理テーブルいわゆるマスターポスト が最初に形成され、それにより共通データメモリ内の初期値および関連値が変数 へ与えられる。次に各変数に変数の論理アドレスおよび定数からなるテーブル内 の１行が与えられる。特に論理アドレスは長さが例えば１および１２８ビット間 で変化する部分変数と索引付けおよび／もしくは関連づけることができる。別の 有利な実施例に従ってテーブルは例えば同じ論理アドレスの索引付けされた変数 を設定するイニシエーションデータの命令を形成するループを含むことができる 。テーブルの長さ、すなわち変数の数、は例えば第１のテーブル語で与えること ができる。別の実施例に従って変数の数すなわちテーブルの長さはテーブルの最 終データとして与えることができる。演算処理テーブルは前記したように例えば システム再開もしくは始動時のデータプロセッサシステムのオペレーションプロ グラムにより形成することができる。所期のプログラム命令を有するプログラム 演算処理プロセッサはマスターポストを活性化させてテーブルの内容を演算処理 する。 このプログラム命令テーブルを使用してプログラム演算処理プロセッサ内の演 算処理が実行中のトラフィック制御プログラムと並列に実施される。有利な実施 例に従って例えばジョブの終止を確認するいわゆる状態ビットを設定することに よりプロセッサへ向けた同期化アクティビティによりテーブルの実行が終止され る。別の実施例に従って同期化はプログラム演算処理プロセッサへ信号を送って 達成することができる。次にその変数レコードがトラフィック制御プロセスに利 用できる資源である情報を提供されるプロセッサの探索命令を使用して状態ビッ トを探索することができる。 テーブル演算処理はシステムに適合されいかなるプログラム制御にも関連せず テーブルの各行は特にいかなるプログラム管理命令も関与しない直接オブジェク ト制御である。 図面の簡単な説明 次に添付図を参照して非限定的に本発明の詳細な説明を行い、ここに、 第１図はデータ処理システムを示し、 第２図はテーブル演算処理ユニットの内部構造を示す。 発明の詳細な説明 第１図はデータ処理システム内のテーブル演算処理ユニットＤＶＸの接続例お よびデータ処理システムのさまざまなユニット間の内部通信を示す。テーブル演 算処理ユニットＤＶＸは別として、データ処理システムの略図において、２つの プロセッサユニットすなわち演算処理プロセッサＩＰＵ₁，ＩＰＵ₂が設けられて いる。これらは中央制御バスおよびアクセスハンドラＡＣＣ（アドレス計算ユニ ット）に接続されている。図示する実施例では２つの演算処理プロセッサＩＰＵ １，ＩＰＵ２がある。もちろんこれは一例にすぎず、別の実施例ではシステムに は１つの演算処理プロセッサしかなくさらに別の実施例ではシステムは３つ以上 の演算処理プロセッサすなわちプロセッサユニットを具備している。各プロセッ サユニットすなわち演算処理プロセッサはプログラムメモリＰＳを具備している 。さらにシステムは共有データメモリＤＳおよびテーブル演算処理ユニットＤＶ Ｘおよびインター通信システムとの処理ユニットＩＰＵ１，ＩＰＵ２の接続を具 備しているがそれは周知の方法で他のシステム等との通信を行うためここには詳 しくは開示しない。 テーブル演算処理ユニットＤＶＸおよびプログラム演算処理プロセッサＩＰＵ １，ＩＰＵ２はインター通信システムと変数用システム共有メモリＤＳ間に接続 されている。 有利な実施例に従ってテーブル演算処理ユニットＤＶＸは、必要に応じて、デ ータ処理システムとさまざまな周辺装置間の効率的なデータ転送を周知の方法で 共有データメモリＤＳへの直接メモリアクセス（ＤＭＡチャネルアクセス）を使 用して支援する。 共有データメモリＤＳはさまざまな方法で構成することができる。有利な実施 例では共有データメモリは周知の方法でいわゆるインターリービングを応用する メモリ構成を使用し多重化いわゆるフリーメモリバンクへ向かうパイプライン構 造で作動する。これら３つのメモリバンクは本質的に高速メモリのように挙動す る。アドレス計算回路ＡＣＣが多重化されたデータ記憶装置のバスおよびメモリ アクセスの割当てを制御する。 第２図にテーブル演算処理ユニットＤＶＸの内部構造を示す。（その１つの機 能は例えばデータメモリ内のフルワード変数へ初期値を与えることに関連するこ とができる。フルワード変数はメモリ語を先行して読み出すことなく書き込むメ モリの直接制御可能なデータフォーマットを意味する。） イニシエーションの由来に無関係に、実施例では全てのメモリアクセスが現在 の順序および後続する順序をも制御するアドレス計算回路を介してなされる。発 呼ユニットおよび被呼メモリバンクは大概の場合非同期的に協同する。同期化は アドレス計算回路ＡＣＣによって行われ、例えば有利な実施例ではメモリアドレ スおよびライトデータがそれぞれメモリアクセス自体のためにバスを占有できる 場合が表示される。例えばレディビット（同期化）を使用してリードデータが得 られることを表示することができレディビットが示されていない場合には、待機 位置がある。 テーブルは各イニシエーションに対するテーブル設定からなり、テーブル演算 処理ユニットのジョブを制御しそれ（テーブル演算処理ユニットＤＶＸ）はこれ らのジョブを独立に実行する。変数アクセスはアドレス計算回路ＡＣＣを介して 要求されこれは変数アクセスを処理する優先順位を含むことが有利である。しか しながら同期協調および効率的なパイプライン構造にはメモリアドレスおよびラ イトデータもしくは場合によってはリードデータのための中間バッファが必要で ある。テーブル演算処理ユニットＤＶＸは変数、Ｂａｓｅ Ｓｔａｒｔ Ａｄｄ ｒｅｓｓ ＢＳＡ₁，ＢＳＡ₂およびＰＲＳ₁，ＰＲＳ₂の論理アドレス用データ処 理システムのレジスタのためのバッファメモリを具備している。ＢＳＡは機能ブ ロックに関連するベーステーブルのアドレスを与えＰＲＳは個別の数、すなわち 変数レコードへのポインタ、を与える。これらのレジスタにはテーブル演算処理 の始めを開始するプロセッサにより所期のプログラムの命令ＷＣＸが設定される 。ＷＣＸ用レジスタもある。ＷＣＸは実行されるテーブルのアドレスである演算 処理テーブルポインタＭＰ₁，ＭＰ₂（第２図参照）を与える。有利な実施例では テーブルは高速メモリを形成するように構成されている。図示する実施例ではテ ーブルの第１行は変数の数すなわちコピーにより影響されるテーブル内の行数に 関する情報を含み第１の変数に続く次の行は論理アドレス“ａ”およ び、通常は０もしくは１である、初期値として設定される内容の値を有している 。後続する行には次の変数が与えられそれはいわゆる状態ビットに論理アドレス “ａ”を設定するのに使用されるテーブルの最終行まで続く。図において第ｎ番 演算処理テーブルは略示されておりｎはシステムの演算処理テーブル数を与え、 １つ以上存在する。ＷＣＸは演算処理プロセスを開始して変数の数を読み取らな ければならない演算処理テーブルのアドレッシング用制御論理を活性化させいわ ゆるループカウンタＣＯＵＮＴが制御論理のためにロードされる。テーブルにお いて次の行および最初の変数まで＋１だけステップされる。論理アドレス部はＢ ａｓｅ Ｓｔａｒｔ Ａｄｄｒｅｓｓ、ＢＳＡ内容と共にアドレスをメモリの物 理的データ位置が得られた参照テーブル（図示せず）へアドレッシング回路ＡＤ Ｄを介して供給する。変数のメモリアドレスはＷＡ、すなわちメモリ内の物理的 データ位置およびＰＲＳ（オフセット）内のポインタ値、を計算して与えられる 。この例では索引値も得られる。アドレス計算自体は前記したパイプライン段に より制御され定数部はライトデータバッファへ転送される。アドレス計算の最終 パイプライン段において、アドレス計算回路ＡＣＣへのメモリアクセス要求が計 算された変数アドレスに従って活性化される。次に有利な実施例に従って、初期 定数が共有データメモリＤＳに書き込まれる。テーブル計算は例えばＳＥ−Ｂ− ４３９．２０８で検討されている。 有利な実施例に従ってＷＣＸキューは逐次処理され“バッファ満杯”情報が演 算処理プロセッサＩＰＵもしくは、適用可能であれば、関連するプロセッサユニ ットへ与えられる。図において破線は特に変数を読み出して内部処理してから共 有データメモリＤＳへリライトする場合の拡張を示す。前記したようにパイプラ イン制御はメモリアクセスが実行される時にアドレス計算回路が関与する制御に 応じて一時的に停止されることがある。しかしながら、有利な実施例では、状態 ビットがデータメモリＤＳに送り込まれるかもしくは信号の送出により送り込ま れる場合にテーブルの最終行によりテーブル演算処理が終止される。有利な実施 例に従って演算処理プロセッサＩＰＵによるプログラムの実行はテーブル演算処 理ユニットＤＶＸによるテーブル実行よりも優先する。次にメモリＤＳがフリー である、すなわちトラフィック制御その他のプログラム実行のために演算処理プ ロセッサにより使用されていない、場合にテーブルの実行に使用されるように並 列演算処理が適用される。演算処理プロセッサＩＰＵが再度データメモリＤＳを 使用する必要がある場合には、進行中のテーブルの実行を中断することができる 。 もちろん本発明に従ったデータ処理システムは電気通信システム以外の他のシ ステムにも使用できる。また他の局面において、本発明は図示した実施例には限 定されず請求の範囲内でいくつかの方法で変更することができる。

Claims (1)

1. 【特許請求の範囲】 １． いくつかの機能ブロックに所与の機能が割り当てられる中央プロセッサ システムと、少なくとも１つのプログラム演算処理プロセッサ（ＩＰＵ₁；_i=_{1,. ..,n} ）とデータメモリ（ＤＳ）とを具備するデータ処理システムであって、該デ ータ処理システムは、 少なくとも１つの演算処理テーブルを含む少なくとも１つのテーブル演算処理 ユニット（ＤＶＸ）を具備しいくつかの変数がデータメモリ（ＤＳ）内に割り当 てられており少なくとも１つの演算処理プロセッサによるプログラムの実行はテ ーブル演算処理ユニット（ＤＶＸ）によるテーブルの実行と並列に行われプログ ラムの実行もしくはテーブルの実行のいずれかがデータメモリ（ＤＳ）への優先 的アクセスを有し他種の進行中の演算処理を中断させてデータメモリ（ＤＳ）を 時間的局面からプログラムの実行もしくはテーブルの実行に使用できるようにさ れていることを特徴とするデータ処理システム。 ２． 請求項１記載のシステムであって、演算処理プロセッサ（ＩＰＵ）によ るプログラムの実行はプログラムの実行に使用されない場合にデータメモリ（Ｄ Ｓ）を使用する演算処理ユニット（ＤＶＸ）によるテーブルの実行よりも優先順 位が高いことを特徴とするシステム。 ３． 請求項２記載のシステムであって、進行中のテーブルの実行は演算処理 プロセッサ（ＩＰＵ）によるプログラムの実行に対して中断できることを特徴と するシステム。 ４． 前記いずれか１項記載のシステムであって、変数もしくはデータレコー ド初期値にコピー機能を与える機能はプログラム実行ユニット（ＩＰＵ₁）によ るトラフィック制御プログラムの実行と並列に実行されることを特徴とするシス テム。 ５． 請求項４記載のシステムであって、統計的情報の収集がテーブルにより 実行される機能であることを特徴とするシステム。 ６． 請求項１−３のいずれか１項記載のシステムであって、データ収集およ び／もしくはデータ出力機能がテーブルにより実行されることを特徴とするシス テム。 ７． 前記いずれか１項記載のシステムであって、変数は例えばポインタ値お よび／もしくは索引値により個別にアドレスされることを特徴とするシステム。 ８． 請求項７記載のシステムであって、１つ以上の変数が個別のレコードに 関連していることを特徴とするシステム。 ９． 請求項４記載のシステムであって、テーブル／個別変数レコード、実行 テーブル、が形成されそれは少なくとも初期値を与えられる変数を与えることを 特徴とするシステム。 １０． 請求項９記載のシステムであって、演算処理テーブルは変数へ与えら れる初期値も提供することを特徴とするシステム。 １１． 請求項１０記載のシステムであって、イニシエーション値が演算処理 テーブル内に与えられることを特徴とするシステム。 １２． 請求項１１記載のシステムであって、少なくとも変数および定数の論 理アドレスを含む演算処理テーブル内に１行の各変数が配置されていることを特 徴とするシステム。 １３． 請求項１２記載のシステムであって、論理アドレスは任意長の変数を 示すことを特徴とするシステム。 １４． 請求項９−１４のいずれか１項記載のシステムであって、演算処理テ ーブルはデータ処理システムのオペレーティングシステムにより形成されること を特徴とするシステム。 １５． 前記いずれか１項記載のシステムであって、関連する中央プロセッサ もしくは演算処理プロセッサ（ＩＰＵ_i）へ信号を送信するかもしくは、例えば プログラム実行もしくはトラフィック制御プロセスを行うことができる資源であ る変数レコードについて知らせる状態ビット等による終止したジョブの確認によ りプログラム同期化が行われることを特徴とするシステム。 １６． 前記いずれか１項記載のシステムであって、テーブルの各行が直接オ ブジェクト制御されていることを特徴とするシステム。 １７． 前記いずれか１項記載のシステムであって、コンピューテシステムの 制御に使用されることを特徴とするシステム。 １８． 請求項１６記載のシステムであって、中央制御電気通信システムに使 用されることを特徴とするシステム。 １９． 請求項１８記載のシステムであって、中央制御電気通信システムはい わゆるＡＸＥシステムであることを特徴とするシステム。 ２０． 少なくとも１つの演算処理プロセッサ（ＩＰＵ_i；_i=_1,...,n）と少な くとも１つのデータメモリ（ＤＳ）とを含む少なくとも１つのデータ処理システ ムを具備する通信システムであって、該通信システムは、 データ処理システムが演算処理テーブルを含む少なくとも１つのテーブル演算 処理ユニット（ＤＶＸ）を具備し、いくつかのデータ変数がデータメモリ（ＤＳ ）内に割り当てられており少なくとも１つの変数のテーブル実行は演算処理プロ セッサ（ＩＰＵ₁、ＩＰＵ₂）によるトラフィック制御プログラムの実行と並列に 行われ演算処理プロセッサ（ＩＰＵ₁、ＩＰＵ₂）がデータメモリ（ＤＳ）へのア クセスを必要とする場合にトラフィック制御のために演算処理プロセッサ（ＩＰ Ｕ₁、ＩＰＵ₂）により進行中のテーブルの実行が中断されるように演算処理が行 われることを特徴とするデータ処理システム。 ２１． いくつかの機能ユニットと、少なくとも１つの演算処理プロセッサ（ ＩＰＵ₁）とデータメモリ（ＤＳ）とを具備するシステムのデータ処理方法であ って、 テーブル演算処理ユニット（ＤＶＸ）による演算処理と並列に演算処理プロセ ッサ（ＩＰＵ₁）による演算処理が行われ、機能テーブルを使用して演算処理（ ＩＰＵ₁）による演算処理と並列に実行されるこれらの機能が制御されテーブル 演算処理ユニットはシステム共有のデータメモリ（ＤＳ）に接続されておりプロ グラムを実行する演算処理プロセッサ（ＩＰＵ）によりデータメモリ（ＤＳ）が 使用されていない時にテーブルが実行されることを特徴とするデータ処理方法。