SE503506C2 - System och förfarande för behandling av data samt kommunikationssystem med dylikt system - Google Patents
System och förfarande för behandling av data samt kommunikationssystem med dylikt systemInfo
- Publication number
- SE503506C2 SE503506C2 SE9403532A SE9403532A SE503506C2 SE 503506 C2 SE503506 C2 SE 503506C2 SE 9403532 A SE9403532 A SE 9403532A SE 9403532 A SE9403532 A SE 9403532A SE 503506 C2 SE503506 C2 SE 503506C2
- Authority
- SE
- Sweden
- Prior art keywords
- execution
- data
- processor
- memory
- program
- Prior art date
Links
- 238000012545 processing Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 10
- 238000004891 communication Methods 0.000 title claims abstract description 6
- 230000015654 memory Effects 0.000 claims abstract description 53
- 230000006870 function Effects 0.000 claims abstract description 26
- 239000008186 active pharmaceutical agent Substances 0.000 claims abstract description 22
- 238000013480 data collection Methods 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 4
- 230000000977 initiatory effect Effects 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 1
- 101100030928 Arabidopsis thaliana PAF1 gene Proteins 0.000 description 1
- 101100465385 Arabidopsis thaliana PAF2 gene Proteins 0.000 description 1
- 101000693922 Bos taurus Albumin Proteins 0.000 description 1
- 101100288173 Enterococcus faecalis (strain ATCC 700802 / V583) prs1 gene Proteins 0.000 description 1
- 101100398338 Enterococcus faecalis (strain ATCC 700802 / V583) prs2 gene Proteins 0.000 description 1
- 101100510342 Listeria ivanovii prs gene Proteins 0.000 description 1
- 101100137870 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PRE10 gene Proteins 0.000 description 1
- 101100465401 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SCL1 gene Proteins 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 101150077839 pac1 gene Proteins 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 101150086435 prs1 gene Proteins 0.000 description 1
- 101150016674 prs2 gene Proteins 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54508—Configuration, initialisation
- H04Q3/54533—Configuration data, translation, passwords, databases
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
503 506 2 funktioner med hänsyn till i tillhörande funktionsblock anordnade regionalprocessorer och regionalminnen. En central processor beordrar därvid genomförande av funktionerna samt mottager dess resultat.
De regionala processorerna och centralprocessorn styr var sina specificerade funktionsavverkningar. Således erhålles ett system med en konstant styrlastdelning. Ett dylikt system utgör i princip ett en-processorsystem där centralprocessorn styr med regionala processorer försedda funktionsblock. I ett sådant system är det ett måste att interprocessorsamarbetet mellan funktionsblocken och centralprocessorn är väl definie- rat av den senare. Enligt ett annat känt system för lastdeln- ing, s k multi-processing är åtminstone två centrala process- orer anordnade. Dessa accessar tillsammans anläggningens dataminnen och olika datamaskinkonfigurationer och styr- lastdelningar kan erhållas för olika driftsperioder. Genom denna processorredundans möjliggöres en dynamisk anpassning till momentana trafikavverkningsförhållanden o.d.
Båda dessa system kräver interprocessorkommunikation och processorsarbete vilket leder till systembelastningar osv.
Ett speciellt sätt som används för att höja effektiviteten i ett centralstyrt realtidssystem i vilket systemets kapacitet bestämmeszurexekveringseffektiviteteni.centraldatorsystemet består i utnyttjande av parallellexekveringar genom exek- vering styrd av tabeller.
Ett realtidssystem där dylika hårda krav ställs utgörs exempelvis av ett telekommunikationssystem.
I US-A-3.969.701 utnyttjas s k tabellexekvering. Individas- socierade datavariabler översättes med hjälp av tabeller ifrån individnummer till minnespekarvärden.eller adresser vid 505 506 3 minnesoperationer i blockegna minnesanordningar.
I US-A-4.354.231 beskrives utnyttjande av tabeller. I detta fall utnyttjas s k cache-minnen vilka kan sägas utgöra s k snabbminnen. Härigenom åstadkommas i princip endast små tidsvinster och man kan inte på något vis uppnå den effekti- vitetshöjning som är önskvärd i exempelvis centralstyrda realtidssytstem.
REnoGöRELsE FÖR UPPFINNINGEN Föreliggande uppfinning har som ett mål att ange ett system respektive ett förfarande för behandling av data där s k tabellstyrd exekvering utnyttjas genom vilket en.hög effekti- vitet kan erhållas. Speciellt har uppfinningen som mål att ange ett system för styrning av centralstyrda realtidssystem där en mycket hög exekveringseffektivitet kan erhållas.
Speciellt är det ett mål med föreliggande uppfinning att ange ett system genom vilket systemkapaciteten i ett funktions- blockorienterat centralprocessorsystem kan höjas genom utnyttjande av parallella funktionsexekveringar med hjälp av tabellexekvering.
Speciellt är det ett mål att ange ett system i vilket be- skrivande funktionstabeller kan användas för effektivisering av exempelvis teletrafikavverkning på en funktionell nivå i databehandlingssystemet.
Vidare är det ett speciellt mål med uppfinningen att åstad- komma en hög totalprocessorkapacitet.
Vidare, enligt ett speciellt mål med uppfinningen avses en hög trafikavverkningsförmåga åstadkommas på ett enkelt och effektivt sätt jämfört med kända former av last eller funk- tionsdelningslösningar. . b) 01 503 506 4 Speciellt är det ett mål med föreliggande uppfinning att ange ett förfarande genom vilket ovannämnda mål uppnås.
Ytterligare ett speciellt mål med uppfinningen är att ange ett telekommunikationssystem som är styrt av ett system i enlighet med vad som ovan angivits.
Dessa såväl som andra mål uppnås genom ett system för behan- dling av data respektive ett förfarande för behandling av data vilket omfattar åtminstone en central processor i vilket åtminstone en funktion tabellexekveras parallellt med pro- gramexekvering av åtminstone en exekveringsprocessor. Enligt uppfinningen åstadkommas speciellt en hög totalprocessorkapa- citet genom parallellexekvering av funktioner i kombination med en eller flera programexekverande processorer. Kom- binationerna bestämmes enligt ett exempel utgående ifrån last och funktionsdelningssynpunkter eller på något annat känt sätt. De datavariabler som är nödvändiga för den avsedda funktionen, exempelvis teletrafikstyrning i fallet av ett telekommunikationsnät, kan parallellexekveras på ett effek- tivt sätt genom tabelltyrd exekvering. Enligt speciella utförande av uppfinningen kan dylika funktioner bestå av exempelvis initialsättning av datavariabler eller dataposter, statistikuppgifter, datainsamling, datautmatning etc.
Enligt ett speciellt utförande kan uppfinningen tillämpas vid initialdatasättning av variabelposter med en kopieringsfunk- tion vilket kan ses som ett framförhállet jobb innan vari- abelposterna aktivt deltar i styrningen av exempelvis tele- fonikoppling. Speciellt kan initieringen ske i samband med nedkoppling av kopplet. Datavariabler vilka skall initial- datasättas är generellt allokerbara i databehandlingssystemet och kan spridas över hela dataminnets adressomráde varför datavariablernas logiska adresser i systemet anges. Vid en minnesaccess sker speciellt adressberäkning ifrån logisk till fysisk adress med hjälp av en referenstabell vilket i sig 503 506 känt. Den logiska adresseringen är en förutsättning för att funktionsutökningar eller förändringar skall kunna åstadkom- mas i datasystemet under drift.
Speciellt kan datavariablerna vara av olika format och de kan adresseras som individer med pekar-, och/eller indexvärden.
Till varje individpost kan fördelaktigt ett flertal data- variabler vara associerade.
Enligt ett föredraget utförande vid initialdatasättning med en kopieringsfunktion bildas först en exekveringstabell s k masterpost, en tabell per individ-variabelpost. Denna anger olika datavariabler som skall initialsättas samt med vilket värde detta skall ske i ett gemensamt dataminne. Därvid disponerar varje datavariabel en rad i tabellen vilken innehåller variabelns logiska adress och en konstant. Spe- ciellt kan en logisk adress vara indexerad och/eller syfta pà en delvariabel vars längd kan variera mellan exempelvis l och 128 bitar. Enligt ett fördelaktigt utförande kan tabellen omfatta en slingbildande instruktion för initialdatasättning exempelvis för indexerade variabler med samma logiska adress.
Längden pà tabellen, dvs antalet variabler, kan t ex ges i första tabellordet. Enligt ett alternativt utförande kan antalet variabler eller tabellängden anges såsom sista data i tabellen. Exekveringstabellerna kan som ovan nämnts bildas t.ex. av databehandlingssystemets operativprogram vid system- áterstarter och nystarter. En programexekverande processor med en därför avsedd programinstruktion aktiverar masterpos- terna för exekvering av innehållet i tabellerna.
Med hjälp av denna programinstruktion.utförs tabellexekvering parallellt i den programexekverande processorn med pågående trafikstyrningsprogram. Enligt ett fördelaktigt utförande avslutas tabellexekveringen med en synkroniseringsaktivitet gentemot processorn exempelvis genom sättning av en s 1: 505 506 6 state-bit som utgör kvittens för avslutat jobb. Enligt ett alternativt utförande kan programsynkronisering åstadkommas genom en signalsändning till den programexekverande pro- cessorn. State-biten eller state-bitarna kan därvid avsökas med hjälp av en i processorn innehàllen avsökningsinstruktion varigenom processorn förses med information om vilka vari- abelposter som utgör resurser vilka är fria för trafikstyr- ningsprocessen.
Tabellexekveringarna är systemanpassade och det handlar inte om någon programstyrning utan varje rad i tabellen är spe- ciellt direkt objektstyrande utan medverkan av programad- ministrerade instruktioner.
FIGURBESKRIVNING Uppfinningen kommer i det följande att närmare beskrivas på ett icke begränsande sätt under hänvisning till bifogade figurer där; Fig 1 illustrerar ett databehandlingssystem och Fig 2 illustrerar ett utförande av intern struktur för en tabellexekverande enhet, FÖREDRAGNA UTFÖRINGSFORMER Figur 1 illustrerar ett exempel pà anslutning av en tabellex- ekverande enhet DVX i ett databehandlingssystem samt intern kommunikation mellan olika enheter i databehandlingssystemet.
I den schematiska illustrationen av databehandlingssystemet omfattar detta förutom den tabellexekverande enheten DVX två processorenheter eller exekveringsprocessorer IPU¿ och IPUZ.
Dessa är anslutna till en. centralstyrd. buss och anrops- hanterare ACC (Adress Calculation Circuit). I det visade ut- föringsexemplet är två exekveringsprocessorer IPUU IPU, 503 506 7 visade. Detta anger givetvis ett utföringsexempel; enligt ett annat utföringsexempel omfattar systemet endast en exekver- ingsprocessor och enligt ytterligare utföringsformer omfattar systemet fler än tvá parallella exekveringsprocessorer eller processorenheter. Varje processorenhet eller exekverings- processor omfattar ett programminne PS. Vidare omfattar systemet ett gemensamt dataminne DS och den tabellexekverande enheten DVX samt behandlingsenheternas IPUU IPU, osv. anslut- ning till ett interkommunikationssystem vilket här ej visas närmare eftersom det pà i sig känt sätt sörjer för kommunika- tion med övriga system osv.
Den tabellexekverande enheten DVX är liksom den eller de programexekverande processorerna IPUI, IPU, kopplad mellan interkommunkationssystemets och systemets gemensamma minne för datavariabler DS.
Enligt ett fördelaktigt utförande har den tabellexekverande enheten DVX möjlighet att vid behov stödja effektiv data- transferering mellan databehanlingssystemet och olika perifi- era enheter pá i sig känt sätt med direktminnesaccess (DMA- kanalaccess) till det gemensamma dataminnet DS.
Det gemensamma dataminnet DS kan ha en minnesorganisation som är uppbyggd på olika sätt. Enligt ett fördelaktigt utförande utnyttjar det gemensamma dataminnet en minnesorganisation som utnyttjar så kallad interleaving pà i sig känt sätt och den kan arbeta i en multiplexerande s k pipelinesturktur mot minnesbanker som är lediga. Dessa lediga minnesbanker kan därvid principiellt uppträda såsom snabba minnen. En central- styrd buss och anropshanterare ACC styr tilldelningen av buss och minnesaccesser mot det multiplexerade dataminnet.
I figur 2 illustreras ett exempel pà intern struktur för en tabellexekverande enhet DVX.
N ~o| Oavsett varifrån en initiering härrör, går alla minnesanrop i det visade exemplet via den centralstyrda buss och anrop- shanteraren ACC's styrning liksom den styr och har kontroll över den aktuella ordningsföljden eller sekvensordningen. En anropande enhet och en anropad minnesbank har i de flesta fall ett samarbete som i sig är asynkront. Detta synkron- iseras av den centrala buss och anropshanteraren ACC (Adress Calculation Circuit) t.ex., enligt ett lämpligt utförande, genom att denna anger när en minnesadress respektive skriv- data kan belägga bussen för själva minnesaccessen. Exempelvis kan en klarbit (synkronisering) ange att läsdata är tillgäng- ligt medan om klarbiten ej visas, ett vänteläge uppstår.
Tabellerna vilka innehåller en tabellverkställning för varje initieringstillfälle, styr för den tabellexekverande enheten avsedda jobb vilken (den tabellexekverande enheten DVX) självständigt exekverar dessa jobb. Datavariabelsaccesserna begärs via den centralstyrda buss och anropshanteraren ACC och företrädesvis omfattar denna en prioritetsordning för expediering av de olika datavariabelsaccesserna. Den asyn- krona samordningen samt en effektiv s l< pipelinestruktur kräver emellertid mellanbuffertar för minnesadresser och skrivdata eller i förekommande fall läsdata. Den tabellexe- kverande enheten DVX omfattar buffertminnen för databehand- lingssystemets register för logisk adressering av datavari- abler Base Start Address BSA., BSA, och PRS1, PRS2. BSA anger därvid adressen till en bastabell som är associerad till ett funktionsblock medan PRS anger individnummer, dvs pekaren till variabelposten. Dessa register sättes av den processor som initierar starten av tabellexekveringen med en för detta ändamål avsedd instruktion WCX i programmet. Även för WCX finnes ett register. WCX medför en exekveringstabellpekare MPU NH3 (se fig 2) som är en adress till den tabell som skall expedieras. Enligt ett fördelaktigt utförande är tabellerna SC 503 506 9 organiserade så att de bildar ett snabbt minne. I det il- lustrerade utföringsexemplet innehåller den första raden i tabellen information om antalet variabler eller rader i tabellen som berörs av kopieringen medan på nästa rad följer den första datavariabel som har logisk adress "a" och kon- stantens värde som skall sättas som ett initialvärde, van- ligen 0 eller 1. På följande rad anges nästa variabel osv. ända till den sista raden i tabellen som utnyttjas för sättning av en s k state-bit med logisk adress "a". I figuren är en nze exekveringstabell endast schematiskt inritad där n anger antalet exekveringstabeller i systemet där n kan vara en eller flera. WCX startar exekveringsförloppet och ak- tiverar styrlogiken för adressering av exekveringstabellen som skall utläsa datavariablernas antal och en s k loopräk- nare COUNT laddas för styrlogiken. Positionen i tabellen stegas därefter med +l till nästa rad och första variabeln i tabellen. Den logiska adressdelen (a) tillsammans med Bas Start Adress-, BSA-innehållet bildar via en adresseringskrets ADD en adress till den referenstabell ur vilken minnets fysiska dataposition erhålles (ej visad). Minnesadressen för datavariabeln fås genom beräkning av WA, dvs minnets fysiska dataposition, samt pekarvärdet i PRS (offset). I förekommande fall erhålles även ett indexvärde. Själva adressberäkningen styrs i. det ovan nämnda pipelinesteget och konstantdelen överförs till skrivdatabufferten. I de sista pipelinestegen i adressberäkningen aktiveras en begäran om en minnesaccess till den centralt styrda buss och anropsenheten ACC enligt den framräknade variabeladressen. Därefter inskrives enligt ett fördelaktigt utförande initialkonstantenLi det gemensamma dataminnet DS. Tabellberäkning diskuteras exempelvis i SE-B- 439.208.
WCX som befinner sig i en kö avverkas enligt ett fördelaktigt utförande sekventiellt och full buffert meddelas till exekveringsprocessorn IPU eller i förekommande fall berörd 503 506 processorenhet. De delar i figuren som är streckade, anger bl a när en datavariabel skall läsas och behandlas internt före en àterinskrivning i det gemensamma dataminnet DS.
Pipelinestyrningen som ovan refererats till kan i vissa fall bli stoppad temporärt beroende på den centralt styrda buss och anropsenhetens styrande medverkan vid expediering av minnesaccesser. Normalt avslutas emellertid tabellexe- kveringen med den sista raden i tabellen dá, enligt ett fördelaktigt utförande, state-biten sättes i dataminnet DS eller genom sändning av en signal. Enligt ett föredraget utföringsexempel har programexekvering av :nu exekverings- processor IPU företräde framför tabellexekvering genom tabellexekveringsenheten DVX. Parallellexekveringen tillgár då pà så sätt att då minnet DS är ledigt, dvs. utnyttjas ej av exekveringsprocessorn för programexekvering, t.ex. trafik- styrning eller nàgot annat, användes det för tabellexekver- ing. Då exekveringsprocessorn IPU åter behöver utnyttja dataminnet DS, kan det gá in och bryta pågående tabellexe- kvering.
Givetvis kan databehandlingssystemet enligt uppfinningen även användas inom andra system än telekommunikationssystem. Även i övrigt skall uppfinningen ej begränsas till visade ut- föringsformer utan kan varieras på en mängd sätt inom ramen för patentkraven.
Claims (21)
1. System för behandling av data omfattande ett centralpro- cessorssystem omfattande ett antal funktionsblock tilldelade givna funktioner med åtminstone en programexekveringsproces- sor (IPUh¿q_ Un) och ett dataminne (DS), k ä n n e t e c k n a t d ä r a v , att systemet omfattar åtminstone en tabellexekverande enhet (DVX) omfattande åtminstone en exekveringstabell och att ett antal datavariabler är allokerade i dataminnet (DS) och att programexekvering av åtminstone en exekveringsprocessor sker parallellt med tabellexekvering av' den tabellexekverande enheten (DVX) varvid antingen programexekvering eller tabell- exekvering har prioriterat tillträde till minnet (DS) och kan bryta pågående exekvering av det andra slaget så att tidsmäs- sigt sett minnet (DS) utnyttjas för endera exekveringen.
2. System enligt patentkrav 1, k ä n n e t e c k n a t a v, att programexekvering av exekveringsprocesserna (IPU) har prioritet framför tabellexekvering av exekveringsenheten (DVX) vilken utnyttjar dataminnet (DS) när detta ej utnyttjas för programexekvering.
3. System enligt patentkrav 2, k ä n n e t e c k n a t a V, att pågående tabellexekvering kan avbrytas för programexe- kvering av exekveringsprocessorn (IPU).
4. System enligt något av föregående patentkrav, k ä n n e t e c k n a t d ä r a v , att funktionen initialsättning av datavariabler eller data- 10 15 20 30 35 505 506 12 poster med kopieringsfunktion parallellexekveras med exekver- ing av trafikstyrninsprogram av den programexekverande enheten (IPU1).
5. System enligt patentkrav 4, k ä n n e t e c k n a t d ä r a v , att insamling av statistikuppgifter bildar en tabellexekverad funktion.
6. System enligt något av patentkraven 1-3, k ä n n e t e c k n a t d ä r a v , att funktionerna datainsamling och/eller datautmatning tabellexekveras.
7. System enligt något av föregående patentkrav, k ä n n e t e c k n a t d ä r a v , att datavariabler adresseras som individer med exempelvis pekar-, och/eller indexvärden.
8. System enligt patentkrav 7, k ä n n e t e c k n a t d ä r a v , att en eller flera datavariabler är associerade till en individpost.
9. System enligt patentkrav 4, k ä n n e t e c k n a t d ä r a v , att: en 'tabell/individ-variabelpost, ent exekveringstabell, bildas vilken åtminstone anger de datavariabler som skall initialsättas.
10. System enligt patentkrav 9, k ä n n e t e c k n a t d ä r a v , att exekveringstabellen dessutom anger med vilka värden datavariablerna skall initialsättas. 10 15 20 ä.) (TI 35 503 506 13
11. ll. System enligt patentkrav 10, k ä n n e t e c k n a t d ä r a v , att värdet på initialsättningen anges i exekveringstabellen.
12. System enligt patentkrav 11, k ä n n e t e c k n a t d ä r a v , att varje datavariabel disponerar en rad i exekverings- tabellen vilken innehåller åtminstone variabelns logiska adress och en konstant.
13. System enligt patentkrav 12, k ä n n e t e c k n a t d ä r a v , att den logiska adressen syftar på en variabel av en godtyck- lig längd.
14. System enligt något av patentkraven 9-14, k ä n n e t e c k n a t d ä r a v , att de s k exekveringstabellerna bildas av ett i systemet för behandling av data ingående operativ-system.
15. System enligt något av föregående patentkrav, k ä n n e t e c k n a t d ä r a v , att synkronisering av program åstadkommes genom signalsändn- ing till berörd central processor eller exekveringsprocessor (IEWg) eller genom kvittens på avslutat jobb exempelvis genom en state-bit eller dylikt för information om vilka variabel- poster som utgör resurser som är lediga för programexekver- ings eller trafikstyrningsprocessen.
16. System enligt något av föregående patentkrav, k ä n n e t e c k n a t d ä r a v , att varje rad i tabellen är direkt objektstyrande. 10 15 20 30 35 503 506 14
17. System enligt något av föregående patentkrav, k ä n n e t e c k n a t d ä r a v , att det används för styrning av ett datorsystem.
18. System enligt patentkrav 16, k ä n n e t e c k n a d a v, att det användes för styrning av ett centralstyrt telekom- munikationssystem.
19. System enligt patentkrav 18, k ä n n e t e c k n a t d ä r a v , att det centralstyrda telekommunikationssystemet är det s k AXE-systemet.
20. Kommunikationssystem omfattande åtminstone ett system för behandling av data omfattande åtminstone en exekverings- processor (IPUü,Lu_m) och åtminstone ett dataminne (DS), k ä n n e t e c k n a t a v, att databehandlingssystemet omfattar åtminstone en tabellexe- kverande enhet (DVX) omfattande en exekveringstabell varvid ett antal datavariabler är allokerade i dataminnet (DS) och att tabellexekvering av åtminstone en datavariabel utföres parallellt med exekvering av trafikstyrningsprogram av exekveringsprocessor (IPU1, IPU2) och att exekveringen sker på så sätt att pågående tabellexekvering brytes av exekver- ingsprocessorn.(IPUu IPU2)för~trafikstyrningcm1exekverings- processorn (IPUU IPW5) behöver tillgång till dataminnet (DS).
21. Förfarande för behandling av data i ett system omfattande ett antal funktionsenheter, åtminstone en exekverings- processor (IPUi) och ett dataminne (DS), k ä n n e t e c k n a t d ä r a v, att exekvering utföres av den exekverande processorn (IPU1) parallellt med att exekvering utföres av en tabellexekverande enhet (DVX), att funktionstabeller utnyttjas för styrning av lO 15 20 30 35 503 506 15 de funktioner som skall exekveras parallellt med exekvering av exekveringsprocessorn (IPU1) varvid den tabellexekverande enheten är ansluten till ett för systemet gemensamt dataminne (DS), varvid tabellexekvering pàgàr då minnet (DS) ej utnyt- tjas av exekveringsprocessorn (IPU) för programexekvering.
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9403532A SE503506C2 (sv) | 1994-10-17 | 1994-10-17 | System och förfarande för behandling av data samt kommunikationssystem med dylikt system |
US08/817,509 US5925121A (en) | 1994-10-17 | 1995-10-17 | Data processing system and method for accessing a common data memory |
JP8513164A JPH10507548A (ja) | 1994-10-17 | 1995-10-17 | データ処理システムおよび方法およびこのようなシステムとの通信システム |
CN95196645A CN1097783C (zh) | 1994-10-17 | 1995-10-17 | 数据处理的系统和方法以及带有这类系统的通信系统 |
EP95935636A EP0789881B1 (en) | 1994-10-17 | 1995-10-17 | System and method for processing of data and a communications system with such a system |
CA 2202864 CA2202864A1 (en) | 1994-10-17 | 1995-10-17 | System and method for processing of data and a communications system with such a system |
PCT/SE1995/001208 WO1996012234A1 (en) | 1994-10-17 | 1995-10-17 | System and method for processing of data and a communications system with such a system |
DE69519939T DE69519939T2 (de) | 1994-10-17 | 1995-10-17 | System und verfahren zur datenverarbeitung und damit ausgestattetes kommunikationssystem |
KR1019970702398A KR100294314B1 (ko) | 1994-10-17 | 1995-10-17 | 데이터처리시스템및방법과그런시스템과의통신시스템 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9403532A SE503506C2 (sv) | 1994-10-17 | 1994-10-17 | System och förfarande för behandling av data samt kommunikationssystem med dylikt system |
Publications (3)
Publication Number | Publication Date |
---|---|
SE9403532D0 SE9403532D0 (sv) | 1994-10-17 |
SE9403532L SE9403532L (sv) | 1996-04-18 |
SE503506C2 true SE503506C2 (sv) | 1996-06-24 |
Family
ID=20395634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE9403532A SE503506C2 (sv) | 1994-10-17 | 1994-10-17 | System och förfarande för behandling av data samt kommunikationssystem med dylikt system |
Country Status (8)
Country | Link |
---|---|
US (1) | US5925121A (sv) |
EP (1) | EP0789881B1 (sv) |
JP (1) | JPH10507548A (sv) |
KR (1) | KR100294314B1 (sv) |
CN (1) | CN1097783C (sv) |
DE (1) | DE69519939T2 (sv) |
SE (1) | SE503506C2 (sv) |
WO (1) | WO1996012234A1 (sv) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5062499B2 (ja) * | 2010-05-07 | 2012-10-31 | 横河電機株式会社 | フィールド機器管理装置 |
US8572628B2 (en) * | 2010-12-02 | 2013-10-29 | International Business Machines Corporation | Inter-thread data communications in a computer processor |
US9547530B2 (en) * | 2013-11-01 | 2017-01-17 | Arm Limited | Data processing apparatus and method for processing a plurality of threads |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3969701A (en) * | 1973-04-09 | 1976-07-13 | Telefonaktiebolaget L M Ericsson | Function block oriented SPC system |
SE403322B (sv) * | 1977-02-28 | 1978-08-07 | Ellemtel Utvecklings Ab | Anordning i en styrdator for forkortning av exekveringstiden for instruktioner vid indirekt adressering av ett dataminne |
SE439208B (sv) * | 1983-09-30 | 1985-06-03 | Ericsson Telefon Ab L M | Programminnesstyrd telekommunikationsanleggning |
US4891787A (en) * | 1986-12-17 | 1990-01-02 | Massachusetts Institute Of Technology | Parallel processing system with processor array having SIMD/MIMD instruction processing |
US5170476A (en) * | 1990-01-22 | 1992-12-08 | Motorola, Inc. | Data processor having a deferred cache load |
CA2086691C (en) * | 1992-03-30 | 1997-04-08 | David A. Elko | Communicating messages between processors and a coupling facility |
US5404515A (en) * | 1992-04-30 | 1995-04-04 | Bull Hn Information Systems Inc. | Balancing of communications transport connections over multiple central processing units |
GB2271203B (en) * | 1992-10-01 | 1995-12-13 | Digital Equipment Int | Digital processing system |
EP0608663B1 (en) * | 1993-01-25 | 1999-03-10 | Bull HN Information Systems Italia S.p.A. | A multi-processor system with shared memory |
US5517656A (en) * | 1993-06-11 | 1996-05-14 | Temple University Of The Commonwealth System Of Higher Education | Multicomputer system and method |
US5613068A (en) * | 1994-06-17 | 1997-03-18 | International Business Machines Corporation | Method for transferring data between processors on a network by establishing an address space for each processor in each other processor's |
-
1994
- 1994-10-17 SE SE9403532A patent/SE503506C2/sv not_active IP Right Cessation
-
1995
- 1995-10-17 WO PCT/SE1995/001208 patent/WO1996012234A1/en active IP Right Grant
- 1995-10-17 US US08/817,509 patent/US5925121A/en not_active Expired - Lifetime
- 1995-10-17 KR KR1019970702398A patent/KR100294314B1/ko not_active IP Right Cessation
- 1995-10-17 DE DE69519939T patent/DE69519939T2/de not_active Expired - Lifetime
- 1995-10-17 EP EP95935636A patent/EP0789881B1/en not_active Expired - Lifetime
- 1995-10-17 CN CN95196645A patent/CN1097783C/zh not_active Expired - Fee Related
- 1995-10-17 JP JP8513164A patent/JPH10507548A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE69519939D1 (de) | 2001-02-22 |
KR970706540A (ko) | 1997-11-03 |
KR100294314B1 (ko) | 2001-09-17 |
JPH10507548A (ja) | 1998-07-21 |
US5925121A (en) | 1999-07-20 |
EP0789881A1 (en) | 1997-08-20 |
WO1996012234A1 (en) | 1996-04-25 |
CN1097783C (zh) | 2003-01-01 |
SE9403532D0 (sv) | 1994-10-17 |
EP0789881B1 (en) | 2001-01-17 |
CN1168730A (zh) | 1997-12-24 |
DE69519939T2 (de) | 2001-06-07 |
SE9403532L (sv) | 1996-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6633897B1 (en) | Method and system for scheduling threads within a multiprocessor data processing system using an affinity scheduler | |
EP0145244B1 (en) | Microcomputer | |
US5872972A (en) | Method for load balancing a per processor affinity scheduler wherein processes are strictly affinitized to processors and the migration of a process from an affinitized processor to another available processor is limited | |
US4989131A (en) | Technique for parallel synchronization | |
US5826079A (en) | Method for improving the execution efficiency of frequently communicating processes utilizing affinity process scheduling by identifying and assigning the frequently communicating processes to the same processor | |
US5884077A (en) | Information processing system and method in which computer with high load borrows processor of computer with low load to execute process | |
JP3155537B2 (ja) | 実記憶管理方法 | |
US5752255A (en) | Dynamic non-coherent cache memory resizing mechanism | |
JPH04348451A (ja) | 並列計算機 | |
EP1064600A2 (en) | Interrupt/software-controlled thread processing | |
WO1985000451A1 (en) | Demand paging scheme for a multi-atb shared memory processing system | |
US7664823B1 (en) | Partitioned packet processing in a multiprocessor environment | |
EP0362880B1 (en) | Process for partially swapping real storage areas used by a program between a real storage and an auxiliary storage | |
AU603876B2 (en) | Multiple i/o bus virtual broadcast of programmed i/o instructions | |
US6912712B1 (en) | Real time control system for multitasking digital signal processor using ready queue | |
EP2437159B1 (en) | Apparatus for data comparison and control method thereof | |
SE503506C2 (sv) | System och förfarande för behandling av data samt kommunikationssystem med dylikt system | |
JP2594600B2 (ja) | シングルチップマイクロコンピュータ | |
US5386586A (en) | System and method for construction of lists of deferred service requests | |
Istavrinos et al. | A process and memory model for a parallel distributed-memory machine | |
JPS62180455A (ja) | 多重処理装置 | |
JP2585905B2 (ja) | マルチタスク実行装置 | |
KR970007002B1 (ko) | 다중처리 시스템에서 프로세스 디스패치 방법 | |
EP0272837A2 (en) | Inter-process signal handling in a multi-processor system | |
JPH0950423A (ja) | 遠隔情報処理システム間のデータ伝送方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NUG | Patent has lapsed |