JPH0656611B2 - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH0656611B2 JPH0656611B2 JP63079502A JP7950288A JPH0656611B2 JP H0656611 B2 JPH0656611 B2 JP H0656611B2 JP 63079502 A JP63079502 A JP 63079502A JP 7950288 A JP7950288 A JP 7950288A JP H0656611 B2 JPH0656611 B2 JP H0656611B2
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- Japan
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- vector register
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はベクトルレジスタを用いて高速なベクトル演
算を行うベクトル処理装置に係るものであり，特にキャ
ッシュメモリ方式の汎用中央処理装置（CPU）にベクト
ルプロセッサを付加又は内蔵することによりベクトル処
理の高速化を狙ったベクトル処理装置に関するものであ
る。
算を行うベクトル処理装置に係るものであり，特にキャ
ッシュメモリ方式の汎用中央処理装置（CPU）にベクト
ルプロセッサを付加又は内蔵することによりベクトル処
理の高速化を狙ったベクトル処理装置に関するものであ
る。
大規模な科学技術計算を高速に実行するコンピュータシ
ステムでは専用のベクトルプロセッサを汎用のCPUにオ
プションとして付加し，大規模なベクトルレジスタを用
いてベクトル演算を行う方法が採られる。一般的にベク
トルレジスタへの演算データのロードは汎用CPUのキャ
ッシュメモリ経由で主記憶装置から行う。ベクトル演算
中はベクトルレジスタ上のデータのみを使用し，キャッ
シュメモリ上のデータを使う必要がないようになってい
るのが普通である。例えばベクトルレジスタを用いたベ
クトル処理装置の構成例は特公昭６１−３４１８６号公
報に開示されている。
ステムでは専用のベクトルプロセッサを汎用のCPUにオ
プションとして付加し，大規模なベクトルレジスタを用
いてベクトル演算を行う方法が採られる。一般的にベク
トルレジスタへの演算データのロードは汎用CPUのキャ
ッシュメモリ経由で主記憶装置から行う。ベクトル演算
中はベクトルレジスタ上のデータのみを使用し，キャッ
シュメモリ上のデータを使う必要がないようになってい
るのが普通である。例えばベクトルレジスタを用いたベ
クトル処理装置の構成例は特公昭６１−３４１８６号公
報に開示されている。
以下，従来のベクトル処理装置を説明する。
第２図は従来のベクトル処理装置を示す構成図であり，
図において(1)は事務処理計算やデータ処理を実行する
汎用の中央処理装置（CPU），(2)は汎用CPU(1)に付加さ
れたベクトル演算を専用に高速処理するベクトルプロセ
ッサ（VP），(3)はVP(2)の演算で使用するベクトル情報
を専用に格納するベクトルレジスタ（VR），(4)は汎用C
PU(1)での高速処理を実現するためにデータを一時的に
保持するキャッシュメモリ（HSB），(5)はデータやプロ
グラムを格納する主記憶装置（MM），(6)はHSB(4)をア
クセスするアドレス情報線，(7)はアドレス情報線(6)に
よりHSB(4)よりアクセスされるデータを転送するHSBデ
ータ情報線，(8)はVP(2)とCPU(1)とのデータ制御を行う
ベクトルプロセッサ情報線，(9)はVP(8)とVR(3)とのデ
ータ転送を行うベクトルレジスタ情報線，(10)はHSB(4)
に必要なデータがない場合，HSB(4)とMM(5)とのデータ
転送を行うMMデータ情報線である。
図において(1)は事務処理計算やデータ処理を実行する
汎用の中央処理装置（CPU），(2)は汎用CPU(1)に付加さ
れたベクトル演算を専用に高速処理するベクトルプロセ
ッサ（VP），(3)はVP(2)の演算で使用するベクトル情報
を専用に格納するベクトルレジスタ（VR），(4)は汎用C
PU(1)での高速処理を実現するためにデータを一時的に
保持するキャッシュメモリ（HSB），(5)はデータやプロ
グラムを格納する主記憶装置（MM），(6)はHSB(4)をア
クセスするアドレス情報線，(7)はアドレス情報線(6)に
よりHSB(4)よりアクセスされるデータを転送するHSBデ
ータ情報線，(8)はVP(2)とCPU(1)とのデータ制御を行う
ベクトルプロセッサ情報線，(9)はVP(8)とVR(3)とのデ
ータ転送を行うベクトルレジスタ情報線，(10)はHSB(4)
に必要なデータがない場合，HSB(4)とMM(5)とのデータ
転送を行うMMデータ情報線である。
次に動作について説明する。ベクトル演算をVP(2)で行
う場合，CPU(1)の助けを得てHSB(4)にあるベクトル演算
に必要な情報をアドレス情報線(6)によりHSBデータ情報
線(7)を経由してVR(3)へ転送する。
う場合，CPU(1)の助けを得てHSB(4)にあるベクトル演算
に必要な情報をアドレス情報線(6)によりHSBデータ情報
線(7)を経由してVR(3)へ転送する。
CPU(1)はベクトルプロセッサ情報線(8)経由でVP(2)に対
してベクトル演算の実行を行うことを指示する。指示さ
れたVP(2)はベクトルレジスタ情報線(9)を利用してVR
(3)内のベクトル演算情報をアクセスして高速にベクト
ル演算を行う。VR(3)にベクトル演算情報が入り，VP(2)
の処理が始まるとHSB(4)は以後不必要となる。ベクトル
演算処理が終了するとその結果をベクトルプロセッサ情
報線(8)経由でCPU(1)へ転送する。なお，HSB(4)にベク
トル演算に必要な情報がない場合はその都度，MMデータ
情報線(10)経由でMM(5)内からデータ転送を行う。一般
に一回のベクトルレジスタを使用した演算が終了する
と，次の演算に必要な情報をベクトルレジスタにロード
するが、この場合HSB(4)に必要なデータがある確率が少
なく，MM(5)からHSB(4)へのデータ転送が起こる確率が
高くなる。従ってHSB(4)経由でVR(3)へMM(5)からデータ
転送がベクトル演算開始毎に行われる確率が高く，HSB
(4)が有効に使われなくなる。
してベクトル演算の実行を行うことを指示する。指示さ
れたVP(2)はベクトルレジスタ情報線(9)を利用してVR
(3)内のベクトル演算情報をアクセスして高速にベクト
ル演算を行う。VR(3)にベクトル演算情報が入り，VP(2)
の処理が始まるとHSB(4)は以後不必要となる。ベクトル
演算処理が終了するとその結果をベクトルプロセッサ情
報線(8)経由でCPU(1)へ転送する。なお，HSB(4)にベク
トル演算に必要な情報がない場合はその都度，MMデータ
情報線(10)経由でMM(5)内からデータ転送を行う。一般
に一回のベクトルレジスタを使用した演算が終了する
と，次の演算に必要な情報をベクトルレジスタにロード
するが、この場合HSB(4)に必要なデータがある確率が少
なく，MM(5)からHSB(4)へのデータ転送が起こる確率が
高くなる。従ってHSB(4)経由でVR(3)へMM(5)からデータ
転送がベクトル演算開始毎に行われる確率が高く，HSB
(4)が有効に使われなくなる。
従来のベクトル処理装置は以上のように構成されている
ので、ベクトルプロセッサが必要な情報をベクトルレジ
スタにロードする場合，その都度キャッシュメモリ経由
で行わなければならず，キャッシュへのロードという不
必要な動作が必要であり，またベクトル演算中はベクト
ルレジスタのハードウェアのみが必要で，キャッシュメ
モリのハードウェアが遊んでしまうという課題があっ
た。特に汎用のCPUにベクトルプロセッサをオプション
として付加する場合，出来るだけ少ないハードウェア量
で性能を上げることが必要であり，ベクトルレジスタの
ハードウェア量はコスト面から無視できない課題であっ
た。
ので、ベクトルプロセッサが必要な情報をベクトルレジ
スタにロードする場合，その都度キャッシュメモリ経由
で行わなければならず，キャッシュへのロードという不
必要な動作が必要であり，またベクトル演算中はベクト
ルレジスタのハードウェアのみが必要で，キャッシュメ
モリのハードウェアが遊んでしまうという課題があっ
た。特に汎用のCPUにベクトルプロセッサをオプション
として付加する場合，出来るだけ少ないハードウェア量
で性能を上げることが必要であり，ベクトルレジスタの
ハードウェア量はコスト面から無視できない課題であっ
た。
この発明は上記のような課題を解消するためになされた
もので，汎用のCPUに付加したベクトルプロセッサの性
能を向上することができるとともに，ハードウェア量を
減らし，コスト減を図ることのできるベクトル処理装置
を得ることを目的とする。
もので，汎用のCPUに付加したベクトルプロセッサの性
能を向上することができるとともに，ハードウェア量を
減らし，コスト減を図ることのできるベクトル処理装置
を得ることを目的とする。
この発明に係るベクトル処理装置は汎用のCPUが動作す
るときはキャッシュメモリとして動作し，ベクトル演算
処理を行う動作時はベクトルレジスタとして動作するフ
レキシブルキャッシュメモリを備え，キャッシュメモリ
とベクトルレジスタを同一ハードウェア上で共用できる
ようにしたものである。
るときはキャッシュメモリとして動作し，ベクトル演算
処理を行う動作時はベクトルレジスタとして動作するフ
レキシブルキャッシュメモリを備え，キャッシュメモリ
とベクトルレジスタを同一ハードウェア上で共用できる
ようにしたものである。
この発明におけるベクトル処理装置は，汎用のCPUが演
算やデータ転送処理を行う時はキャッシュメモリとして
動作し，ベクトル演算処理を行う時はベクトルレジスタ
として動作する２つのモードをもったフレキシブルキャ
ッシュメモリを持つことにより，専用の大規模なベクト
ルレジスタハードウェアが必要でなくなり，又ベクトル
演算に必要な情報を直接主記憶からアクセスすることが
できる。
算やデータ転送処理を行う時はキャッシュメモリとして
動作し，ベクトル演算処理を行う時はベクトルレジスタ
として動作する２つのモードをもったフレキシブルキャ
ッシュメモリを持つことにより，専用の大規模なベクト
ルレジスタハードウェアが必要でなくなり，又ベクトル
演算に必要な情報を直接主記憶からアクセスすることが
できる。
以下この発明の一実施例を図について説明する。第１図
において第２図と同一符号は同一又は相当部分を示し，
(11)はCPU(1)が動作する時はキャッシュメモリとして又
VP(2)が動作する時はその一部がベクトルレジスタとし
ての機能を持つフレキシブルキャッシュメモリ（FHS
B），(12)はベクトルレジスタ領域をアクセスするベク
トルレジスタアドレス線，(13)はFHSB(11)がキャッシュ
メモリ領域とベクトルレジスタ領域とに分割して利用で
きる共用モードを指定するベクトルレジスタ共用モード
指定手段としてのベクトルレジスタ共用モードフラグで
ある。
において第２図と同一符号は同一又は相当部分を示し，
(11)はCPU(1)が動作する時はキャッシュメモリとして又
VP(2)が動作する時はその一部がベクトルレジスタとし
ての機能を持つフレキシブルキャッシュメモリ（FHS
B），(12)はベクトルレジスタ領域をアクセスするベク
トルレジスタアドレス線，(13)はFHSB(11)がキャッシュ
メモリ領域とベクトルレジスタ領域とに分割して利用で
きる共用モードを指定するベクトルレジスタ共用モード
指定手段としてのベクトルレジスタ共用モードフラグで
ある。
次に，上記この発明の一実施例であるベクトル処理装置
について説明する。
について説明する。
まずCPU(1)が汎用のデータ処理を行う動作について説明
する。
する。
CPU(1)が汎用のデータ処理を行う場合，アドレス情報線
(6)によりFHSB(11)をアクセスする。アクセスされた情
報はHSBデータ情報線(7)によりCPU(1)へ転送される。VP
(2)が動作していない時又はVP(2)がオプションとしてCP
U(1)へ付加されていない時は，ベクトルレジスタ共用フ
ラグ(13)がセットされずFHSB(11)内の全領域はキャッシ
ュメモリとしてのみ動作する。
(6)によりFHSB(11)をアクセスする。アクセスされた情
報はHSBデータ情報線(7)によりCPU(1)へ転送される。VP
(2)が動作していない時又はVP(2)がオプションとしてCP
U(1)へ付加されていない時は，ベクトルレジスタ共用フ
ラグ(13)がセットされずFHSB(11)内の全領域はキャッシ
ュメモリとしてのみ動作する。
VP(2)がオプションとしてCPU(1)へ付加され，VP(2)が動
作する時にはベクトルレジスタ共用フラグ(13)がセット
されFHSB(11)内のベクトルレジスタ領域を除いた領域が
キャッシュメモリ領域としてアクセスされる。
作する時にはベクトルレジスタ共用フラグ(13)がセット
されFHSB(11)内のベクトルレジスタ領域を除いた領域が
キャッシュメモリ領域としてアクセスされる。
次にVP(2)がベクトル演算処理を行う動作について説明
する。この場合はベクトルレジスタ共用フラグ(13)がセ
ットされ，FHSB(11)内の一部がベクトルレジスタ領域に
指定される。VP(2)はCPU(1)からベクトルプロセッサ情
報線(8)経由でベクトル演算処理の指示を受けFHSB(11)
内のベクトルレジスタ領域にMM(5)からMMデータ情報線
(10)経由でベクトル演算に必要な情報をロードする。そ
の後ベクトルレジスタアドレス線(12)でFHSB(11)内のベ
クトルレジスタ領域のデータをベクトルレジスタ情報線
(9)を使いアクセスしながらベクトル演算を行う。
する。この場合はベクトルレジスタ共用フラグ(13)がセ
ットされ，FHSB(11)内の一部がベクトルレジスタ領域に
指定される。VP(2)はCPU(1)からベクトルプロセッサ情
報線(8)経由でベクトル演算処理の指示を受けFHSB(11)
内のベクトルレジスタ領域にMM(5)からMMデータ情報線
(10)経由でベクトル演算に必要な情報をロードする。そ
の後ベクトルレジスタアドレス線(12)でFHSB(11)内のベ
クトルレジスタ領域のデータをベクトルレジスタ情報線
(9)を使いアクセスしながらベクトル演算を行う。
ベクトル演算が終了すると，その結果をベクトルプロセ
ッサ情報線(8)を使用してCPU(1)へ送り返す。
ッサ情報線(8)を使用してCPU(1)へ送り返す。
なお，上記実施例ではベクトルレジスタ領域の指定を行
うためベクトルレジスタ共用フラグをCPU内に設けたも
のを示したが，このフラグを他のFHSB内等に設けてもよ
い。
うためベクトルレジスタ共用フラグをCPU内に設けたも
のを示したが，このフラグを他のFHSB内等に設けてもよ
い。
またレジスタ共用フラグモード指定手段として、レジス
タ共用フラグを設けず、CPUのアドレス制御を行うこと
により、FHSB(11)へのアクセスを行うアドレス情報線で
ベクトルレジスタ領域の指定を行う方法であってもよ
く，上記実施例と同様の効果を奏する。
タ共用フラグを設けず、CPUのアドレス制御を行うこと
により、FHSB(11)へのアクセスを行うアドレス情報線で
ベクトルレジスタ領域の指定を行う方法であってもよ
く，上記実施例と同様の効果を奏する。
以上のように，この発明によれば汎用CPUで使用するキ
ャッシュメモリをベクトルプロセッサを付加した時，そ
の一部をベクトルレジスタ領域としても指定でき直接メ
モリからデータをベクトル領域に転送できるように構成
したので，ベクトル演算処理性能の向上が図れ，また特
別なベクトルレジスタハードウェアを必要としないの
で，装置が安価にできる効果がある。
ャッシュメモリをベクトルプロセッサを付加した時，そ
の一部をベクトルレジスタ領域としても指定でき直接メ
モリからデータをベクトル領域に転送できるように構成
したので，ベクトル演算処理性能の向上が図れ，また特
別なベクトルレジスタハードウェアを必要としないの
で，装置が安価にできる効果がある。
第１図はこの発明の一実施例によるベクトル処理装置を
示す構成図，第２図は従来のベクトルプロセッサ装置を
示す構成図である。 図において(1)…中央処理装置，(2)…ベクトルプロセッ
サ，(5)…主記憶，(6)…アドレス情報線，(7)…HSBデー
タ情報線，(8)…ベクトルプロセッサ情報線，(9)…ベク
トルレジスタ情報線，(10)…MMデータ情報線，(11)…フ
レキシブルキャッシュメモリ，(12)…ベクトルレジスタ
アドレス線，(13)…ベクトルレジスタ共用モードフラグ
である。 なお，図中，同一符号は同一，又は相当部分を示す。
示す構成図，第２図は従来のベクトルプロセッサ装置を
示す構成図である。 図において(1)…中央処理装置，(2)…ベクトルプロセッ
サ，(5)…主記憶，(6)…アドレス情報線，(7)…HSBデー
タ情報線，(8)…ベクトルプロセッサ情報線，(9)…ベク
トルレジスタ情報線，(10)…MMデータ情報線，(11)…フ
レキシブルキャッシュメモリ，(12)…ベクトルレジスタ
アドレス線，(13)…ベクトルレジスタ共用モードフラグ
である。 なお，図中，同一符号は同一，又は相当部分を示す。
Claims (1)
- 【請求項１】中央処理装置に接続され、中央処理装置の
指示によりベクトル演算を行うベクトルプロセッサと、 アドレス情報線、データ情報線を介して上記中央処理装
置に接続されると共に、ベクトルレジスタアドレス線、
ベクトルレジスタ情報線を介して上記ベクトルプロセッ
サに接続されるフレキシブルキャッシュメモリと、 このフレキシブルキャッシュメモリを、上記中央処理装
置用のキャッシュメモリ領域と上記ベクトルプロセッサ
用のベクトルレジスタ領域とに分割してアクセスするベ
クトルレジスタ共用モードを上記中央処理装置に指定す
るベクトルレジスタ共用モード指定手段と、 を備えたことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079502A JPH0656611B2 (ja) | 1988-03-31 | 1988-03-31 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079502A JPH0656611B2 (ja) | 1988-03-31 | 1988-03-31 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251273A JPH01251273A (ja) | 1989-10-06 |
| JPH0656611B2 true JPH0656611B2 (ja) | 1994-07-27 |
Family
ID=13691705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63079502A Expired - Lifetime JPH0656611B2 (ja) | 1988-03-31 | 1988-03-31 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656611B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2696578B2 (ja) * | 1989-12-16 | 1998-01-14 | 三菱電機株式会社 | データ処理装置 |
| JP3506024B2 (ja) | 1998-12-10 | 2004-03-15 | 日本電気株式会社 | 情報処理装置 |
| JP4687729B2 (ja) * | 2008-03-04 | 2011-05-25 | 日本電気株式会社 | キャッシュメモリ及びベクトル処理装置並びにベクトルデータ整列方法 |
-
1988
- 1988-03-31 JP JP63079502A patent/JPH0656611B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01251273A (ja) | 1989-10-06 |
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