JPH11143816A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH11143816A JPH11143816A JP30575097A JP30575097A JPH11143816A JP H11143816 A JPH11143816 A JP H11143816A JP 30575097 A JP30575097 A JP 30575097A JP 30575097 A JP30575097 A JP 30575097A JP H11143816 A JPH11143816 A JP H11143816A
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Abstract
(57)【要約】
【課題】 ＤＭＡ転送回路内部に演算回路を実装するこ
となく、豊富な演算機能によるデータ演算加工転送を伴
うＤＭＡ転送を行なうことができるデータ転送装置を提
供する。 【解決手段】 外部バス16に接続され、少なくとも演算
回路（ＡＬＵ）８を有して逐次命令を実行するＣＰＵ４
と、ＣＰＵ４における命令の実行とは無関係に外部バス
16を使用するＤＭＡ転送回路（ＤＭＡＣ）１と、ＣＰＵ
４とＤＭＡ転送回路１との間でのバス使用権の調停を行
なうバス調停回路１０と、ＤＭＡ転送回路１がバス使用
権を有する時に、ＤＭＡ転送回路１によって読み出され
たデータに対してＣＰＵ４の演算回路８を制御し、これ
に演算させるためのＤＭＡコントロール部２を備えたも
のである。
となく、豊富な演算機能によるデータ演算加工転送を伴
うＤＭＡ転送を行なうことができるデータ転送装置を提
供する。 【解決手段】 外部バス16に接続され、少なくとも演算
回路（ＡＬＵ）８を有して逐次命令を実行するＣＰＵ４
と、ＣＰＵ４における命令の実行とは無関係に外部バス
16を使用するＤＭＡ転送回路（ＤＭＡＣ）１と、ＣＰＵ
４とＤＭＡ転送回路１との間でのバス使用権の調停を行
なうバス調停回路１０と、ＤＭＡ転送回路１がバス使用
権を有する時に、ＤＭＡ転送回路１によって読み出され
たデータに対してＣＰＵ４の演算回路８を制御し、これ
に演算させるためのＤＭＡコントロール部２を備えたも
のである。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵの命令実行に
よらず、ＤＭＡ(ダイレクトメモリアクセス)転送を用い
てデータの高速度転送を行なうデータ転送装置に関する
ものである。
よらず、ＤＭＡ(ダイレクトメモリアクセス)転送を用い
てデータの高速度転送を行なうデータ転送装置に関する
ものである。
【０００２】
【従来の技術】従来のデータ転送装置としては、例えば
特開昭63−137351号公報に記載されたものが知られてお
り、図２はこの従来のデータ転送装置の回路構成を示す
ブロック図である。図２において、ＣＰＵ25の内部には
バス調停回路26があり、ＤＭＡ転送回路（以下ＤＭＡＣ
という）27の内部にはレジスタＡ28と、レジスタＢ29
と、これら２つのレジスタ出力が入力となる演算器30
と、演算器30の演算方法を決定し、かつＣＰＵ25にバス
使用権利（以下バス権という）を要求し、バス権を獲得
した後、ＤＭＡ転送を実行させるＤＭＡコントロール部
31がある。ＣＰＵ25とＤＭＡＣ27は外部バス32を経由し
てメモリＡ33、メモリＢ34、メモリＣ35に接続されてい
る。
特開昭63−137351号公報に記載されたものが知られてお
り、図２はこの従来のデータ転送装置の回路構成を示す
ブロック図である。図２において、ＣＰＵ25の内部には
バス調停回路26があり、ＤＭＡ転送回路（以下ＤＭＡＣ
という）27の内部にはレジスタＡ28と、レジスタＢ29
と、これら２つのレジスタ出力が入力となる演算器30
と、演算器30の演算方法を決定し、かつＣＰＵ25にバス
使用権利（以下バス権という）を要求し、バス権を獲得
した後、ＤＭＡ転送を実行させるＤＭＡコントロール部
31がある。ＣＰＵ25とＤＭＡＣ27は外部バス32を経由し
てメモリＡ33、メモリＢ34、メモリＣ35に接続されてい
る。
【０００３】ＤＭＡＣ27によるデータ転送を行なう際
は、ＤＭＡコントロール部31がバス調停回路26に対しバ
ス権要求（以下ＢＲという）信号36をアクティブにし
て、このＢＲ信号36が入力されるバス調停回路26ではＤ
ＭＡ転送を許可した時点でバス使用許可（以下ＢＧとい
う）信号37をアクティブにし、このＢＧ信号37がアクテ
ィブになったことで、ＤＭＡコントロール部31がバス権
を獲得したことを認識する。ＤＭＡＣ27がバス権を獲得
した後、メモリＡ33のソースデータＡ38は外部バス32を
経由してレジスタＡ28に転送され、メモリＢ34のソース
データＢ39は外部バス32を経由してレジスタＢ29に転送
される。その後レジスタＡ28とレジスタＢ29のデータに
対してＤＭＡコントロール部31で指定された演算が演算
器30で実行され、その結果が外部バス32を経由してメモ
リＣ35のディスティネーションデータＣ40に転送され
る。以上の転送および演算は複数回、繰り返されること
が多い。メモリＣ35へのデータ転送が終了したら、ＤＭ
Ａコントロール部31はＢＲ信号36をインアクティブと
し、これによりバス調停回路26はＢＧ信号37をインアク
ティブにして、ＣＰＵ25にバス権が復帰する。
は、ＤＭＡコントロール部31がバス調停回路26に対しバ
ス権要求（以下ＢＲという）信号36をアクティブにし
て、このＢＲ信号36が入力されるバス調停回路26ではＤ
ＭＡ転送を許可した時点でバス使用許可（以下ＢＧとい
う）信号37をアクティブにし、このＢＧ信号37がアクテ
ィブになったことで、ＤＭＡコントロール部31がバス権
を獲得したことを認識する。ＤＭＡＣ27がバス権を獲得
した後、メモリＡ33のソースデータＡ38は外部バス32を
経由してレジスタＡ28に転送され、メモリＢ34のソース
データＢ39は外部バス32を経由してレジスタＢ29に転送
される。その後レジスタＡ28とレジスタＢ29のデータに
対してＤＭＡコントロール部31で指定された演算が演算
器30で実行され、その結果が外部バス32を経由してメモ
リＣ35のディスティネーションデータＣ40に転送され
る。以上の転送および演算は複数回、繰り返されること
が多い。メモリＣ35へのデータ転送が終了したら、ＤＭ
Ａコントロール部31はＢＲ信号36をインアクティブと
し、これによりバス調停回路26はＢＧ信号37をインアク
ティブにして、ＣＰＵ25にバス権が復帰する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、データの演算加工転送を行なう際、演算
回路をＤＭＡ転送回路内部に実装しなければならず、さ
らに、実装する演算回路も演算の種類が増えるに従いそ
の回路規模が増大するため、演算機能を限定せざるを得
ないという問題点があった。
うな構成では、データの演算加工転送を行なう際、演算
回路をＤＭＡ転送回路内部に実装しなければならず、さ
らに、実装する演算回路も演算の種類が増えるに従いそ
の回路規模が増大するため、演算機能を限定せざるを得
ないという問題点があった。
【０００５】本発明は上記従来の問題点を解決するもの
であり、ＤＭＡ転送回路内部に演算回路を実装すること
なく、豊富な演算機能によるデータ演算加工転送を伴う
ＤＭＡ転送を行なうことができるデータ転送装置を提供
することを目的とする。
であり、ＤＭＡ転送回路内部に演算回路を実装すること
なく、豊富な演算機能によるデータ演算加工転送を伴う
ＤＭＡ転送を行なうことができるデータ転送装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明のデータ転送装置
は、バスに接続され、少なくとも演算回路を有して逐次
命令を実行するＣＰＵと、前記ＣＰＵにおける命令の実
行とは無関係に前記バスを使用するＤＭＡ転送回路と、
前記ＣＰＵと前記ＤＭＡ転送回路との間でのバス使用権
の調停を行なうバス調停回路と、前記ＤＭＡ転送回路が
バス使用権を有する時に、前記ＤＭＡ転送回路によって
読み出されたデータに対して前記ＣＰＵの演算回路を制
御し、これに演算させるための制御回路を備え、データ
の演算加工転送を伴うＤＭＡ転送を行なうようにしたも
のである。
は、バスに接続され、少なくとも演算回路を有して逐次
命令を実行するＣＰＵと、前記ＣＰＵにおける命令の実
行とは無関係に前記バスを使用するＤＭＡ転送回路と、
前記ＣＰＵと前記ＤＭＡ転送回路との間でのバス使用権
の調停を行なうバス調停回路と、前記ＤＭＡ転送回路が
バス使用権を有する時に、前記ＤＭＡ転送回路によって
読み出されたデータに対して前記ＣＰＵの演算回路を制
御し、これに演算させるための制御回路を備え、データ
の演算加工転送を伴うＤＭＡ転送を行なうようにしたも
のである。
【０００７】この発明によれば、ＤＭＡ転送回路に演算
回路を実装することなく、ＣＰＵが実行できる演算機能
をすべて利用したデータ演算加工転送を伴うＤＭＡ転送
を行なうことができる。
回路を実装することなく、ＣＰＵが実行できる演算機能
をすべて利用したデータ演算加工転送を伴うＤＭＡ転送
を行なうことができる。
【０００８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【０００９】図１は本発明のデータ転送装置の一実施の
形態における回路構成を示すブロック図であり、図中、
１はＤＭＡ転送回路（以下ＤＭＡＣという）、２はバス
権要求や後述の演算回路(以下ＡＬＵという)８の動作モ
ードを制御する制御回路を含むＤＭＡコントロール部、
３はＡＬＵ８をＣＰＵ４もしくはＤＭＡＣ１のどちらが
使用するかを選択する信号（以下ＡＬＵＳＥＬ信号とい
う）、４はＣＰＵ、５はＡＬＵ８に対するＣＰＵ４もし
くはＤＭＡＣ１のどちらかの動作モード信号を選択する
セレクタ、６はＣＰＵ４がＡＬＵ８の動作を制御する場
合のＡＬＵ動作モードを決定するＡＬＵコントロール
部、７はＡＬＵ８の動作モード信号（以下ＡＬＵＯＰ信
号という）、８はＡＬＵ、９はＤＭＡ転送時に行なう演
算加工モードを決定するＤＭＡコントロールレジスタ、
10はバス調停回路、11はＤＭＡＣ１がＣＰＵ４に出力す
るバスリクエスト信号（以下ＢＲ信号という）、12はＣ
ＰＵ４がＤＭＡＣ１に出力するバス使用許可信号（以下
ＢＧ信号という）、13はＤＭＡＣ１がＡＬＵ８を使用す
る時のＡＬＵ８の動作モード信号（以下ＤＭＡＯＰ信号
という）、14はメモリＡ、15は１つ目のソースデータで
あるメモリＡ上のソースデータＡ、16はＣＰＵ４とメモ
リＡ〜ＣとＤＭＡＣ１を接続する外部バス、１７は１つ
目のソースデータを格納するレジスタＡ、１８はメモリ
Ｂ、19は２つ目のソースデータであるメモリＢ18上のソ
ースデータＢ、20は２つ目のソースデータを格納するレ
ジスタＢ、21はレジスタＡ17の出力をＡＬＵ８の１入力
とするＡＬＵバスＡ、22はレジスタＢ20の出力をＡＬＵ
８の１入力とするＡＬＵバスＢ、23はメモリＣ、24はソ
ースデータＡ15とソースデータＢ19のＡＬＵ８による演
算結果を格納するディスティネーションデータＣであ
る。
形態における回路構成を示すブロック図であり、図中、
１はＤＭＡ転送回路（以下ＤＭＡＣという）、２はバス
権要求や後述の演算回路(以下ＡＬＵという)８の動作モ
ードを制御する制御回路を含むＤＭＡコントロール部、
３はＡＬＵ８をＣＰＵ４もしくはＤＭＡＣ１のどちらが
使用するかを選択する信号（以下ＡＬＵＳＥＬ信号とい
う）、４はＣＰＵ、５はＡＬＵ８に対するＣＰＵ４もし
くはＤＭＡＣ１のどちらかの動作モード信号を選択する
セレクタ、６はＣＰＵ４がＡＬＵ８の動作を制御する場
合のＡＬＵ動作モードを決定するＡＬＵコントロール
部、７はＡＬＵ８の動作モード信号（以下ＡＬＵＯＰ信
号という）、８はＡＬＵ、９はＤＭＡ転送時に行なう演
算加工モードを決定するＤＭＡコントロールレジスタ、
10はバス調停回路、11はＤＭＡＣ１がＣＰＵ４に出力す
るバスリクエスト信号（以下ＢＲ信号という）、12はＣ
ＰＵ４がＤＭＡＣ１に出力するバス使用許可信号（以下
ＢＧ信号という）、13はＤＭＡＣ１がＡＬＵ８を使用す
る時のＡＬＵ８の動作モード信号（以下ＤＭＡＯＰ信号
という）、14はメモリＡ、15は１つ目のソースデータで
あるメモリＡ上のソースデータＡ、16はＣＰＵ４とメモ
リＡ〜ＣとＤＭＡＣ１を接続する外部バス、１７は１つ
目のソースデータを格納するレジスタＡ、１８はメモリ
Ｂ、19は２つ目のソースデータであるメモリＢ18上のソ
ースデータＢ、20は２つ目のソースデータを格納するレ
ジスタＢ、21はレジスタＡ17の出力をＡＬＵ８の１入力
とするＡＬＵバスＡ、22はレジスタＢ20の出力をＡＬＵ
８の１入力とするＡＬＵバスＢ、23はメモリＣ、24はソ
ースデータＡ15とソースデータＢ19のＡＬＵ８による演
算結果を格納するディスティネーションデータＣであ
る。
【００１０】以上のように構成されたデータ転送装置に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
【００１１】まず、ＤＭＡＣ１によるデータ転送を行な
っていない時は、ＤＭＡコントロール部２が出力するＡ
ＬＵＳＥＬ信号３がインアクティブであり、この時はＣ
ＰＵ４内部のセレクタ５は、ＡＬＵコントロール部６の
発行するＡＬＵＯＰ信号７を選択し、ＡＬＵ８はＡＬＵ
ＯＰ信号７に従った算術論理演算を行なう。ＤＭＡＣ１
によるデータ転送を行なう時は、あらかじめＤＭＡコン
トロールレジスタ９に、データ転送時の演算加工モード
を設定し、その後、ＤＭＡ転送が起動して、ＤＭＡコン
トロール部２がバス調停回路10に対してＢＲ信号11をア
クティブにし、バス調停回路10がＤＭＡＣ１によるＤＭ
Ａ転送を許可した時点でＢＧ信号12がアクティブにな
る。ＢＧ信号12がアクティブになったことでＤＭＡコン
トロール部２がバス権を獲得したことを認識し、ＤＭＡ
Ｃ１が外部バス16に関するバス権を獲得した後、ＤＭＡ
Ｃ１によるデータ転送が開始される。
っていない時は、ＤＭＡコントロール部２が出力するＡ
ＬＵＳＥＬ信号３がインアクティブであり、この時はＣ
ＰＵ４内部のセレクタ５は、ＡＬＵコントロール部６の
発行するＡＬＵＯＰ信号７を選択し、ＡＬＵ８はＡＬＵ
ＯＰ信号７に従った算術論理演算を行なう。ＤＭＡＣ１
によるデータ転送を行なう時は、あらかじめＤＭＡコン
トロールレジスタ９に、データ転送時の演算加工モード
を設定し、その後、ＤＭＡ転送が起動して、ＤＭＡコン
トロール部２がバス調停回路10に対してＢＲ信号11をア
クティブにし、バス調停回路10がＤＭＡＣ１によるＤＭ
Ａ転送を許可した時点でＢＧ信号12がアクティブにな
る。ＢＧ信号12がアクティブになったことでＤＭＡコン
トロール部２がバス権を獲得したことを認識し、ＤＭＡ
Ｃ１が外部バス16に関するバス権を獲得した後、ＤＭＡ
Ｃ１によるデータ転送が開始される。
【００１２】データ転送は、まず、ＤＭＡコントロール
レジスタ９に設定した演算加工モードに従ってＤＭＡコ
ントロール部２がＤＭＡによるＤＭＡＯＰ信号13を出力
する。ＤＭＡＣ１がバスを獲得した後はＡＬＵＳＥＬ信
号３がアクティブとなり、この時セレクタ５は、ＤＭＡ
ＯＰ信号13を選択し、ＡＬＵ８はＤＭＡＯＰ信号13に従
った算術論理演算を行なう。そして、ＤＭＡＣ１によっ
て出力されたアドレスに基づいて、最初にメモリＡ14の
ソースデータＡ15が外部バス16を経由してレジスタＡ17
に転送され、メモリＢ18のソースデータＢ19が外部バス
16を経由してレジスタＢ20に転送される。次にレジスタ
Ａ17のデータ出力がＡＬＵバスＡ21を経由してＡＬＵ８
の１入力となり、レジスタＢ20のデータ出力がＡＬＵバ
スＢ22を経由してＡＬＵ８のもう一方の入力となって、
ＡＬＵ８でＤＭＡＯＰ信号13に従った算術論理演算が行
なわれ、その算術論理演算結果が外部バス16を経由して
メモリＣ23のディスティネーションデータＣ24に転送さ
れる。メモリＣ23へのデータ転送が終了すると、ＤＭＡ
コントロール部２はＢＲ信号11をインアクティブにし、
これによりバス調停回路10はＢＧ信号12をインアクティ
ブにして、ＣＰＵ４にバス権が復帰する。以上の転送お
よび演算は、１回または複数回行われる。
レジスタ９に設定した演算加工モードに従ってＤＭＡコ
ントロール部２がＤＭＡによるＤＭＡＯＰ信号13を出力
する。ＤＭＡＣ１がバスを獲得した後はＡＬＵＳＥＬ信
号３がアクティブとなり、この時セレクタ５は、ＤＭＡ
ＯＰ信号13を選択し、ＡＬＵ８はＤＭＡＯＰ信号13に従
った算術論理演算を行なう。そして、ＤＭＡＣ１によっ
て出力されたアドレスに基づいて、最初にメモリＡ14の
ソースデータＡ15が外部バス16を経由してレジスタＡ17
に転送され、メモリＢ18のソースデータＢ19が外部バス
16を経由してレジスタＢ20に転送される。次にレジスタ
Ａ17のデータ出力がＡＬＵバスＡ21を経由してＡＬＵ８
の１入力となり、レジスタＢ20のデータ出力がＡＬＵバ
スＢ22を経由してＡＬＵ８のもう一方の入力となって、
ＡＬＵ８でＤＭＡＯＰ信号13に従った算術論理演算が行
なわれ、その算術論理演算結果が外部バス16を経由して
メモリＣ23のディスティネーションデータＣ24に転送さ
れる。メモリＣ23へのデータ転送が終了すると、ＤＭＡ
コントロール部２はＢＲ信号11をインアクティブにし、
これによりバス調停回路10はＢＧ信号12をインアクティ
ブにして、ＣＰＵ４にバス権が復帰する。以上の転送お
よび演算は、１回または複数回行われる。
【００１３】なお、メモリＡ14のソースデータＡ15、メ
モリＢ18のソースデータＢ19、メモリＣ23のディスティ
ネーションデータＣ24は、ＤＭＡＣ１がアクセス可能な
メモリ空間に存在するメモリか、外部デバイスのデータ
のどちらでもよい。また、ＤＭＡＣ１によるデータ演算
加工転送を行なう時に演算結果をＡＬＵ８から直接外部
バス16に出力しているが、ＡＬＵバスＡ21、ＡＬＵバス
Ｂ22のいずれかを経由してＤＭＡＣ１が外部バス16に出
力するようにしてもよい。
モリＢ18のソースデータＢ19、メモリＣ23のディスティ
ネーションデータＣ24は、ＤＭＡＣ１がアクセス可能な
メモリ空間に存在するメモリか、外部デバイスのデータ
のどちらでもよい。また、ＤＭＡＣ１によるデータ演算
加工転送を行なう時に演算結果をＡＬＵ８から直接外部
バス16に出力しているが、ＡＬＵバスＡ21、ＡＬＵバス
Ｂ22のいずれかを経由してＤＭＡＣ１が外部バス16に出
力するようにしてもよい。
【００１４】以上のように本実施の形態によれば、ＤＭ
Ａ転送時にＣＰＵ内部のＡＬＵを使用できるような制御
回路を設けることにより、ＤＭＡ転送回路に算術論理演
算回路を実装することなく、最小のハードウエアで、Ａ
ＬＵに備わったすべての算術論理演算機能を利用したデ
ータ演算加工転送を伴うＤＭＡ転送を行なうことができ
る。
Ａ転送時にＣＰＵ内部のＡＬＵを使用できるような制御
回路を設けることにより、ＤＭＡ転送回路に算術論理演
算回路を実装することなく、最小のハードウエアで、Ａ
ＬＵに備わったすべての算術論理演算機能を利用したデ
ータ演算加工転送を伴うＤＭＡ転送を行なうことができ
る。
【００１５】
【発明の効果】以上のように本発明によれば、ＤＭＡ転
送回路のバス使用時にＣＰＵ内部の演算回路を利用でき
る制御回路を設けることにより、ＤＭＡ転送回路に演算
回路を設けることなく、豊富な演算機能を利用したデー
タ演算加工転送を伴うＤＭＡ転送を行なうことができる
という有利な効果が得られる。
送回路のバス使用時にＣＰＵ内部の演算回路を利用でき
る制御回路を設けることにより、ＤＭＡ転送回路に演算
回路を設けることなく、豊富な演算機能を利用したデー
タ演算加工転送を伴うＤＭＡ転送を行なうことができる
という有利な効果が得られる。
【図１】本発明のデータ転送装置の一実施の形態におけ
る回路構成を示すブロック図
る回路構成を示すブロック図
【図２】従来のデータ転送装置の回路構成を示すブロッ
ク図
ク図
１ ＤＭＡ転送回路 ２ ＤＭＡコントロール部 ４ ＣＰＵ ５ セレクタ ６ ＡＬＵコントロール部 ８ ＡＬＵ ９ ＤＭＡコントロールレジスタ 10 バス調停回路 14 メモリＡ 16 外部バス 17 レジスタＡ 18 メモリＢ 20 レジスタＢ 21 ＡＬＵバスＡ 22 ＡＬＵバスＢ 23 メモリＣ
Claims (2)
- 【請求項１】 バスに接続され、少なくとも演算回路を
有して逐次命令を実行するＣＰＵと、前記ＣＰＵにおけ
る命令の実行とは無関係に前記バスを使用するＤＭＡ転
送回路と、前記ＣＰＵと前記ＤＭＡ転送回路との間での
バス使用権の調停を行なうバス調停回路と、前記ＤＭＡ
転送回路がバス使用権を有する時に、前記ＤＭＡ転送回
路によって読み出されたデータに対して前記ＣＰＵの演
算回路を制御し、これに演算させるための制御回路を備
え、データの演算加工転送を伴うＤＭＡ転送を行なうこ
とを特徴とするデータ転送装置。 - 【請求項２】 演算回路は、ＤＭＡ転送回路と専用の転
送路によって接続され、制御回路は、前記ＤＭＡ転送回
路から前記演算回路を作用させるための制御信号が与え
られ、ＤＭＡ転送回路は、バスを通じて読み出されたデ
ータを前記転送路に転送することを特徴とする請求項１
記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30575097A JPH11143816A (ja) | 1997-11-07 | 1997-11-07 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30575097A JPH11143816A (ja) | 1997-11-07 | 1997-11-07 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143816A true JPH11143816A (ja) | 1999-05-28 |
Family
ID=17948904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30575097A Pending JPH11143816A (ja) | 1997-11-07 | 1997-11-07 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143816A (ja) |
-
1997
- 1997-11-07 JP JP30575097A patent/JPH11143816A/ja active Pending
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