JP3594778B2 - 割り込み制御装置 - Google Patents
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【発明の属する技術分野】
本発明は、割り込み制御装置、より詳細には、外部割り込み入力信号端子を有し、割り込みベクタロードサイクルを自動的に実行しないタイプのプロセッサ(以下、CPUとする)において、その入力信号端子数よりも割り込み要因が多いコンピュータシステムにおける割り込み制御装置に関する。
【0002】
【従来の技術】
図5は、従来の割り込み制御装置の一例を説明するための要部概略構成図で、図中、10はCPU、20はメモリコントローラ、30は割り込みコントローラ、40はメモリで、割り込みコントローラ30は、割り込みマスクレジスタ(MR)31及び割り込みステータスレジスタ(SR)32を有する。
【0003】
図6は、従来のメモリマップ例を示す図で、割り込みコントローラ30のステータスレジスタ(SR)32は、優先順位の高い割り込み処理を示すものとする。
図7は、図5に示した従来のメモリコントローラ20の詳細を示す図で、図中、21はアドレスデコーダ、22はメモリ制御信号生成回路を示す。
【0004】
図8は、図5に示した従来の割り込みコントローラ30の詳細を示す図で、図中、31は割り込みマスクレジスタ(MR)、32は割り込みステータスレジスタ(SR)、33は優先順位決定回路で、該優先順位決定回路33は、INT4が最優先でINT1が最低順位とする。すなわち、INT1,2,3が同時にアサートされている場合、INT3が選択される。ただし、マスクレジスタ31の出力は全てハイでマスクOFFの状態とする。
【0005】
図5乃至図8に示した従来の割り込み装置において、従来は、システムで外部割り込み要求(例えば、INT3)が発生すると、まず、図5に示すような割り込みコントローラ30がシステムCPU10に対して割り込み信号INTをアサート(割り込みコントローラ30内部のマスクレジスタ(MR)31でその入力が禁止されていない場合)し、CPU10はこのINT信号入力のアサートを検出することによって外部割り込み要求の発生を認識し、以下の一連の外部割り込み処理を実行する。
【0006】
(1):CPU内部レジスタ等の退避。
(2):CPUは外部割り込みベクタテーブルアドレス(図6の$10H番地)を生成。
(CPUにより外部割り込み専用の固定アドレスが生成されるため、変更は不可)
(3):CPUは(2)のアドレスから外部割り込み処理ルーチンの格納アドレスデータ (図6の$10000H)をロード。
(4):CPUは(3)のアドレス情報を利用して外部割り込み処理ルーチン(図6の $10000H番地)へジャンプ。
【0007】
ここで、一般的な外部割り込み処理(図6のベースアドレス=$10000H以降の領域)は、
(5):システム内にある割り込みコントローラ30のステータスレジスタ(SR)32(図6のI/O領域$A000_0000番地)をロードし、今要求されている割り込み情報(図6ではSR=0b0000_0100となり、この時、MRは0b0000_1111で、全ての入力は許可状態とする)を得る。
【0008】
ここで、一般的に、割り込みコントローラ30は何らかの方法で優先順位を決定する回路を持ち、このときの優先順位が固定であるものやCPUからの設定により可変であるものがある。図6,図8に示した従来の割り込みコントローラ回路30では、INT4が最優先順位でINT1が最低順位の番号順に固定しているものとする。すなわち、ステータスレジスタ(SR)32には常に最優先順位の割り込み要求の情報を得ることができるものとする。
【0009】
(6):上記割り込み情報を元にして外部割り込み処理プログラムはINT3からの 要求であることを認識し、
(7):INT3に対する処理プログラムが置かれている割り込み処理3へジャンプ するためのアドレス$10300Hを生成し、
(8):CPUはこのアドレス$10300Hへジャンプし、
(9):INT3による割り込み処理3を実行していくといったものであった。
【0010】
【発明が解決しようとする課題】
そのため、上記従来の割り込み動作では外部割り込み要求が発生するたびに、その発生から実際の処理を開始するまでに要するプログラムステップが多く、システム性能を向上させるネックとなっていた。
【0011】
本発明は、上述のごとき実情に鑑みてなされたもので、外部割り込み処理を行うコンピュータシステムにおいて、割り込みコントローラからの割り込み情報を利用してCPUがある特定のアドレス領域をアクセスした時に、アドレス変換を行うことで、割り込み処理時の効率を向上させるようにしたものである。
【0012】
具体的には、本発明は、外部割り込み例外発生時の外部割り込み処理において、従来行っていた処理、すなわち、従来技術で実行してきた前記(4)から(7)を省くことによって多くの演算やメモリアクセスやI/Oアクセスの回数を減らしてオーバーヘッドを減少させ、外部割り込み発生時の例外処理速度を向上させるようにしたものである。
【0013】
【課題を解決するための手段】
請求項1の発明は、割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてCPUがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、少なくとも、メモリアドレスのうち予め定めた範囲のメモリアドレス部分を固定のベースアドレスとして生成するベースアドレス生成回路と、前記出力からアドレスコードを生成するエンコード回路と、前記CPUのアクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域にあるか否かを判定するアドレス判定回路とを備え、該アドレス判定回路が前記特定領域にあると判定した場合に、前記CPUのアクセスするメモリアドレスのうち、予め定めた範囲の前記アドレス部分を、前記ベースアドレス生成回路が生成した前記ベースアドレスに切り替えて設定することにより、アクセスするメモリアドレスを変換することを特徴としたものである。
【0014】
請求項2の発明は、割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてCPUがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、前記割り込みコントローラからの前記出力信号をラッチするラッチ回路、該ラッチ回路の出力情報からアドレスコードを生成するエンコード回路及び前記アドレスコードの上位メモリアドレス情報となる固定のベースアドレスを生成するベースアドレス生成回路で構成されて、割り込み信号入力の状態に応じたメモリアドレス情報を生成するアドレス発生回路と、メモリアドレスのうち予め定めた範囲のアドレス部分を選択するために、前記アドレス発生回路からのメモリアドレス情報とCPUからのメモリアドレス情報のうち前記予め定めた範囲のアドレス部分とを入力する2つの入力ポートを持ち、セレクト信号の状態によりいずれか一方をメモリアドレスとして選択してメモリへ出力するアドレスセレクト回路と、前記CPUのアクセスするメモリアドレスを常に調べ、該アクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域であると判定した場合に、前記アドレス発生回路で生成したアドレス情報を選択するように前記アドレスセレクト回路にセレクト信号を出力し、同時に、前記ラッチ回路に入力された前記出力信号をラッチするようにラッチ信号を出力するアドレス判定回路とで構成されることを特徴としたものである。
【0015】
請求項3の発明は、請求項1又は2の発明において、前記アドレス変換器は、前記アドレス判定回路において前記CPUがアクセスするメモリアドレスを判定するための前記特定領域のアドレスの変更が可能であることを特徴としたものである。
【0016】
請求項4の発明は、請求項1又は2の発明において、前記アドレス変換器は、前記ベースアドレス生成回路が生成する前記ベースアドレスの変更が可能であることを特徴としたものである。
【0017】
請求項5の発明は、請求項1又は2の発明において、前記アドレス変換器は、前記特定領域のサイズの変更が可能であることを特徴としたものである。
請求項6の発明は、請求項2の発明において、前記アドレス変換器は、前記エンコード回路において前記ラッチ回路の出力情報から生成する前記アドレスコードの変更が可能であることを特徴としたものである。
【0018】
請求項7の発明は、請求項1又は2の発明において、前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、CPUがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び/又は前記エンコード回路をROM回路としていることを特徴としたものである。
【0019】
請求項8の発明は、請求項1又は2の発明において、前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、CPUがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び/又は前記エンコード回路をRAM回路としていることを特徴としたものである。
【0020】
【発明の実施の形態】
図1は、本発明による割り込み制御装置の一実施例を説明するための要部概略構成図(図5に示した従来技術に対応した図)で、図中、10はCPU、20はメモリコントローラ、30は割り込みコントローラ、40はメモリ、50は本発明によって付加されたアドレス変換回路で、以下、図5〜図8に示した従来技術と同様の作用をする部分には図5〜図8の場合と同一の参照番号が付してある。
【0021】
図2は、本発明の動作説明をするためのメモリマップの例を示す図(図6に示した従来技術に対応した図)で、本発明においては、前述のように、アドレス変換回路50を有し、割り込みコントローラ30が、割り込み処理3を選択すると、アドレス変換の結果、メモリマップのイメージウィンドウ領域に割り込み処理3のイメージが見えることになる。
【0022】
図3は、アドレス変換回路及びメモリコントローラの詳細を示す図で、図中、51はアドレス発生回路、52はアドレスセレクタ回路、53はアドレス判定回路で、前記アドレス変換回路50は、これらアドレス発生回路51,アドレスセレクタ回路52、及び、アドレス判定回路53によって構成され、更に、アドレス発生回路51は、ラッチ回路51a,エンコーダ51b,ベースアドレス生成回路51cより構成されている。ここで、システムで外部割り込み要求(例えば、INT3がアサートされ、他は全てネゲート)が発生すると、まず、割り込みコントローラ30がシステムCPU10に対して割り込み信号INTをアサート(割り込みコントローラ内部のマスクレジスタ(MR)でその入力が禁止されていない場合)し、CPU10はこのINT信号入力のアサートを検出することによって外部割り込み要求の発生を認識し、以下の一連の外部割り込み処理を実行する。
【0023】
(1):CPU内部レジスタ等の退避。
(2):CPUは外部割り込みベクタテーブルアドレス(図2の$10H番地)を生成。
(CPUにより外部割り込み専用の固定アドレスが生成されるため、変更は不可)
(3):CPUは(2)のアドレスから外部割り込み処理ルーチンの格納アドレスデータ (図2の$8000_0000H)をロードする。このアドレスはアドレス変換を行 わせる特定領域の先頭を示す特定アドレスである。即ち、該特定アドレスから始まる 予め定めた範囲の特定領域をCPUのメモリアドレスが示す場合、アドレス変換を 行なうべき領域となる。
(4):CPUは(3)のアドレス情報を利用して外部割り込み処理ルーチン(図2の $8000_0000H番地)へジャンプ。
【0024】
ここで、CPU10は$8000_0000Hからの命令を実行するためにメモリ40に対してリードサイクルを発生する。割り込みコントローラ30は、外部割り込み信号入力の状態を示す出力信号として、INT3のアサートからID[4:1]=[0100]を出力する。このID1〜ID4を、アドレス変換回路50のラッチ回路51aが受け、エンコーダ回路51bがこれらのデータからアドレスコードIA[9,8]=[1,0]を生成した結果$0001_0200Hに変換され(表1にエンコーダの機能表を示す)、このアドレス情報を利用してメモリ40からデータを出力させる。すなわち、CPU10から見ると常に$8000_0000Hからのアドレス領域に必要な外部割り込み処理のプログラムが置かれているものとして実行することができる。このことは従来行っていた(4)から(7)の処理を省くことになり、多くの演算やメモリアクセスやI/Oアクセスの回数を減らし、オーバーヘッドを減少させ、外部割り込み発生時の例外処理速度を大いに向上させるものである。
【0025】
【表1】
【0026】
本発明は、上述のように、割り込み信号INT1〜4を入力とし、これらの入力信号の状態に応じてCPU10への割り込み信号INTを出力し、また、これらの入力状態を知らせる信号であるID1〜ID4を出力する割り込みコントローラ30(図4)と、その割り込みコントローラ30からのID1〜ID4を受けるラッチ回路51aと、該ラッチ回路51aの出力を受けてデータ変換を行い、IA9,IA8を出力するエンコーダ回路51b(図3)と、アドレスコードの上位メモリアドレスとなるレベル固定の信号(即ち、固定のベースアドレス)を生成するベースアドレス生成回路51cとを有し、該ベースアドレス生成回路51cによってあらかじめ固定されたIA[31:12]=0x00010、IA[11,10]=[0,0]と上記エンコーダ回路出力IA[9,8]とでアドレス情報1A[31:8]を形成し、後段のアドレスセレクタ回路52(図3)の1つの入力として与え、アドレスセレクタ回路52のもう一つの入力にはCPU10からのアドレス出力がそのまま与えられている。なお、ベースアドレス及び/又はアドレスコードを発生させるベースアドレス生成回路51c及び/又はエンコーダ回路51bは、割り込みベクタアドレスの変更が不必要であればROM回路としても良いし、割り込みベクタアドレスの変更を可能としたい場合はRAM回路としても良い。アドレスセレクタ回路52の出力は、メモリ40のアドレスとして出力される。
【0027】
アドレス判定回路53で、CPU10のアクセスアドレスを判定し、そのアドレスが前もって定められた特定領域のアドレス($8000_0000H〜$8000_00FFH)であると判定したときに、前記ラッチ回路51aのラッチ信号をアサートし、同時に前記アドレスセレクタ回路52に対してアドレス切り替え信号をアサートする。
【0028】
次に、本発明の実施例につき、外部割り込み要求信号が4つ(INT[4:1])の場合で説明する。例えば、システム上でINT3がアサートされると、割り込みコントローラ30は、割り込みマスクレジスタ(MR)31のデータがすべて“1”(割り込み入力の許可)とすると、優先順位決定回路33により、表2のように応答(従来の方法と同じ)し、ID[4:1]=[0100]を出力し、CPU10に対してINTをアサートする。この時のID[4:1]=[0100]のデータはステータスレジスタ(SR)32から得られるデータと同じものである(従来はこのSRをロードしてアサートの要求を調べ、それぞれの処理ルーチンへジャンプしていた)。
【0029】
【表2】
【0030】
CPU10はINT入力のアサートを検出すると、図2の例外処理ベクタ領域の$10Hに対してメモリリードを実行し、外部割り込み処理に関するアドレス情報データ0x8000_0000Hをロードする。このアドレス情報はあらかじめシステム設定で行うもので、任意のアドレスに変更することも可能であるが、本実施例を利用する場合には、アドレス変換を行う領域(イメージウィンドウ領域)としている0x8000_0000Hを設定しておくものである。
【0031】
CPU10はこの0x8000_0000Hを外部割り込み処理ルーチンの先頭アドレスとしてジャンプするために$8000_0000H番地のメモリからの命令をロードするサイクルを実行する。アドレス判定回路53が$8000_0000Hを検出すると、ラッチ回路51aにラッチ信号をアサートし一連の割り込み処理が終了するまでID[4:1]=[0100]を保持させる。このラッチ信号は、I/O領域のラッチ解除のポート(図2の$A000_0008Hに実装)をアクセスするまではネゲートされない。なぜなら、これらのID[4:1]の値が処理中に変換すると(例えば、より優先順位の高いINT4がアサートされた場合)、アドレス変換されるアドレスも変化するからである。
【0032】
さらに、アドレス判定回路53は、アドレスセレクタ52に対してID[4:1]=[0100]を利用してアドレス発生回路51で作成したアドレスを選択させるようにセレクト信号を出力する(具体的には、割り込み先を示す特定アドレス$8000_0000Hから予め定めた終了アドレス$8000_00FFHまでの範囲の特定領域に対するアクセスを検出すると、アドレスセレクト信号をアドレスセレクタ回路52のポートAを選択出力させるように制御する。それ以外の時にはポートBが選択出力されるように制御される)。なお、該特定領域のサイズは、この100Hのサイズに固定されるものではない。
【0033】
図3で作成するアドレスの例では、割り込み処理ルーチンのベースアドレス生成回路51cを$0001_0000Hとするために、IA[31:10]=[0000_0000_0000_0001_0000_00]と固定し、ID[4:1]から得られるデータを表3のようにエンコーダ回路51bにより変換して得られたアドレスコードIA[9,8]=[1,0]を加えることによって生成している。IA[7:0]はCPUアドレスをそのまま使用している。すなわち、このアドレス変換は上位24ビットを対象とし、下位8ビットで表される256バイトの領域のブロック単位に扱うものとしている(CPUの出力するアドレスを32ビットとした場合)。ただし、エンコーダ回路51bにて生成するアドレスコードはIA[9,8]のみに固定せず可変にすることができ、オフセットサイズはこの256バイトのサイズに固定されるものではない。
【0034】
【表3】
【0035】
上述のようにして得られた$0001_0200Hをメモリ40に与えることによって、CPU10は$8000_0000Hをアクセスすることによって$0001_0200Hをアクセスしたことと同様の結果が得られる。このことは$0001_0200HにINT3に対する処理ルーチンを組み込むことで、従来、割り込みコントローラ30のステータスレジスタ32をロードして割り込み要因を特定していた作業を省略することを可能にし、外部割り込み発生時の処理効率を大いに向上させることを示している。
【0036】
【発明の効果】
上述のように、本発明によると、外部割り込み例外発生時のメモリアクセスの回数を減らすことにより、オーバーヘッドを押さえCPUに対する外部割り込み例外処理速度を向上させることができる。
また、エンコーダ回路及び割り込み処理ルーチンを工夫することで、割り込みコントローラに優先順位決定回路と同様の処理も可能となり、このような回路を組み込む必要がなくなる。さらに、今まで以上の自由度を持たせることも可能になる。
【図面の簡単な説明】
【図1】本発明による割り込み制御回路の一実施例を説明するための要部概略ブロック図である。
【図2】本発明の動作説明をするためのメモリマップの例を示す図である。
【図3】本発明によるアドレス変換回路及びメモリコントローラ部の詳細回路図である。
【図4】本発明による割り込みコントローラの詳細回路図である。
【図5】従来の割り込み制御回路の要部概略ブロック図である。
【図6】従来のメモリマップの例を示す図である。
【図7】従来のメモリコントローラの例を説明するための図である。
【図8】従来の割り込みコントローラの詳細電気回路図である。
【符号の説明】
10…CPU、20…メモリコントローラ、21…アドレスデコーダ、22…メモリ制御信号生成回路、30…割り込みコントローラ、31…割り込みマスクレジスタ、32…割り込みステータスレジスタ、33…優先順位決定回路、40…メモリ、50…アドレス変換回路、51…アドレス発生回路、52…アドレスセレクタ回路、53…アドレス判定回路。
Claims (8)
- 割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてCPUがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、少なくとも、メモリアドレスのうち予め定めた範囲のメモリアドレス部分を固定のベースアドレスとして生成するベースアドレス生成回路と、前記出力からアドレスコードを生成するエンコード回路と、前記CPUのアクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域にあるか否かを判定するアドレス判定回路とを備え、該アドレス判定回路が前記特定領域にあると判定した場合に、前記CPUのアクセスするメモリアドレスのうち、予め定めた範囲の前記アドレス部分を、前記ベースアドレス生成回路が生成した前記ベースアドレスに切り替えて設定することにより、アクセスするメモリアドレスを変換することを特徴とする割り込み制御装置。
- 割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてCPUがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、前記割り込みコントローラからの前記出力信号をラッチするラッチ回路、該ラッチ回路の出力情報からアドレスコードを生成するエンコード回路及び前記アドレスコードの上位メモリアドレス情報となる固定のベースアドレスを生成するベースアドレス生成回路で構成されて、割り込み信号入力の状態に応じたメモリアドレス情報を生成するアドレス発生回路と、メモリアドレスのうち予め定めた範囲のアドレス部分を選択するために、前記アドレス発生回路からのメモリアドレス情報とCPUからのメモリアドレス情報のうち前記予め定めた範囲のアドレス部分とを入力する2つの入力ポートを持ち、セレクト信号の状態によりいずれか一方をメモリアドレスとして選択してメモリへ出力するアドレスセレクト回路と、前記CPUのアクセスするメモリアドレスを常に調べ、該アクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域であると判定した場合に、前記アドレス発生回路で生成したアドレス情報を選択するように前記アドレスセレクト回路にセレクト信号を出力し、同時に、前記ラッチ回路に入力された前記出力信号をラッチするようにラッチ信号を出力するアドレス判定回路とで構成されることを特徴とする割り込み制御装置。
- 前記アドレス変換器は、前記アドレス判定回路において前記CPUがアクセスするメモリアドレスを判定するための前記特定領域のアドレスの変更が可能であることを特徴とする請求項1又は2に記載の割り込み制御装置。
- 前記アドレス変換器は、前記ベースアドレス生成回路が生成する前記ベースアドレスの変更が可能であることを特徴とする請求項1又は2に記載の割り込み制御装置。
- 前記アドレス変換器は、前記特定領域のサイズの変更が可能であることを特徴とする請求項1又は2に記載の割り込み制御装置。
- 前記アドレス変換器は、前記エンコード回路において前記ラッチ回路の出力情報から生成する前記アドレスコードの変更が可能であることを特徴とする請求項2に記載の割り込み制御装置。
- 前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、CPUがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び/又は前記エンコード回路をROM回路としていることを特徴とする請求項1又は2に記載の割り込み制御装置。
- 前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、CPUがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び/又は前記エンコード回路をRAM回路としていることを特徴とする請求項1又は2に記載の割り込み制御装置。
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