JP2002288042A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 外付けされたＲＯＭ内のプログラムのセキュ
リティを容易に確保すること。 【解決手段】 実行する命令のアドレスを出力し、与え
られたデータを命令として解釈して動作するＣＰＵから
出力されたアドレスを、第１の保持手段に保持された第
１のデータに応じて第１の変換手段により変換して外部
のＲＯＭに与え、この外部のＲＯＭから得られたデータ
を、前記第２の変換手段により第２の保持手段に保持さ
れた第２のデータに応じて変換して前記ＣＰＵに与える
ことにより、前記ＣＰＵは前記ＲＯＭ内のプログラムを
実行するようにする。これにより、外付けされたＲＯＭ
内のプログラムのセキュリティを容易に確保することが
できる。
リティを容易に確保すること。 【解決手段】 実行する命令のアドレスを出力し、与え
られたデータを命令として解釈して動作するＣＰＵから
出力されたアドレスを、第１の保持手段に保持された第
１のデータに応じて第１の変換手段により変換して外部
のＲＯＭに与え、この外部のＲＯＭから得られたデータ
を、前記第２の変換手段により第２の保持手段に保持さ
れた第２のデータに応じて変換して前記ＣＰＵに与える
ことにより、前記ＣＰＵは前記ＲＯＭ内のプログラムを
実行するようにする。これにより、外付けされたＲＯＭ
内のプログラムのセキュリティを容易に確保することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに係り、特にプログラムのセキュリティを確保する
技術に関する。
ータに係り、特にプログラムのセキュリティを確保する
技術に関する。
【０００２】
【従来の技術】従来、マィクロコンピュータのプログラ
ムのセキュリティを確保する場合には、同一半導体内部
にＲＯＭを内蔵するマイクロコンピュータを利用する方
法が効果的であった。これであれば、プログラムを格納
しているＲＯＭが内蔵されているため、ＣＰＵとＲＯＭ
との間のデータのやり取りが外部から分からず、プログ
ラムのセキュリティを容易に確保することができる。
ムのセキュリティを確保する場合には、同一半導体内部
にＲＯＭを内蔵するマイクロコンピュータを利用する方
法が効果的であった。これであれば、プログラムを格納
しているＲＯＭが内蔵されているため、ＣＰＵとＲＯＭ
との間のデータのやり取りが外部から分からず、プログ
ラムのセキュリティを容易に確保することができる。
【０００３】
【発明が解決しようとする課題】しかしながら、内蔵さ
れるＲＯＭの容量はそんなに大きくすることができず、
容量に制限があるため、大規模なプログラムを内蔵ＲＯ
Ｍに格納して使用することができず、上記の従来方法を
用いることができなかった。だからといって、大規模な
プログラムを格納した大容量のＲＯＭを外付けしたので
は、ＣＰＵとＲＯＭ間のデータのやり取りを外部から容
易に知ることができるため、前記大規模なプログラムの
セキュリティを確保することは困難であった。
れるＲＯＭの容量はそんなに大きくすることができず、
容量に制限があるため、大規模なプログラムを内蔵ＲＯ
Ｍに格納して使用することができず、上記の従来方法を
用いることができなかった。だからといって、大規模な
プログラムを格納した大容量のＲＯＭを外付けしたので
は、ＣＰＵとＲＯＭ間のデータのやり取りを外部から容
易に知ることができるため、前記大規模なプログラムの
セキュリティを確保することは困難であった。
【０００４】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、外付けされたＲ
ＯＭ内のプログラムのセキュリティを容易に確保するこ
とができるマイクロコンピュータを提供することであ
る。
るためになされたもので、その目的は、外付けされたＲ
ＯＭ内のプログラムのセキュリティを容易に確保するこ
とができるマイクロコンピュータを提供することであ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、実行する命令のアドレス
を出力し、与えられたデータを命令として解釈して動作
するＣＰＵを有するマイクロコンピュータにおいて、キ
ーとなる第１のデータを保持する第１の保持手段と、キ
ーとなる第２のデータを保持する第２の保持手段と、前
記第１の保持手段に保持された第１のデータに応じて前
記ＣＰＵから出力されたアドレスを変換して外部出力端
子に出力する第１の変換手段と、前記第２の保持手段に
保持された第２のデータに応じて外部入力端子から入力
されるデータを変換して前記ＣＰＵに出力する第２の変
換手段とを具備することにある。
に、請求項１の発明の特徴は、実行する命令のアドレス
を出力し、与えられたデータを命令として解釈して動作
するＣＰＵを有するマイクロコンピュータにおいて、キ
ーとなる第１のデータを保持する第１の保持手段と、キ
ーとなる第２のデータを保持する第２の保持手段と、前
記第１の保持手段に保持された第１のデータに応じて前
記ＣＰＵから出力されたアドレスを変換して外部出力端
子に出力する第１の変換手段と、前記第２の保持手段に
保持された第２のデータに応じて外部入力端子から入力
されるデータを変換して前記ＣＰＵに出力する第２の変
換手段とを具備することにある。
【０００６】請求項２の発明の特徴は、実行する命令の
アドレスを出力し、与えられたデータを命令として解釈
して動作するＣＰＵを有するマイクロコンピュータにお
いて、キーとなる第１のデータを保持する第１の保持手
段と、前記第１の保持手段に保持された第１のデータに
応じて前記ＣＰＵから出力されたアドレスを変換して外
部出力端子に出力する第１の変換手段と、外部入力端子
から入力されるデータを前記ＣＰＵに入力する手段とを
具備することにある。
アドレスを出力し、与えられたデータを命令として解釈
して動作するＣＰＵを有するマイクロコンピュータにお
いて、キーとなる第１のデータを保持する第１の保持手
段と、前記第１の保持手段に保持された第１のデータに
応じて前記ＣＰＵから出力されたアドレスを変換して外
部出力端子に出力する第１の変換手段と、外部入力端子
から入力されるデータを前記ＣＰＵに入力する手段とを
具備することにある。
【０００７】請求項３の発明の特徴は、実行する命令の
アドレスを出力し、与えられたデータを命令として解釈
して動作するＣＰＵを有するマイクロコンピュータにお
いて、キーとなる第２のデータを保持する第２の保持手
段と、前記ＣＰＵから出力されたアドレスを外部出力端
子に出力する手段と、前記第２の保持手段に保持された
第２のデータに応じて外部入力端子から入力されるデー
タを変換して前記ＣＰＵに出力する第２の変換手段とを
具備することにある。
アドレスを出力し、与えられたデータを命令として解釈
して動作するＣＰＵを有するマイクロコンピュータにお
いて、キーとなる第２のデータを保持する第２の保持手
段と、前記ＣＰＵから出力されたアドレスを外部出力端
子に出力する手段と、前記第２の保持手段に保持された
第２のデータに応じて外部入力端子から入力されるデー
タを変換して前記ＣＰＵに出力する第２の変換手段とを
具備することにある。
【０００８】請求項４の発明の特徴は、前記第１、第２
の保持手段にキーとなる第１、第２のデータを外部から
設定するデータ設定手段を設けたことにある。
の保持手段にキーとなる第１、第２のデータを外部から
設定するデータ設定手段を設けたことにある。
【０００９】請求項５の発明の特徴は、前記外部入力端
子と前記外部出力端子にＲＯＭを接続し、前記ＣＰＵは
このＲＯＭ内のプログラムを実行することにある。
子と前記外部出力端子にＲＯＭを接続し、前記ＣＰＵは
このＲＯＭ内のプログラムを実行することにある。
【００１０】請求項６の発明の特徴は、前記ＣＰＵのリ
セット後、最初に実行する実効開始アドレスを保持する
第３の保持手段を設けたことにある。
セット後、最初に実行する実効開始アドレスを保持する
第３の保持手段を設けたことにある。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のマイクロコンピ
ュータの第１の実施形態に係る構成を示したブロック図
である。本例のマイクロコンピュータ１は、ＣＰＵ１
１、このＣＰＵ１１からの命令アドレスを変換する変換
装置１２、ＲＯＭ２から読み出されたデータを変換する
変換装置１３、変換装置１２へのキーデータを保持する
レジスタ１４、変換装置１３へのキーデータを保持する
レジスタ１５を有し、これら各部品は同一の半導体に内
蔵されて１チップ化されている。更にマイクロコンピュ
ータ１の外部入力端子１９、外部出力端子２０には大容
量のＲＯＭ２が接続され、バスＡＢＵＳ´及びＤＢＵＳ
´経由で信号の送受が行われる。
に基づいて説明する。図１は、本発明のマイクロコンピ
ュータの第１の実施形態に係る構成を示したブロック図
である。本例のマイクロコンピュータ１は、ＣＰＵ１
１、このＣＰＵ１１からの命令アドレスを変換する変換
装置１２、ＲＯＭ２から読み出されたデータを変換する
変換装置１３、変換装置１２へのキーデータを保持する
レジスタ１４、変換装置１３へのキーデータを保持する
レジスタ１５を有し、これら各部品は同一の半導体に内
蔵されて１チップ化されている。更にマイクロコンピュ
ータ１の外部入力端子１９、外部出力端子２０には大容
量のＲＯＭ２が接続され、バスＡＢＵＳ´及びＤＢＵＳ
´経由で信号の送受が行われる。
【００１２】次に本実施形態の動作について説明する。
ＣＰＵ１１は、実行する命令のアドレスをバスＡＢＵＳ
へ出力し、バスＤＢＵＳから入力されるデータを命令と
解釈して実行する。また、レジスタ１４、レジスタ１５
へは端子Ｓを通して外部のデータ設定手段３により外部
から所定の値が設定される。レジスタ１４は、データ設
定手段３により、マイクロコンピュータ１の端子Ｓを通
して所定の値が設定され、その設定値をキーデータとし
て変換装置１２へ出力する。レジスタ１５は、データ設
定手段３により、マイクロコンピュータ１の端子Ｓを通
して所定の値が設定され、その設定値をキーデータとし
て変換装置１３へ出力する。
ＣＰＵ１１は、実行する命令のアドレスをバスＡＢＵＳ
へ出力し、バスＤＢＵＳから入力されるデータを命令と
解釈して実行する。また、レジスタ１４、レジスタ１５
へは端子Ｓを通して外部のデータ設定手段３により外部
から所定の値が設定される。レジスタ１４は、データ設
定手段３により、マイクロコンピュータ１の端子Ｓを通
して所定の値が設定され、その設定値をキーデータとし
て変換装置１２へ出力する。レジスタ１５は、データ設
定手段３により、マイクロコンピュータ１の端子Ｓを通
して所定の値が設定され、その設定値をキーデータとし
て変換装置１３へ出力する。
【００１３】変換装置１２はＣＰＵ１１からＡＢＵＳを
通して入力されるアドレスをレジスタ１４の設定値に応
じて変換し、この変換値をＡＢＵＳ´を通してＲＯＭ２
のアドレスバス（図示せず）ヘ出力する。この時、変換
装置１２は、前記入力アドレスとレジスタ１４の設定値
との排他的論理和を取り、その結果を変換値として出力
する。
通して入力されるアドレスをレジスタ１４の設定値に応
じて変換し、この変換値をＡＢＵＳ´を通してＲＯＭ２
のアドレスバス（図示せず）ヘ出力する。この時、変換
装置１２は、前記入力アドレスとレジスタ１４の設定値
との排他的論理和を取り、その結果を変換値として出力
する。
【００１４】変換装置１３は、ＲＯＭ２のデータバス
（図示せず）の出力をＤＢＵＳ′経由で入力し、入力さ
れたデータをレジスタ１５の設定値に応じて変換し、Ｃ
ＰＵ１１にＤＢＵＳ経由で入力する。変換装置１３は、
ＤＢＵＳ′の内容とレジスタ１５の設定値との排他的論
理和をとり、変換値としてＣＰＵ１１に出力するものと
する。
（図示せず）の出力をＤＢＵＳ′経由で入力し、入力さ
れたデータをレジスタ１５の設定値に応じて変換し、Ｃ
ＰＵ１１にＤＢＵＳ経由で入力する。変換装置１３は、
ＤＢＵＳ′の内容とレジスタ１５の設定値との排他的論
理和をとり、変換値としてＣＰＵ１１に出力するものと
する。
【００１５】尚、ＲＯＭ２には、レジスタ１２の設定値
に応じて変換されたアドレスから読み出したデータに、
レジスタ１５の内容に応じて変換すると、本来実行すべ
きデータとなるプログラムデータが格納されている。
に応じて変換されたアドレスから読み出したデータに、
レジスタ１５の内容に応じて変換すると、本来実行すべ
きデータとなるプログラムデータが格納されている。
【００１６】次に図２、図３を用いて、レジスタ１４に
値２、レジスタ１５に値０ｘ１３を設定する場合のプロ
グラムの作成について説明する。図２はＣＰＵ１１が実
行しようとするプログラムを示し、図３は図２のプログ
ラムに対して、レジスタ１４に値２、レジスタ１５に値
０ｘ１３を設定した場合に、ＲＯＭ２に格納するプログ
ラムを示している。
値２、レジスタ１５に値０ｘ１３を設定する場合のプロ
グラムの作成について説明する。図２はＣＰＵ１１が実
行しようとするプログラムを示し、図３は図２のプログ
ラムに対して、レジスタ１４に値２、レジスタ１５に値
０ｘ１３を設定した場合に、ＲＯＭ２に格納するプログ
ラムを示している。
【００１７】（１）図２の０番地の命令コード０ｘ３１
は、レジスタ１４の値２に応じた変換装置１２の変換に
より、図３のＲＯＭ２上の２番地へ命令コードを格納す
る。この時、レジスタ１５の値０ｘ１３との排他的論理
和を取ると０ｘ３１になるべき値、０ｘ２２を命令コー
ドとして２番地へ格納する。
は、レジスタ１４の値２に応じた変換装置１２の変換に
より、図３のＲＯＭ２上の２番地へ命令コードを格納す
る。この時、レジスタ１５の値０ｘ１３との排他的論理
和を取ると０ｘ３１になるべき値、０ｘ２２を命令コー
ドとして２番地へ格納する。
【００１８】（２）図２の１番地の命令コード０ｘ２２
は、レジスタ１４の値２に応じた変換装置１２の変換に
より、図３のＲＯＭ２上の３番地へ命令コードを格納す
る。このとき、レジスタＤの値０ｘ１３との排他的論理
和を取ると０ｘ２２になるべき値、０ｘ３１を命令コー
ドとして３番地へ格納する。
は、レジスタ１４の値２に応じた変換装置１２の変換に
より、図３のＲＯＭ２上の３番地へ命令コードを格納す
る。このとき、レジスタＤの値０ｘ１３との排他的論理
和を取ると０ｘ２２になるべき値、０ｘ３１を命令コー
ドとして３番地へ格納する。
【００１９】（３）以降同様の処理を行って、ＲＯＭ２
に格納される内容が図３に示す如くになる。
に格納される内容が図３に示す如くになる。
【００２０】次に、ＲＯＭ２に格納されたプログラムが
実際に動作する様子を図４を用いて説明する。
実際に動作する様子を図４を用いて説明する。
【００２１】プログラム実行前に、図４の（ａ）、
（ｂ）、（ｅ）に示すように、レジスタ１４へ値２、レ
ジスタ１５へ値０ｘ１３を端子Ｓ経由で設定しておく。
（１）ＣＰＵ１１は、０番地に格納されている命令を実
行しようとし、図４（ｃ）に示すようにＡＢＵＳに０を
出力する。
（ｂ）、（ｅ）に示すように、レジスタ１４へ値２、レ
ジスタ１５へ値０ｘ１３を端子Ｓ経由で設定しておく。
（１）ＣＰＵ１１は、０番地に格納されている命令を実
行しようとし、図４（ｃ）に示すようにＡＢＵＳに０を
出力する。
【００２２】（２）変換装置１２は、レジスタ１４の値
２に基づいて図４（ｄ）に示すようにＡＢＵＳ´へ２を
出力する。
２に基づいて図４（ｄ）に示すようにＡＢＵＳ´へ２を
出力する。
【００２３】（３）ＲＯＭ２は、図４（ｆ）に示すよう
に２番地にあるデータ０ｘ２２なるデータをＤＢＵＳ´
に出力する。
に２番地にあるデータ０ｘ２２なるデータをＤＢＵＳ´
に出力する。
【００２４】（４）変換装置１３は、図４（ｇ）に示す
ようにレジスタ１５の値０ｘ１３に基づいて０ｘ２２な
るデータを０ｘ３１へ変換してＤＢＵＳ経由でＣＰＵ１
１へ出力する。
ようにレジスタ１５の値０ｘ１３に基づいて０ｘ２２な
るデータを０ｘ３１へ変換してＤＢＵＳ経由でＣＰＵ１
１へ出力する。
【００２５】（５）ＣＰＵ１１は、ＤＢＵＳから入力さ
れる０ｘ３１、即ちＬＤＩ命令の命令コードを実行す
る。
れる０ｘ３１、即ちＬＤＩ命令の命令コードを実行す
る。
【００２６】（６）ＣＰＵ１１は、次にｌ番地に格納さ
れている命令を実行しようとし、以降の動作は上記と同
様である。
れている命令を実行しようとし、以降の動作は上記と同
様である。
【００２７】このようにすれば、ＲＯＭ２内のプログラ
ムは図３のように変換されたものになり、逆アセンブル
も不可能となる。しかし、このようなＲＯＭ２の内のプ
ログラムであっても、ＣＰＵ１１は、図２に示すような
プログラムとして、実行することができる。
ムは図３のように変換されたものになり、逆アセンブル
も不可能となる。しかし、このようなＲＯＭ２の内のプ
ログラムであっても、ＣＰＵ１１は、図２に示すような
プログラムとして、実行することができる。
【００２８】本実施形態によれば、外部のＲＯＭ２に
は、プログラムが本来のプログラムと異なった状態で格
納されており、格納プログラムの逆アセンブルなどを行
うことができないため、ＲＯＭ２を大容量として、大規
模なプログラムを格納しても、そのセキュリティを確保
することができる。
は、プログラムが本来のプログラムと異なった状態で格
納されており、格納プログラムの逆アセンブルなどを行
うことができないため、ＲＯＭ２を大容量として、大規
模なプログラムを格納しても、そのセキュリティを確保
することができる。
【００２９】また、レジスタ１４、レジスタ１５に設定
される値を知りえない限り、ＲＯＭ２の格納プログラム
の逆アセンブルを行うことができない。レジスタ１４、
レジスタ１５に異なった値が設定されると、ＣＰＵ１１
へは正しい命令データが出力されなくなるため、ＲＯＭ
２の格納プログラムをコピーしたとしても、プログラム
の実行を行うことができない。
される値を知りえない限り、ＲＯＭ２の格納プログラム
の逆アセンブルを行うことができない。レジスタ１４、
レジスタ１５に異なった値が設定されると、ＣＰＵ１１
へは正しい命令データが出力されなくなるため、ＲＯＭ
２の格納プログラムをコピーしたとしても、プログラム
の実行を行うことができない。
【００３０】更に、レジスタ１４、レジスタ１５の値
は、外部から任意の値に設定できるので、同一構成のマ
イクロコンピュータ１を大量に製造したとしても、レジ
スタ１４、１５に設定された異なる値に対応したＲＯＭ
２の変換を行うことができるため、セキュリティを確保
することができる。
は、外部から任意の値に設定できるので、同一構成のマ
イクロコンピュータ１を大量に製造したとしても、レジ
スタ１４、１５に設定された異なる値に対応したＲＯＭ
２の変換を行うことができるため、セキュリティを確保
することができる。
【００３１】又、この変換プログラムを用意するだけ
で、従来のプログラム開発用ソフトウェアをそのまま利
用することができる。
で、従来のプログラム開発用ソフトウェアをそのまま利
用することができる。
【００３２】プログラムの開発中には、レジスタ１４、
レジスタ１５へ値０を設定すれば、変換装置１２、１３
で変換が行われないため、逆アセンブルが容易な命令コ
ードをＲＯＭ２へ格納して効率よく動作確認することが
できる。
レジスタ１５へ値０を設定すれば、変換装置１２、１３
で変換が行われないため、逆アセンブルが容易な命令コ
ードをＲＯＭ２へ格納して効率よく動作確認することが
できる。
【００３３】尚、上記したレジスタ１４、１５に値０を
格納する方法でなく、変換装置１２、１３をバイパスし
て、ＣＰＵ１１とＲＯＭ２を直接接続するようにスイッ
チで切り換えるようにして、プログラムの開発を容易に
行うこともできる。
格納する方法でなく、変換装置１２、１３をバイパスし
て、ＣＰＵ１１とＲＯＭ２を直接接続するようにスイッ
チで切り換えるようにして、プログラムの開発を容易に
行うこともできる。
【００３４】図５は、本発明のマイクロコンピュータの
第２の実施形態に係る構成を示したブロック図である。
但し、図１に示した第１の実施形態と同様の部分には同
一符号を付して説明する。本例のマイクロコンピュータ
１のＣＰＵ１１はキャッシュメモリ１６を有しており、
ＲＯＭ２から読み出したデータの一部をキャッシュメモ
リ１６に保持する。
第２の実施形態に係る構成を示したブロック図である。
但し、図１に示した第１の実施形態と同様の部分には同
一符号を付して説明する。本例のマイクロコンピュータ
１のＣＰＵ１１はキャッシュメモリ１６を有しており、
ＲＯＭ２から読み出したデータの一部をキャッシュメモ
リ１６に保持する。
【００３５】本実施形態では、これにより、ＣＰＵ１１
はキャッシュメモリ１６に保持されているデータを用い
て実行するため、その分、変換装置１２、１３を介して
ＲＯＭ２からデータを読み出す回数を削減することがで
きる。従って、マイクロコンピュータ１とＲＯＭ２間の
データのやり取りを解析してＲＯＭ２内のプログラムの
解析を行うことが、第１の実施形態よりも難しくなり、
その分、プログラムのセキュリティが向上される。他の
効果は第１の実施形態と同様である。
はキャッシュメモリ１６に保持されているデータを用い
て実行するため、その分、変換装置１２、１３を介して
ＲＯＭ２からデータを読み出す回数を削減することがで
きる。従って、マイクロコンピュータ１とＲＯＭ２間の
データのやり取りを解析してＲＯＭ２内のプログラムの
解析を行うことが、第１の実施形態よりも難しくなり、
その分、プログラムのセキュリティが向上される。他の
効果は第１の実施形態と同様である。
【００３６】ここで、図５の破線で示した部分はＣＰＵ
１１の実行開始アドレスを設定するレジスタ１７で、Ｃ
ＰＵ１１がリセットされた後に最初に実行するアドレス
がデータ設定手段３により設定される。これにより、Ｃ
ＰＵ１１はリセット後、レジスタ１７に設定されている
アドレスからプログラムの実行を開始する。それ故、Ｃ
ＰＵ１１のリセット時の実行開始アドレスが任意のアド
レスに設定されるので、プログラムを解析する際に、実
行開始アドレスが何であるか、容易に推定することが出
来ないため、ＲＯＭ２内のプログラムの解析を困難に
し、プログラムのセキュリティを向上させることができ
る。
１１の実行開始アドレスを設定するレジスタ１７で、Ｃ
ＰＵ１１がリセットされた後に最初に実行するアドレス
がデータ設定手段３により設定される。これにより、Ｃ
ＰＵ１１はリセット後、レジスタ１７に設定されている
アドレスからプログラムの実行を開始する。それ故、Ｃ
ＰＵ１１のリセット時の実行開始アドレスが任意のアド
レスに設定されるので、プログラムを解析する際に、実
行開始アドレスが何であるか、容易に推定することが出
来ないため、ＲＯＭ２内のプログラムの解析を困難に
し、プログラムのセキュリティを向上させることができ
る。
【００３７】尚、上記したレジスタ１７を付加する構成
は図１に示した第１の実施形態のマイクロコンピュータ
１にも適用することが出来、同様の理由により、ＲＯＭ
２内のプログラムの解析を困難にし、プログラムのセキ
ュリティを向上させることができる。
は図１に示した第１の実施形態のマイクロコンピュータ
１にも適用することが出来、同様の理由により、ＲＯＭ
２内のプログラムの解析を困難にし、プログラムのセキ
ュリティを向上させることができる。
【００３８】図６は、本発明のマイクロコンピュータの
第３の実施形態に係る構成を示したブロック図である。
但し、図１に示した第１の実施形態と同様の部分には同
一符号を付して説明する。本例のマイクロコンピュータ
１内にはＣＰＵ１１によりアクセスされる内蔵ＲＯＭ１
８を有しており、このＲＯＭ１８に解読されやすいプロ
グラム部分を格納し、残りのプログラム部分を外部のＲ
ＯＭ２に格納しておく。
第３の実施形態に係る構成を示したブロック図である。
但し、図１に示した第１の実施形態と同様の部分には同
一符号を付して説明する。本例のマイクロコンピュータ
１内にはＣＰＵ１１によりアクセスされる内蔵ＲＯＭ１
８を有しており、このＲＯＭ１８に解読されやすいプロ
グラム部分を格納し、残りのプログラム部分を外部のＲ
ＯＭ２に格納しておく。
【００３９】本実施形態のＣＰＵ１１はＲＯＭ１８にあ
るプログラムにはＲＯＭ１８にアクセスして処理を実行
し、ＲＯＭ１８にないプログラムには変換装置１２、１
３を介してＲＯＭ２にアクセスして処理を実行するた
め、ＲＯＭ２からデータを読み出す回数を削減すること
ができる。従って、マイクロコンピュータ１とＲＯＭ２
間のデータのやり取りを解析してＲＯＭ２内のプログラ
ムの解析を行うことが、第１の実施形態よりも難しくな
り、その分、プログラムのセキュリティが向上される。
他の効果は第１の実施形態と同様である。又、ＲＯＭ２
内に格納するプログラムは解析が困難なものにしておく
ことにより、更に一層、プログラムのセキュリティを向
上させることができる。
るプログラムにはＲＯＭ１８にアクセスして処理を実行
し、ＲＯＭ１８にないプログラムには変換装置１２、１
３を介してＲＯＭ２にアクセスして処理を実行するた
め、ＲＯＭ２からデータを読み出す回数を削減すること
ができる。従って、マイクロコンピュータ１とＲＯＭ２
間のデータのやり取りを解析してＲＯＭ２内のプログラ
ムの解析を行うことが、第１の実施形態よりも難しくな
り、その分、プログラムのセキュリティが向上される。
他の効果は第１の実施形態と同様である。又、ＲＯＭ２
内に格納するプログラムは解析が困難なものにしておく
ことにより、更に一層、プログラムのセキュリティを向
上させることができる。
【００４０】尚、図６の構成に実効開始アドレスを設定
する図５に示したレジスタ１７を付加すれば、前述した
理由により、ＲＯＭ２内のプログラムの解析をより一層
困難にし、プログラムのセキュリティを更に向上させる
ことができる。
する図５に示したレジスタ１７を付加すれば、前述した
理由により、ＲＯＭ２内のプログラムの解析をより一層
困難にし、プログラムのセキュリティを更に向上させる
ことができる。
【００４１】ここで、図１に示した構成に上述したキャ
ッシュメモリ１３及び内蔵ＲＯＭ１８を有する構成とし
て、ＲＯＭ２に対するマイクロコンピュータ１からのア
クセスを更に減らすことが出来、その分、プログラムの
セキュリティを向上させることができる。その上、キャ
ッシュメモリ１６及び内蔵ＲＯＭ１８を有する構成に図
５で示したレジスタ１７を付加する構成とすれば、更に
一層プログラムのセキュリティを向上させることができ
る。
ッシュメモリ１３及び内蔵ＲＯＭ１８を有する構成とし
て、ＲＯＭ２に対するマイクロコンピュータ１からのア
クセスを更に減らすことが出来、その分、プログラムの
セキュリティを向上させることができる。その上、キャ
ッシュメモリ１６及び内蔵ＲＯＭ１８を有する構成に図
５で示したレジスタ１７を付加する構成とすれば、更に
一層プログラムのセキュリティを向上させることができ
る。
【００４２】図７は、本発明のマイクロコンピュータの
第４の実施形態に係る構成を示したブロック図である。
但し、図１に示した第１の実施形態と同様の部分には同
一符号を付して説明する。本例では、ＣＰＵ１１からの
アドレスをレジスタ１４の値によって別のアドレスに変
換する変換装置１２から成る暗号回路を搭載し、ＲＯＭ
２から読み出されたデータは変換なしで、そのまま、Ｃ
ＰＵ１１に入力されて、実行されるようになっている。
このようにしても、ＲＯＭ２には、命令列が本来のプロ
グラムの順番と異なった状態で格納されており、容易に
逆アセンブルできず、ＲＯＭ２内のプログラムの解析を
困難にして、プログラムのセキュリティを向上させるこ
とができる。
第４の実施形態に係る構成を示したブロック図である。
但し、図１に示した第１の実施形態と同様の部分には同
一符号を付して説明する。本例では、ＣＰＵ１１からの
アドレスをレジスタ１４の値によって別のアドレスに変
換する変換装置１２から成る暗号回路を搭載し、ＲＯＭ
２から読み出されたデータは変換なしで、そのまま、Ｃ
ＰＵ１１に入力されて、実行されるようになっている。
このようにしても、ＲＯＭ２には、命令列が本来のプロ
グラムの順番と異なった状態で格納されており、容易に
逆アセンブルできず、ＲＯＭ２内のプログラムの解析を
困難にして、プログラムのセキュリティを向上させるこ
とができる。
【００４３】同様の考え方で、図１に示した変換装置１
３とレジスタ１５のみで暗号化回路を構成しても、ＲＯ
Ｍ２には、データとして変換装置１３、レジスタ１５に
よって元のデータに変換されるべき値が格納されてお
り、容易に逆アセンブルできなくなるため、ＲＯＭ２内
のプログラムの解析を困難にし、プログラムのセキュリ
ティを向上させることができる。
３とレジスタ１５のみで暗号化回路を構成しても、ＲＯ
Ｍ２には、データとして変換装置１３、レジスタ１５に
よって元のデータに変換されるべき値が格納されてお
り、容易に逆アセンブルできなくなるため、ＲＯＭ２内
のプログラムの解析を困難にし、プログラムのセキュリ
ティを向上させることができる。
【００４４】ここで、図７に示した構成に、キャッシュ
メモリ、内蔵ＲＯＭ、実効開始アドレス設定レジスタの
いずれか一つ、或いは二つ以上を付加した構成とするこ
とにより、ＲＯＭ２内のプログラムの解析を更に一層困
難にし、プログラムのセキュリティを更に向上させるこ
とができる。
メモリ、内蔵ＲＯＭ、実効開始アドレス設定レジスタの
いずれか一つ、或いは二つ以上を付加した構成とするこ
とにより、ＲＯＭ２内のプログラムの解析を更に一層困
難にし、プログラムのセキュリティを更に向上させるこ
とができる。
【００４５】又、上記した第１〜第４の実施形態のマイ
クロコンピュータ１はＣＰＵ１１と暗号化回路を１チッ
プ化しているため、外部から暗号化回路の動作を容易に
知ることができず、その分セキュリティを向上させるこ
とができる。
クロコンピュータ１はＣＰＵ１１と暗号化回路を１チッ
プ化しているため、外部から暗号化回路の動作を容易に
知ることができず、その分セキュリティを向上させるこ
とができる。
【００４６】尚、本発明は上記実施形態に限定されるこ
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
【００４７】
【発明の効果】以上詳細に説明したように、（１）本発
明のマイクロコンピュータを用いれば、外付けの大規模
なＲＯＭを必要とするアプリケーションであってもセキ
ュリティを確保することが可能である。（２）本発明の
マイクロコンピュータを用いれば、個別のマイクロコン
ピュータごとに異なったパスワード（レジスタ１４、１
５に設定する値）を与え、そのパスワードに対応したプ
ログラムを格納したＲＯＭを用意することにより、高い
セキュリティを確保することができる。（３）本発明の
マイクロコンピュータは、ＣＰＵの種類にかかわらず、
セキュリティを確保できるので、容易にプログラムを作
成することができる。（４）本発明のマイクロコンピュ
ータの動作を確認する場合、パスワードを入手すれば容
易に解析することが可能である。（５）本発明のマイク
ロコンピュータによれば、暗号化の回路を開示しても内
部に保持されるパスワードを知らない限り、セキュリテ
ィを確保できる。（６）本発明のマイクロコンピュータ
を用いれば、汎用のＲＯＭを用いることができる。
明のマイクロコンピュータを用いれば、外付けの大規模
なＲＯＭを必要とするアプリケーションであってもセキ
ュリティを確保することが可能である。（２）本発明の
マイクロコンピュータを用いれば、個別のマイクロコン
ピュータごとに異なったパスワード（レジスタ１４、１
５に設定する値）を与え、そのパスワードに対応したプ
ログラムを格納したＲＯＭを用意することにより、高い
セキュリティを確保することができる。（３）本発明の
マイクロコンピュータは、ＣＰＵの種類にかかわらず、
セキュリティを確保できるので、容易にプログラムを作
成することができる。（４）本発明のマイクロコンピュ
ータの動作を確認する場合、パスワードを入手すれば容
易に解析することが可能である。（５）本発明のマイク
ロコンピュータによれば、暗号化の回路を開示しても内
部に保持されるパスワードを知らない限り、セキュリテ
ィを確保できる。（６）本発明のマイクロコンピュータ
を用いれば、汎用のＲＯＭを用いることができる。
【図１】本発明のマイクロコンピュータの第１の実施形
態に係る構成を示したブロック図である。
態に係る構成を示したブロック図である。
【図２】図１に示したＣＰＵが実行する形のプログラム
例を示した図である。
例を示した図である。
【図３】図１に示したＲＯＭに格納される形のプログラ
ム例を示した図である。
ム例を示した図である。
【図４】図１に示したマイクロコンピュータの動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図５】本発明のマイクロコンピュータの第２の実施形
態に係る構成を示したブロック図である。
態に係る構成を示したブロック図である。
【図６】本発明のマイクロコンピュータの第３の実施形
態に係る構成を示したブロック図である。
態に係る構成を示したブロック図である。
【図７】本発明のマイクロコンピュータの第４の実施形
態に係る構成を示したブロック図である。
態に係る構成を示したブロック図である。
１ マイクロコンピュータ ２、１８ ＲＯＭ ３ データ設定手段 １１ ＣＰＵ １６ キャッシュメモリ １４、１５、１７ レジスタ １２、１３ 変換装置 １９ 外部入力端子 ２０ 外部出力端子
Claims (6)
- 【請求項１】 実行する命令のアドレスを出力し、与え
られたデータを命令として解釈して動作するＣＰＵを有
するマイクロコンピュータにおいて、 キーとなる第１のデータを保持する第１の保持手段と、 キーとなる第２のデータを保持する第２の保持手段と、 前記第１の保持手段に保持された第１のデータに応じて
前記ＣＰＵから出力されたアドレスを変換して外部出力
端子に出力する第１の変換手段と、 前記第２の保持手段に保持された第２のデータに応じて
外部入力端子から入力されるデータを変換して前記ＣＰ
Ｕに出力する第２の変換手段と、 を具備することを特徴とするマイクロコンピュータ。 - 【請求項２】 実行する命令のアドレスを出力し、与え
られたデータを命令として解釈して動作するＣＰＵを有
するマイクロコンピュータにおいて、 キーとなる第１のデータを保持する第１の保持手段と、 前記第１の保持手段に保持された第１のデータに応じて
前記ＣＰＵから出力されたアドレスを変換して外部出力
端子に出力する第１の変換手段と、 外部入力端子から入力されるデータを前記ＣＰＵに入力
する手段と、 を具備することを特徴とするマイクロコンピュータ。 - 【請求項３】 実行する命令のアドレスを出力し、与え
られたデータを命令として解釈して動作するＣＰＵを有
するマイクロコンピュータにおいて、 キーとなる第２のデータを保持する第２の保持手段と、 前記ＣＰＵから出力されたアドレスを外部出力端子に出
力する手段と、 前記第２の保持手段に保持された第２のデータに応じて
外部入力端子から入力されるデータを変換して前記ＣＰ
Ｕに出力する第２の変換手段と、 を具備することを特徴とするマイクロコンピュータ。 - 【請求項４】 前記第１、第２の保持手段にキーとなる
第１、第２のデータを外部から設定するデータ設定手段
を設けたことを特徴とする請求項１乃至３いずれかに記
載のマイクロコンピュータ。 - 【請求項５】 前記外部入力端子と前記外部出力端子に
ＲＯＭを接続し、前記ＣＰＵはこのＲＯＭ内のプログラ
ムを実行することを特徴とする請求項１乃至４いずれか
に記載のマイクロコンピュータ。 - 【請求項６】 前記ＣＰＵのリセット後、最初に実行す
る実効開始アドレスを保持する第３の保持手段を設けた
ことを特徴とする請求項１乃至５いずれかに記載のマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093792A JP2002288042A (ja) | 2001-03-28 | 2001-03-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093792A JP2002288042A (ja) | 2001-03-28 | 2001-03-28 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002288042A true JP2002288042A (ja) | 2002-10-04 |
Family
ID=18948087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093792A Pending JP2002288042A (ja) | 2001-03-28 | 2001-03-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002288042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8522319B2 (en) | 2010-06-16 | 2013-08-27 | Fuji Xerox Co., Ltd. | Computer readable medium storing program, information processing apparatus, and information processing method |
-
2001
- 2001-03-28 JP JP2001093792A patent/JP2002288042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8522319B2 (en) | 2010-06-16 | 2013-08-27 | Fuji Xerox Co., Ltd. | Computer readable medium storing program, information processing apparatus, and information processing method |
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050308 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080204 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080617 |