KR101106606B1

KR101106606B1 - 요구 처리 장치, 요구 처리 시스템 및 액세스 시험 방법

Info

Publication number: KR101106606B1
Application number: KR1020090111250A
Authority: KR
Inventors: 마사히로 미시마
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2008-12-05
Filing date: 2009-11-18
Publication date: 2012-01-20
Also published as: JP2010134789A; CN101751311A; JP5309938B2; US8291270B2; EP2194458A2; CN101751311B; US20100146224A1; KR20100065096A; EP2194458A3

Abstract

본 발명은 다른 시스템 구성 요소의 조합 상태에 의존하지 않고, 기억 장치에 대한 액세스 시험을 간이한 구성으로 효율적으로 실행하는 것을 과제로 한다.

이러한 과제를 해결하기 위한 수단으로서, 시스템 칩(3)은, IO 리퀘스트 처리부(33) 내부의 리퀘스트 응답 처리부(46)가 수신한 응답을, 시리얼 인터페이스(34)에 의해 반환하고 래치(41)에 저장한다. 시험 리퀘스트 처리부(42)는, 래치(41)에 저장된 응답을 새로운 리퀘스트로 변환하고, 리퀘스트 유지부(44)에 저장함으로써 재사용한다.

시스템 칩, IO 리퀘스트 처리부, 리퀘스트 응답 처리부, 시리얼 인터페이스

Description

요구 처리 장치, 요구 처리 시스템 및 액세스 시험 방법{REQUEST PROCESSING DEVICE, REQUEST PROCESSING SYSTEM, AND ACCESS TESTING METHOD}

본 발명은, 기억 장치에 대한 판독 및 기입을 중계, 제어하는 요구 처리 장치, 요구 처리 시스템에서의 액세스 시험 기술에 관한 것이다.

컴퓨터 시스템의 설계나 세트업 시에는 각종 동작의 검증이 행해지고 있다. 예를 들면, CPU(Central Processing Unit), IO 장치, 메모리를 가지는 컴퓨터 시스템에서, DIMM(Dual Inline Memory Module)이나 메모리 액세스 제어부의 검증을 실시하기 위한 수단으로서, CPU로부터 테스트 프로그램을 실행해서 실제로 메모리 액세스를 발생시키는 방법이 이용되고 있다.

또한, CPU에 의한 명령 실행 없이, 지정한 어드레스에 메모리 액세스를 실행하여 동작을 검증하는 시험 회로도 알려져 있다.

마찬가지로, 외부 인터페이스에 대한 검증 수단으로서, 인터페이스 단체(單體)의 동작 검증을 행하는 시험 회로가 존재한다. 일례로서, 시리얼 인터페이스 회로를 시험하기 위한 기능으로서, 인터페이스의 출력측을 반환하여 입력측에 연결하고, 시험 시에는 출력측에서 테스트 패턴 생성부로부터 테스트 패턴을 생성하고, 입력측에서 테스트 패턴의 매치 회로에 의해 동작 체크를 실시하는 것이 있다.

이들 시험 회로는, 실제로 주변 장치를 모두 접속한 뒤에 시스템을 세트업하고, 그 시스템 상에서 테스트 프로그램을 실행하는 것을 하지 않고도 메모리 또는 회로의 검증을 용이하게 실시하기 위한 것이다.

[특허문헌 1] 일본국 특개 제2005-182263호 공보

[특허문헌 2] 일본국 특개 평5-342111호 공보

[특허문헌 3] 일본국 특개 제2001-67274호 공보

그런데, 최근의 고성능화의 요청을 달성하기 위해 시스템 구성은 복잡화하고, 개발 기간의 단축을 위해 시스템 검증 기간의 단축이 요구되고 있다. 이러한 복잡하고 개발 기간이 짧은 시스템의 세트업을 실현하기 위해서, 다른 주변 장치를 접속하기 전의 단계에서 다양한 검증을 실시해 두는 것이 요구된다.

그러나, 상술한 시험 회로를 사용하고, 다른 주변 장치를 접속하기 전의 단계에서 다양한 동작 시험을 행하는 것으로 하면, 시험 대상의 메모리 어드레스나 시험 패턴을 증설하는 만큼 구성이나 회로 규모가 커지게 되어, 원래의 이점인 시험의 간이성을 손상한다는 문제점이 있었다.

그래서, 간단한 구성으로, 보다 넓은 범위의 시스템 구성 요소에 대해 베리에이션(variation)이 풍부한 검증을 실현하는 기술의 실현이 중요한 과제가 되고 있었다. 특히, 복수의 CPU를 탑재한 서버 장치에서는, 시스템 구성이 복잡하고, 세트업 시의 검증에 요하는 시간이 크기 때문에, CPU를 접속하기 전의 단계에서 얼마나 간편하게, 얼마나 다양한 시험을 실시하느냐가 중요했다.

본 발명은, 상술한 종래 기술에 관한 문제점을 해소하고, 과제를 해결하기 위해 이루어진 것으로, 다른 시스템 구성 요소의 조합 상태에 의존하지 않고, 기억 장치에 대한 액세스 시험을 간이한 구성으로 효율적으로 실행하는 요구 처리 장치, 요구 처리 시스템 및 액세스 시험 방법을 제공하는 것을 목적으로 한다.

상술한 과제를 해결하고, 목적을 달성하기 위해서, 본 장치, 시스템 및 방법은, 기억 장치에 대해 기입 요구나 판독 요구를 송출하고, 송출한 요구에 대한 응답을 접수한 경우에, 판독 응답을 기입 요구로 변환하고, 기입 응답을 판독 요구로 변환해서 기억 장치에 대해 송출한다.

본 장치, 시스템 및 방법에 따르면, 다른 시스템 구성 요소의 조합 상태에 의존하지 않고, 기억 장치에 대한 액세스 시험을 간이한 구성으로 효율적으로 실행하는 요구 처리 장치, 요구 처리 시스템 및 액세스 시험 방법을 얻을 수 있다는 효과를 나타낸다.

이하에, 본 발명에 관한 요구 처리 장치, 요구 처리 시스템 및 액세스 시험 방법의 실시예를 도면에 의거하여 상세하게 설명한다.

[실시예]

도 1은, 본 실시예에 따른 요구 처리 장치인 IO 리퀘스트(request) 처리부(33)를 구비한 요구 처리 시스템인 시스템 칩(3)의 개요 구성을 나타내는 개요 구성도이고, 도 2는, 시스템 칩(3)을 가지는 컴퓨터 시스템(1)의 개요 구성을 나타내는 개요 구성도이다.

도 2에 나타낸 바와 같이, 컴퓨터 시스템(1)은, CPU(2), 시스템 칩(3), DIMM(4), IO 제어 칩(5), 디스크 장치(6)를 가진다. CPU(2)는, 연산 처리를 실행하는 연산 처리 장치이고, DIMM(4)을 주기억 장치, 소위 메모리로서 사용한다. 또 한, 디스크 장치(6)는, HDD 등으로 실현되는 보조 기억 장치이고, IO 제어 칩(5)은 디스크 장치(6)에 대한 입출력을 제어하는 처리를 행한다.

시스템 칩(3)은, CPU(2), DIMM(4), I0 제어 칩(5) 사이에 개재되고, 메모리인 DIMM(4)이나 디스크 장치(6)로의 액세스를 중계, 제어하는 회로이다. 시스템 칩(3)은 그 내부에 시리얼 인터페이스(34), IO 리퀘스트 처리부(33), 메모리 액세스 제어부(32), CPU 인터페이스(31), 관리부(35)를 가진다.

시리얼 인터페이스(34)는, IO 제어 칩(5)과 시리얼 접속하는 인터페이스이다. IO 리퀘스트 처리부(33)는, 시리얼 인터페이스(34)를 통해 IO 제어 칩(5)과 접속되어 있고, 디스크 장치(6)로부터의 입출력 리퀘스트를 처리한다.

또한, CPU 인터페이스(31)는 CPU(2)와 접속하는 인터페이스이다. 메모리 액세스 제어부(32)는, DIMM(4)과 접속하는 인터페이스이고, CPU 인터페이스(31)를 통한 CPU(2)로부터 DIMM(4)으로의 액세스나, IO 리퀘스트 처리부(33), 시리얼 인터페이스(34) 및 IO 제어 칩(5)을 통한 디스크 장치(6)로부터 DIMM(4)으로의 액세스를 제어한다.

관리부(35)는 IO 리퀘스트 처리부(33)의 동작 설정을 행하는 처리부이다. IO 리퀘스트 처리부(33)는, 통상 모드와 시험 모드의 두 가지의 동작 모드를 가진다. IO 리퀘스트 처리부(33)의 동작 모드는, 관리부(35)에 의해 전환할 수 있다. 또한, 관리부(35)는, 시험 모드 시의 IO 리퀘스트 처리부(33)의 동작 내용을 지정한다.

통상 모드의 동작에서는, IO 리퀘스트 처리부(33)는, 시리얼 인터페이스(34) 로부터 입력된 DIMM(4)에 대한 요구(리퀘스트)를 그대로 메모리 액세스 제어부(32)에 중계한다. 여기에서, DIMM(4)에 대한 요구란, DIMM(4)에 대한 기입 요구인 스토어(store) 리퀘스트나, DIMM(4)으로부터의 판독 요구인 페치(fetch) 리퀘스트이다.

메모리 액세스 제어부(32)는, IO 리퀘스트 처리부(33)로부터 수취(受取)한 스토어 리퀘스트나 페치 리퀘스트를 처리하고, 처리 결과를 응답으로서 IO 리퀘스트 처리부(33)에 반환한다. 그리고, 통상 모드로 동작 중인 IO 리퀘스트 처리부(33)는, 메모리 액세스 제어부(32)로부터 입력된 응답을 그대로 시리얼 인터페이스(34)에 중계한다.

다음으로, 시험 모드의 동작에 대해 도 3을 참조하여 설명한다. 시험 모드의 동작에서는, IO 리퀘스트 처리부(33)의 요구에 대한 메모리 액세스 제어부(32)의 응답을, 다시 요구로 변환해서 메모리 액세스 제어부(32)에 송출한다.

구체적으로는, IO 리퀘스트 처리부(33)는, 도 3에 나타낸 바와 같이, 스토어 응답을 페치 요구로 변환해서 메모리 액세스 제어부(32)에 송출하고, 또 페치 응답을 스토어 요구로 변환해서 메모리 액세스 제어부(32)에 송출한다. 이 변환 시에 페치 응답의 데이터 부분, 즉 페치 요구로 지정된 어드레스로부터 판독된 데이터의 내용은, 그대로 스토어 요구의 데이터 부분, 즉 스토어 요구로 지정하는 어드레스에 기입하는 데이터의 내용이 된다.

이렇게 IO 리퀘스트 처리부(33)에서의 변환에 의해 작성된 스토어 요구나 페치 요구에 대해서도, 메모리 액세스 제어부(32)는 통상대로 처리를 행해서 응답을 IO 리퀘스트 처리부에 반환한다. 그리고, IO 리퀘스트 처리부(33)는, 다시 수신한 응답을 요구로 변환한다.

따라서, 시험 모드로 동작 중인 시스템 칩(3)은, IO 리퀘스트 처리부(33)와 메모리 액세스 제어부(32) 사이에서 요구와 응답이 순환하고, 시험 모드가 종료할 때까지 메모리로의 액세스가 계속되게 된다.

이러한 시험 모드에서의 동작을 실현하기 위한 시스템 칩(3)의 구체적인 구성에 대해서, 도 1로 돌아가서 설명한다. IO 리퀘스트 처리부(33)는, 도 1에 나타낸 바와 같이, 그 내부에 래치(41), 시험 리퀘스트 처리부(42), 시험 어드레스 처리부(43), 리퀘스트 유지부(44), 리퀘스트 판독부(45), 리퀘스트 응답 처리부(46)를 가진다.

래치(41)는, 시리얼 인터페이스(34)로부터 입력된 패킷을 일시적으로 유지한다. 통상 모드로 동작 중일 경우에는, 래치(41)가 유지하는 패킷, 즉 시리얼 인터페이스(34)로부터 입력되는 패킷은, IO 제어 칩(5)으로부터의 리퀘스트이다. 그래서, 시스템 칩(3)이 통상 모드로 동작 중인 시험 리퀘스트 처리부(42)는, 래치(41)에 유지된 리퀘스트를 그대로 리퀘스트 유지부(44)에 보낸다.

한편, 시스템 칩(3)이 시험 모드로 동작 중일 경우, 래치(41)가 유지하는 패킷은, 이전 IO 리퀘스트 처리부(33)로부터 송출된 리퀘스트에 대한 응답이다. 그래서, 시험 모드로 동작 중인 시험 리퀘스트 처리부(42)는, 래치(41)가 유지한 응답을 필요에 따라 리퀘스트로 변환해서 리퀘스트 유지부(44)에 보낸다.

환언하면, 시험 모드 리퀘스트 처리부(42)는, 시험 모드일 때에만 동작해서 응답 패킷의 리퀘스트 패킷으로의 변환을 행한다. 시험 리퀘스트 처리부(42)가 통상 모드로 동작할지 시험 모드로 동작할지는, 이미 기술한 바와 같이 관리부(35)가 전환한다.

시험 어드레스 처리부(43)는, 시험 리퀘스트 처리부(42)가 패킷의 변환을 행할 때에, 변환 대상이 되는 패킷의 어드레스 부분의 변환 내용을 지정하는 처리부이다. 구체적으로는, 시험 어드레스 처리부(43)는, 시험용의 어드레스를 유지하는 OVL_ADRS, 시험 대상 어드레스의 상한, 즉 종료 어드레스를 정하는 END_ADRS, 시험 대상 어드레스의 하한, 즉 개시 어드레스를 정하는 START_ADRS의 3개의 래치(도시 생략)를 가진다.

그리고, 시험 어드레스 처리부(43)는, 시험 리퀘스트 처리부(42)로부터 어드레스 갱신을 지정하여 OVL_ADRS를 가산해 감에 따라, OVL_ADRS가 END_ADRS에 이르렀을 경우에는 OVL_ADRS를 START_ADRS로 반환한다. START_ADRS, END_ADRS, 0VL_ADRS는 시험 개시 전에 관리부(35)로부터 시험 대상 어드레스 처리부(43)에 세트된다. 즉, 시험 모드 동작 중, 시험 어드레스 처리부(43)는, 관리부(35)가 개시 어드레스와 종료 어드레스로 설정한 어드레스 범위를 반복하여 지정하게 된다.

리퀘스트 유지부(44)는, 시험 리퀘스트 처리부(42)로부터 보내진 1 또는 복수의 리퀘스트를 일시적으로 유지한다. 시스템 칩(3)이 통상 모드로 동작 중이거나, 시험 모드로 동작 중이어도, 시험 리퀘스트 처리부(42)로부터는 리퀘스트가 보내지므로, 리퀘스트 유지부(44)는 항상 리퀘스트를 유지하게 된다.

리퀘스트 판독부(45)는, 리퀘스트 유지부(44)가 유지하는 리퀘스트를 판독하 여 메모리 액세스 제어부(32)에 출력한다.

리퀘스트 응답 처리부(46)는, 메모리 액세스 제어부(32)로부터 리퀘스트에 대한 응답을 수취하여 버퍼하고, 시리얼 인터페이스(34)에 출력한다. 또한, 메모리 액세스 제어부(32)로부터 수신한 응답을 시리얼 인터페이스에 출력할 때에 프로토콜 변환이 필요하면, 리퀘스트 응답 처리부(46)에서 프로토콜 변환을 행한다.

그런데, 시스템 칩(3)이 시험 모드로 동작할 경우, 리퀘스트 응답 처리부(46)가 수신한 응답을 시험 리퀘스트 처리부(42)에 제공한다. 이 때문에, 도 3에 나타낸 구성에서는, 시리얼 인터페이스(34)에, IO 리퀘스트 처리부(33)가 출력한 응답을 그대로 IO 리퀘스트 처리부(33)의 래치(41)에 되돌리는 반환 경로를 마련하고 있다.

이 반환 경로는, 관리부(35)에 의해 동작 제어되고, 시험 모드 시에만 유효해진다. 즉, 시리얼 인터페이스(34)는, 시험 모드와 통상 모드의 두 가지의 동작 모드를 가지고, 시험 모드 동작 시에는 응답을 반환하여 IO 리퀘스트 처리부(33)에 되돌리는 반환 입력부로서 기능한다.

또한, 여기에서는 시리얼 인터페이스(34)에서 IO 리퀘스트 처리부(33)로부터의 응답을 반환하는 경우의 구성을 예로 설명을 행하고 있지만, IO 리퀘스트 처리부(33)의 내부에 반환 경로를 가져도 되고, 시스템 칩(3)의 외부에서 시리얼 인터페이스(34)의 출력 단자와 입력 단자를 접속해서 응답을 되돌리도록 구성해도 된다.

도 4에 리퀘스트 패킷과 응답 패킷의 포맷의 구체적인 예를 나타낸다. 페 치(Fetch) 리퀘스트의 패킷은, 패킷의 종별을 나타내는 Opecode 필드에 페치 리퀘스트인 것을 나타내는 정보를 저장하는 것 외에, 판독처의 어드레스를 저장하는 ADRS 필드, 패킷을 식별, 관리하기 위한 식별자를 저장하는 RQID 필드를 가지고 있다.

또한, 스토어(Store) 리퀘스트의 패킷은, 패킷의 종별을 나타내는 Opecode 필드에 스토어 리퀘스트인 것을 나타내는 정보를 저장하는 것 외에, 기입처의 어드레스를 저장하는 ADRS 필드, 패킷을 식별, 관리하기 위한 식별자를 저장하는 RQID 필드, 기입 데이터를 저장하는 DATA 필드를 가지고 있다.

그리고, 페치(Fetch) 응답의 패킷은, 패킷의 종별을 나타내는 Opecode 필드에 페치 응답인 것을 나타내는 정보를 저장하는 것 외에, 에러(error) 응답이나 어드레스 예외 등을 인식하기 위한 Status 필드, 패킷을 식별, 관리하기 위한 식별자를 저장하는 RQID 필드, 판독한 데이터를 저장하는 DATA 필드를 가지고 있다.

또한, 스토어(Store) 응답의 패킷은, 패킷의 종별을 나타내는 Opecode 필드에 스토어 응답인 것을 나타내는 정보를 저장하는 것 외에, 에러 응답이나 어드레스 예외 등을 인식하기 위한 Status 필드, 패킷을 식별, 관리하기 위한 식별자를 저장하는 RQID 필드를 가지고 있다.

또한, 페치 리퀘스트의 패킷과 스토어 응답의 패킷은 1 사이클로 송수신된다. 한편, 스토어 리퀘스트의 패킷과 페치 응답의 패킷은, 데이터 필드의 송수신에 4 사이클을 소비하므로, 패킷 전체의 송수신에 5 사이클을 요한다.

이어서, 도 5를 참조하여, 관리부(35)에 의한 시험 모드의 개시 동작에 대해 서 설명한다. 도 5에 나타낸 바와 같이, 관리부(35)는, 우선 리퀘스트 판독부(45)에 대해, 리퀘스트 유지부(44)로부터의 리퀘스트의 판독 억지 제어를 행한다(S101). 이 판독 억지 제어에 의해, 메모리에 대한 액세스가 정지한다.

이어서, 관리부(35)는, 리퀘스트 유지부(44)에 대해 시험 리퀘스트를 기입한다 (S102). 이 시험 리퀘스트는, 시험 모드에서의 최초의 리퀘스트의 내용을 나타내는 것이며, 페치 리퀘스트이거나 스토어 리퀘스트여도 된다. 또한, 관리부(35)는, 시험 어드레스 처리부(43)에 대해 개시 어드레스 START_ADRS, 종료 어드레스 END_ADRS, 시험 어드레스 OVL_ADRS를 설정한다(S103). 또한, 관리부(35)는 시리얼 인터페이스(34)의 반환 설정을 행한다(S104). 또한, 여기에서는 시리얼 인터페이스(34)의 내부에 반환 경로를 갖게 했을 경우를 상정하여, 관리부(35)가 시리얼 인터페이스(34)를 제어하는 것으로 하고 있지만, 반환 경로를 IO 리퀘스트 처리부(33)의 내부에 마련한 구성에서는 관리부(35)는 IO 리퀘스트 처리부(33) 내부의 반환 경로를 유효화하고, 시스템 칩(3)의 외부에서 단자를 접속할 경우에는, 조작자가 직접 단자의 접속을 행한다. 또한, 스텝 S102~104의 처리는, 순서를 적당히 변경가능하다.

그 후, 관리부(35)는, 리퀘스트 판독부(45)에 대해 리퀘스트 유지부(44)로부터의 판독 해제를 행하고(S105), 처리를 종료한다. 이 판독 해제에 의해, 리퀘스트 판독부(45)가 리퀘스트 유지부(45)로부터 리퀘스트를 판독하고, IO 리퀘스트 처리부(33)로부터의 리퀘스트 출력이 개시되어, 시스템 칩(3)이 시험 모드로 동작하게 된다.

이어서, 도 6을 참조하여, 시험 리퀘스트 처리부(42)의 처리 동작에 대해 설명한다. 시험 리퀘스트 처리부(42)는, 우선, 동작 모드가 시험 모드인지의 여부를 확인하고(S201), 시험 모드가 아닌 경우(S201, No)에는, 래치(41)로부터 판독한 패킷을 그대로 리퀘스트 유지부(44)에 출력하고(S208), 처리를 종료한다.

한편, 시스템 칩(3)이 시험 모드로 동작 중일 경우(S201, Yes), 시험 리퀘스트 처리부(42)는, 래치(41)의 유지 내용이 페치 응답의 헤더(header)인지의 여부를 판정한다(S202). 래치(41)의 유지 내용이 페치 응답이면(S202, Yes), 시험 리퀘스트 처리부(42)는, 페치 응답의 헤더부의 Opecode 필드를 스토어 리퀘스트로 재기입한다(S204).

래치(41)의 유지 내용이 페치 응답이 아니면(S202, No), 시험 리퀘스트 처리부(42)는, 래치(41)의 유지 내용이 스토어 응답의 헤더인지의 여부를 판정한다(S203). 그 결과, 래치(41)의 유지 내용이 스토어 응답도 아닐 경우(S203, No), 시험 리퀘스트 처리부(42)는, 래치(41)로부터 판독한 패킷을 그대로 리퀘스트 유지부(44)에 출력하고(S203), 처리를 종료한다.

한편, 래치(41)의 유지 내용이 스토어 응답이면(S203, Yes), 시험 리퀘스트 처리부(42)는, 스토어 응답의 헤더부의 Opecode 필드를 페치 리퀘스트로 재기입한다(S205).

시험 리퀘스트 처리부(42)는, 헤더의 Opecode 필드를 재기입한 후, 시험 어드레스 처리부(43)가 유지하는 시험 어드레스(0VL_ADRS)를 헤더의 ADRS 필드에 세트하고(S206), 시험 어드레스 처리부(43)에 대해 시험 어드레스의 갱신을 지시한 다(S207).

그 후, 시험 어드레스 처리부(43)는, 응답의 변환에 의해 작성한 리퀘스트를 리퀘스트 유지부(44)에 출력하고(S208), 처리를 종료한다.

그 후, 도 7을 참조하여, 시험 어드레스 처리부(43)에 의한 시험 어드레스의 갱신 처리에 대해 설명한다. 도 7에 나타낸 바와 같이, 시험 어드레스 처리부(43)는, 시험 리퀘스트 처리부(42)로부터 시험 어드레스의 갱신 지시가 없을 경우(S301, No)에는 그대로 처리를 종료한다. 한편, 시험 리퀘스트 처리부(42)로부터 시험 어드레스의 갱신 지시를 받았을 경우(S301, Yes), 시험 어드레스 처리부(43)는, 시험 어드레스 0VL_ADRS와 종료 어드레스 END_ADRS의 값을 비교한다(S302).

그 결과, 시험 어드레스 OVL_ADRS와 종료 어드레스 END_ADRS의 값이 동일하면(S302, Yes), 시험 어드레스 OVL_ADRS에 개시 어드레스 START_ADRS의 값을 세트하고(S303), 처리를 종료한다. 한편, 시험 어드레스 0VL_ADRS와 종료 어드레스 END_ADRS의 값이 다를 경우(S302, No), 시험 어드레스 0VL_ADRS의 값에 소정 값을 가산하고(S304), 처리를 종료한다

도 8은, 통상 모드의 동작에 대해 설명하는 설명도이다. 1 사이클째에서 시리얼 인터페이스(34)가 유지하고 있는 페치 리퀘스트(Fch)는, 2 사이클째에 래치(41)로 이동하여 유지되어 있다. 그리고, 페치 리퀘스트는 3 사이클째에 리퀘스트 유지부(44), 4 사이클째에 리퀘스트 판독부(45)로 이동하여 유지된다.

5 사이클째에 페치 리퀘스트는, 메모리 액세스 제어부(32)로 이동하고, 처리 되어 래치 응답이 되돌려진다.

구체적으로는, 리퀘스트 응답 처리부(46)는, n 사이클째에 페치 응답의 헤더(Rtn)를 수신하고, n+1 ~ 4 사이클째에 페치 응답의 데이터부(data)를 수신한다. 그리고, 시리얼 인터페이스(34)는, n+1 사이클째에 페치 응답의 헤더를 수신하고, n+2 ~ 5 사이클째에 페치 응답의 데이터부를 수신한다.

또한, 이 통상 모드에서의 동작의 사이에, 시험 어드레스 OVL_ADRS, 종료 어드레스 END_ADRS, 개시 어드레스 START_ADRS는 사용되지 않는다.

도 9는, 시험 모드의 동작에 대해서 설명하는 설명도이다. 시험 모드에서는, 리퀘스트 유지부(44)에 리퀘스트가 유지된 상태가 초기 상태이다. 또한, 시험 어드레스 처리부에는, 초기 상태에서 시험 어드레스 OVL_ADRS에 「O」, 종료 어드레스 END_ADRS에 「8」, 개시 어드레스 START_ADRS에 「O」이 세트되어 있는 것으로 한다. 또한, 도 9에는, 도 8과의 차이를 명확히 하기 위해, 3 사이클째로부터 동작을 개시하고 있다.

3 사이클째에 리퀘스트 유지부(44)가 유지하고 있는 페치 리퀘스트(Fch)는, 4 사이클째에 리퀘스트 판독부(45)로 이동하여 유지된다. 그리고, 5 사이클째에 페치 리퀘스트는 메모리 액세스 제어부(32)로 이동하고, 처리되어 페치 응답이 되돌려진다.

구체적으로는, 리퀘스트 응답 처리부(46)는, n 사이클째에 페치 응답의 헤더(Rtn)를 수신하고, n+1 ~ 4 사이클째에 페치 응답의 데이터부(data)를 수신한다. 그리고, 시리얼 인터페이스(34)는, n+1 사이클째에 페치 응답의 헤더를 수신하고, n+2 ~ 5 사이자이클째에 페치 응답의 데이터부를 수신한다.

도 8에 나타낸 통상 모드에서는, 시리얼 인터페이스(34)가 응답을 외부에 송신하는 것에 대해, 도 9에 나타낸 시험 모드에서는, 응답이 반환되어 송신측에 전해진다. 구체적으로는, 시리얼 인터페이스(34)의 송신측에서, n+2 사이클째에 페치 응답의 헤더를 유지하고, n+3 ~ 6 사이클째에 페치 응답의 데이터부를 유지한다.

따라서, 래치(41)는, n+3 사이클째에 페치 응답의 헤더를 유지하고, n+4 ~ 7 사이클째에 페치 응답의 데이터부를 유지한다.

시험 리퀘스트 처리부(42)는, n+3 사이클째에 래치(41)가 유지하고 있었던 페치 응답 헤더를, 스토어 요구(STR)로 재기입하여 리퀘스트 유지부(44)에 보낸다. 이 재기입 시에, 스토어 대상 어드레스는 시험 어드레스의 값 「0」이다. 그리고, 시험 리퀘스트 처리부(42)에 의해 어드레스 갱신이 지시되고, 시험 어드레스 처리부(43)는 n+4 사이클째에 시험 어드레스 OVL_ADRS의 값을 「1」로 갱신한다.

또한, n+4 ~ 7 사이클째에 래치(41)가 유지하고 있었던 페치 응답의 데이터부는, 그대로 리퀘스트 유지부(44)에 보내진다.

따라서, 리퀘스트 유지부(44)는, n+4 사이클째에 스토어 요구 헤더를 유지하고, n+5 ~ 8 사이클째에 데이터부를 유지하게 되고, 이 데이터부는 스토어 요구의 기입 데이터로서 취급되게 된다.

그 후, 리퀘스트 판독부(45)는, n+5 사이클째에 스토어 요구 헤더를 유지하고, n+6 ~ 9 사이클째에 데이터부를 유지하게 되고, 메모리 액세스 제어부(32)는, n+6 사이클째에 스토어 요구 헤더를 수신하고, n+7 ~ 10 사이클째에 데이터부를 수신하게 된다.

상술해 온 바와 같이, 본 실시예에 따른 시스템 칩(3)은, 시험용의 동작 모드를 가지고, 시험 모드에서는, 리퀘스트에 대한 응답을 반환하고, 새로운 리퀘스트로 변환해서 재사용한다. 그 때문에, CPU 등 다른 시스템 구성 요소의 조합 상태에 의존하지 않고 메모리에 대한 액세스 시험을 간이하고 효율적으로 실행할 수 있다.

또한, 리퀘스트의 응답을 신규 리퀘스트로 변환할 때에, 어드레스 레지스터에 의해 범위를 지정하고 있으므로, 적은 리퀘스트로 넓은 범위의 메모리 어드레스에 대한 액세스를 망라할 수 있다.

또한, 본 실시예에 따른 시스템 칩(3)은 시험 동작 시에 통상 동작과 동일한 회로를 사용하고, 실동작에 사용되는 것과 동일한 리퀘스트를 처리하고 있기 때문에, 메모리 단독이 아니라 회로 전체의 동작 검증, 시험을 실시할 수 있다.

또한, 시험 모드 동작 시에서도, 각 제어부가 통상 동작 시에 실시하는 데이터, 프로토콜의 체크는 유효한 채인 상태로 함으로써, 시험 모드 시의 데이터 기입, 판독 액세스 정상성(正常性)을 이들 체크에 의해 보장할 수 있다. 일례로서, DIMM(4)으로부터의 판독 데이터가 옳은 것인지의 여부는 DIMM 기입 시에 생성하는 ECC에 의한 체크에 의해 확인할 수 있고, 시리얼 인터페이스(34)로부터 도착하는 데이터의 정상성은 시리얼 인터페이스에 출력할 때에 생성하는 CRC의 체크에 의해 확인할 수 있다.

또한, 본 실시예에 따른 시스템 칩(3)은 액세스하는 어드레스 범위를 지정하며, 반영구적으로 액세스하고 접속하기 위해, CPU 없이 메모리 액세스의 러닝 시험을 실시할 수 있다. 또한, 개시 어드레스, 종료 어드레스, 기입, 판독 데이터 등의 변경, 확인을 실시할 경우는, 도 5에 나타낸 흐름도를 다시 실행하면 된다. 리퀘스트 유지부(44)로부터의 판독을 억지한 뒤에 일정 시간 기다리면, 처리 중인 리퀘스트는 모두 처리된 뒤에 리퀘스트 유지부에 대해 유지된 채 액세스가 정지되게 되기 때문에, 설정 변경 중에 동작하여 부작용(side effect)을 미치게 할 일은 없다.

또한, CPU측에서 어드레스가 경합할 것을 전제로 한 테스트 프로그램을 짜는 것으로, CPU(2)로부터의 액세스와 IO 제어 칩(5)으로부터의 액세스의 경합을 가미한 보다 복잡한 상태의 장시간 러닝 시험을 실시할 수 있다.

도 1은 본 실시예에 따른 시스템 칩의 개요 구성을 나타내는 개요 구성도.

도 2는 본 실시예에 따른 컴퓨터 시스템의 개요 구성을 나타내는 개요 구성도.

도 3은 시험 모드의 동작의 개요에 대해 설명하는 설명도.

도 4는 리퀘스트 패킷과 응답 패킷의 포맷에 대해 설명하는 설명도.

도 5는 감리부에 의한 시험 모드의 개시 동작에 대해 설명하는 흐름도.

도 6은 시험 리퀘스트 처리부의 처리 동작에 대해 설명하는 흐름도.

도 7은 시험 어드레스 처리부에 의한 시험 어드레스의 갱신 처리에 대해 설명하는 흐름도.

도 8은 통상 모드의 동작에 대해 설명하는 설명도.

도 9는 시험 모드의 동작에 대해 설명하는 설명도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 컴퓨터 시스템 2 : CPU

3 : 시스템 칩 4 : DIMM

5 : IO 제어 칩 6 : 디스크 장치

31 : CPU 인터페이스 32 : 메모리 액세스 제어부

33 : IO 리퀘스트 처리부 34 : 시리얼 인터페이스

41 : 칩 42 : 시험 리퀘스트 처리부

43 : 시험 어드레스 처리부 44 : 리퀘스트 유지부

45 : 리퀘스트 판독부 46 : 리퀘스트 응답 처리부

Claims

기억 장치에 대해 적어도 기입 요구와 판독 요구를 송출하는 요구 송출부와,

상기 요구 송출부가 송출한 요구에 대한 응답을 받는 응답 처리부와,

상기 응답 처리부가 받은 응답 중, 상기 판독 요구에 대한 응답인 판독 응답을 시험용의 기입 요구로 변환하고, 상기 기입 요구에 대한 응답인 기입 응답을 시험용의 판독 요구로 변환하는 시험 요구 처리부를 구비한 것을 특징으로 하는 요구 처리 장치.
제 1 항에 있어서,

상기 시험 요구 처리부는, 시험 모드와 통상 모드의 두 가지의 동작 모드를 가지고, 상기 시험 모드 시에 선택적으로 상기 판독 응답의 시험용의 기입 요구로의 변환과, 상기 기입 응답의 시험용의 판독 요구로의 변환을 실행하는 것을 특징으로 하는 요구 처리 장치.
제 1 항 또는 제 2 항에 있어서,

상기 시험 요구 처리부는, 상기 기입 응답 또는 상기 기입 응답의 패킷이 가지는 Opecode 필드를 재기입해서 상기 변환을 행하는 것을 특징으로 하는 요구 처리 장치.
제 1 항 또는 제 2 항에 있어서,

상기 시험용의 기입 요구에서의 기입 어드레스와, 상기 시험용의 판독 요구의 판독 어드레스를 지정하는 시험 어드레스 처리부를 더 구비한 것을 특징으로 하는 요구 처리 장치.
제 4 항에 있어서,

상기 시험 어드레스 처리부는, 미리 지정된 어드레스 범위를 반복해서 지정하는 것을 특징으로 하는 요구 처리 장치.
기억 장치에 대해 적어도 기입 요구와 판독 요구를 송출하는 요구 송출부와,

상기 요구 송출부가 송출한 요구에 대한 응답을 받는 응답 처리부와,

상기 응답 처리부가 받은 응답 중, 상기 판독 요구에 대한 응답인 판독 응답을 시험용의 기입 요구로 변환하고, 상기 기입 요구에 대한 응답인 기입 응답을 시험용의 판독 요구로 변환하는 시험 요구 처리부를 구비한 것을 특징으로 하는 요구 처리 시스템.
제 6 항에 있어서,

시험 모드와 통상 모드의 두 가지의 동작 모드를 가지고, 상기 시험 모드 동작 시에 상기 응답 처리부가 받은 응답을 상기 시험 요구 처리부에 반환하여 입력하는 반환 입력부를 더 구비하고, 상기 시험 요구 처리부는, 시험 모드와 통상 모 드의 두 가지의 동작 모드를 가지고, 상기 시험 모드 시에 선택적으로 상기 판독 응답의 시험용의 기입 요구로의 변환과, 상기 기입 응답의 시험용의 판독 요구로의 변환을 실행하는 것을 특징으로 하는 요구 처리 시스템.
제 6 항 또는 제 7 항에 있어서,

상기 시험 요구 처리부에 의한 동작 내용을 적어도 관리하는 시험 관리부를 더 구비한 것을 특징으로 하는 요구 처리 시스템.
기억 장치에 대해 기입 요구 또는 판독 요구를 송출하는 요구 송출 스텝과,

상기 요구 송출 스텝에서 송출한 요구에 대한 응답을 받는 응답 처리 스텝과,

상기 응답 처리 스텝에서 접수한 응답이 상기 판독 요구에 대한 응답이면 그 판독 응답을 시험용의 기입 요구로 변환하고, 상기 기입 요구에 대한 응답이면 그 기입 응답을 시험용의 판독 요구로 변환하는 시험 요구 처리 스텝과,

상기 시험용의 기입 요구 또는 상기 시험용의 판독 요구를 상기 기억 장치에 대해 송출하는 시험 요구 송출 스텝을 포함한 것을 특징으로 하는 액세스 시험 방법.