CN100426249C

CN100426249C - 具有负荷控制功能的速度转换装置和信息处理系统

Info

Publication number: CN100426249C
Application number: CNB2005100844044A
Authority: CN
Inventors: 河原林稔; 岛村贵之; 尾上建国; 梅崎康之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-16
Filing date: 2005-07-15
Publication date: 2008-10-15
Anticipated expiration: 2025-07-15
Also published as: JP2006260014A; KR20060101154A; US20060212285A1; US8812288B2; EP1715426A3; CN1834934A; JP4264422B2; EP1715426A2; KR100725473B1

Abstract

一种具有负荷控制功能的速度转换装置，包括第一接口单元(10)，用于仿真设备(2)并根据该仿真设备(2)的系统时钟进行操作；第二接口单元(20)，用于算术单元(3)并根据该算术单元(3)的系统时钟进行操作；以及负荷控制电路(30)，放置于该第一接口单元(10)与该第二接口单元(20)之间，其至少控制该仿真设备(2)上的输出到该仿真设备(2)的请求的负荷，或者控制所述算术单元(3)上的输出到所述算术单元(3)的请求的负荷。在对于待检验对象的性能检验或连接检验中，速度转换装置在吸收待检验对象和检验设备间的运行速度的差异时，能够改变对象上的发送到待检验对象的请求的负荷，或者检验设备上的发送到检验设备的负荷。

Description

具有负荷控制功能的速度转换装置和信息处理系统

技术领域

本发明涉及一种用于对待检验对象进行性能检验的技术，以及在待检验对象和连接到待检验对象的检验设备(例如，CPU：中央处理单元)之间的连接检验。

背景技术

当开发其上安装有半导体集成电路(例如LSI：大规模集成电路)的电子设备(例如，系统控制器)时，进行待检验的电子设备的性能检验、电子设备与连接到该电子设备的检验设备(例如，CPU：中央处理单元)的连接检验等，进而找出该电子设备(集成电路)中的缺点(缺陷等)、应被改进的部分等。

通过将待检验对象的电子设备加载(仿真)到仿真设备上，并通过速度转换装置(速度转换机构)将加载了待检验对象的仿真设备连接到检验设备上，从而进行性能检验和连接检验。

将速度转换装置置于仿真设备和检验设备之间的原因是由于检验设备是一个实际的机器其能以相对较高的速度运行，而仿真设备只能以相对于检验设备低的处理速度运行。通过设置速度转换装置，可以吸收仿真设备和检验设备之间的运行速度的差异。

现在，将参考图7说明一种已知的速度转换装置的结构。在图7中，SC(系统控制器)110是仿真设备，作为待检验对象的系统控制器在其上进行仿真，并且CPU 120作为检验设备。CPU 120可以是实际上连接于系统控制器的装置。

如图7所示，已知的速度转换装置100包括用于SC 100的输入/输出缓冲器101、用于CPU 120的输入/输出缓冲器102、放置于输入/输出缓冲器101和102之间以保存从SC 110发向CPU 120的事务处理(例如，请求)的速度差异吸收缓冲器103，以及放置于输入/输出缓冲器101和102之间以保存从CPU 120发向SC 110的事务处理的速度差异吸收缓冲器104。

速度差异吸收缓冲器103和104是具有标记提示结构的缓冲器。SC 110和CPU 120间的运行速度的差异被速度差异吸收缓冲器103和104吸收。

在速度转换装置100中，从CPU 120向低速SC 110发送事务处理的间隔进行简单的变化，使得事务处理逐渐在SC 110的方向上拥塞。

作为另外性能检验，提出了用于辅助系统开发的技术，集中于由单片系统构成的数据处理系统的软件和硬件(例如，参考下面的专利文献1)。

在待检验对象的性能检验或者待检验对象和检验设备的连接检验中，有效地找到待检验对象的缺点或应被改进的部分将有利于缩短待检验对象的开发或者优良装置的开发所需的时间。

从而，在性能检验或连接检验中，较为可取的是改变向待检验对象(例如，仿真设备)或者连接到待检验对象的检验设备发出事务处理的间隔、事务处理的发送定时、发送的事务处理的内容等，从而，改变由事务处理引起的待检验对象和检验设备上的负荷。

然而，上述的参考图7的已知速度转换装置100只能吸收待检验的SC110和CPU 120间的运行速度的差异，不能改变由事务处理引起的待检验对象或者检验设备上的负荷。专利文献1中公开的技术不能改变由事务处理引起的待检验对象或者检验设备上的负荷。

[专利文献1]国际公开WO02/063473。

发明内容

根据上述问题，本发明的目的是在待检验对象的运行检验或者待检验对象和检验设备的连接检验中，在吸收待检验对象和检验设备间的运行速度的差异时，能够改变由待检验对象发出的请求引起的待检验对象上的负荷，或者改变由检验设备发出的请求引起的检验设备上的负荷。

为了达到上述目的，本发明提供一种具有负荷控制功能的速度转换装置，该速度转换装置放置于其上置有待检验对象的仿真设备和连接到该仿真设备的算术单元之间，该算术单元基于该仿真设备对该仿真设备的请求的响应的运行，从而对该待检验对象进行检验，该速度转换装置吸收该仿真设备和该算术单元之间的运行速度的差异，该速度转换装置包括：第一接口单元，用于该仿真设备基于该仿真设备的系统时钟进行操作，起到该仿真设备的接口的作用；第二接口单元，用于该算术单元并基于该算术单元的系统时钟进行操作，起到与该算术单元的接口的作用；负荷控制电路，放置于该第一接口单元与该第二接口单元之间，其控制通过该第一接口单元输出到该仿真设备的请求所引起的该仿真设备上的负荷，或者控制通过该第二接口单元输出到该算术单元的请求所引起的该算术单元上的负荷。

优选地，该第一接口单元包括第一存储器单元，该第一存储器单元用于其基于该仿真设备的系统时钟执行写入由该仿真设备产生的请求的操作，以及基于该算术单元的系统时钟执行读取发向该算术单元的请求的操作。

优选地，该第二接口单元包括第二存储器单元，该第二存储器单元用于其基于该算术单元的系统时钟执行由该算术单元产生的写请求的操作，以及基于该仿真设备的系统时钟执行读取发向该仿真设备的请求的操作。

优选地，该具有负荷控制功能的速度转换装置，还包括第一输出间隔改变单元，用于改变向该仿真设备输出请求的间隔。

优选地，该具有负荷控制功能的速度转换装置，还包括第二输出间隔改变单元，用于改变对该算术单元输出请求的间隔。

优选地，该负荷控制电路包括用于产生发向该仿真设备的请求的产生单元。此时，优选地该产生单元包括：第一产生单元，用于通过使用存储于该仿真设备的高速缓存存储器中的数据，产生发向该仿真设备的请求；以及第二产生单元，用于通过使用未存储于该仿真设备的高速缓存存储器中的数据，产生对该仿真设备的请求。

优选地，该具有负荷控制功能的速度转换装置，还包括第一数据信息保存单元，用于保存在该仿真设备的该高速缓存存储器中保存的数据的数据信息；以及该第一产生单元基于保存于该第一数据信息保存单元中的数据信息，产生发向该仿真设备的请求。

优选地，该负荷控制电路包括产生单元，用于产生发向该算术单元的请求。此时，优选地该产生单元包括：第一产生单元，用于通过使用存储于该算术单元的高速缓存存储器中的数据，而产生发向该算术单元的请求；以及第二产生单元，用于通过使用未存储于该算术单元的高速缓存存储器中的数据，而产生发向该算术单元的请求。

此外，优选地，该具有负荷控制功能的速度转换装置，还包括第二数据信息保存单元，用于保存在该算术单元的该高速缓存存储器中保存的数据的数据信息；以及该第一产生单元基于保存于该第二数据信息保存单元中的数据信息，而产生发向该算术单元的请求。

根据本发明的该具有负荷控制功能的速度转换装置，分别具有用于待检验对象和检验设备的第一接口单元和第二接口单元，并且该负荷控制电路至少控制该对象上由发向该待检验对象的请求引起的负荷或者检验设备上的由发向该检验设备的请求引起的负荷，从而动态地改变待检验对象或检验设备上的请求的负荷。因此，能够极大的提高待检验对象的性能检验和待检验对象与检验设备间的连接检验的效率，这使得能够在较短的时间内较大的提高待检验对象的质量。

附图说明

图1是表示根据本发明的实施例的具有负荷控制功能的速度转换装置结构的框图；

图2是表示根据本发明的实施例的具有负荷控制功能的速度转换装置结构的框图；

图3是用于说明根据本发明的实施例的具有负荷控制功能的速度转换装置运行实例的示图；

图4是用于说明根据本发明的实施例的具有负荷控制功能的速度转换装置另一运行实例的示图；

图5是用于说明根据本发明的实施例的具有负荷控制功能的速度转换装置又一运行实例的示图；

图6是表示根据本发明的修改的速度转换装置的结构框图；

图7是表示已知速度转换装置的结构框图。

具体实施方式

后面，将会参考附图说明本发明的实施例。

[1]本发明的实施例

首先，参考图1和图2所示的框图，说明基于本发明实施例的具有负荷控制功能的速度转换装置(后面将简称为速度转换装置)的结构。

如图1所示，速度转换装置1放置于加载了作为待检验对象(仿真)的系统控制器的仿真设备(在图中表示为SC)和用于根据仿真设备2的运行而检验系统控制器(待检验对象)的算术单元(CPU：中央处理单元)3之间，其中该仿真设备2的运行是作为对发送到该仿真设备2的事务处理(这里是请求)的响应。速度转换装置1包括：SC接口控制电路(第一接口单元)10、CPU接口控制电路(第二接口单元)20、负荷控制电路(负荷控制电路)30、序列发生器(请求内容设置单元)40和设置单元50。

在FPGA(现场可编程门阵列)上配置速度转换装置1的SC接口控制电路10、CPU接口控制电路20、负荷控制电路30和序列发生器40(参考后面将要说明的图2)。

SC接口控制电路10是用于SC 2的接口，其根据SC 2的系统时钟运行并用于该仿真设备(后面简称为SC)。SC接口控制电路10包括：输入/输出缓冲器11、存储器单元(RAM：随机存取存储器；第一存储器单元)12和输出控制单元(第一输出间隔改变单元)13。

输入/输出缓冲器11从SC 2接收数据(请求等)，并向SC 2发送数据。

存储器单元12保存SC 2中与保存于存储器单元(例如，高速缓存)的数据相同的数据，并临时保存由SC 2产生的请求、对应于请求的响应等。

存储器单元12根据SC 2的系统时钟写入由SC 2产生的请求等，并根据CPU 3的系统时钟将请求等读出到算术单元(后面称为CPU)3。优选地，存储器单元12为双端口RAM。

输出控制单元13改变将发向SC 2的请求输出到SC 2的间隔(时间间隔)。例如，输出控制单元13允许以比从CPU 3发出请求的间隔更短的间隔而将从CPU 3发向SC 2的多个请求输出到SC 2，或者允许以比从CPU 3发出请求的间隔更长的间隔而将从CPU 3发向SC 2的多个请求输出到SC 2。由此，输出控制单元13能够改变SC 2上由于发送到SC 2的请求而引起的负荷。

CPU接口控制电路20是与CPU 3的接口，其根据CPU 3的系统时钟运行并用于CPU 3。CPU接口控制电路20包括：输入/输出缓冲器21、存储器单元(RAM：随机存取存储器；第二存储器单元)22以及输出控制单元(第二输出间隔改变单元)23。

输入/输出缓冲器21从CPU 3接收数据(请求等)，并向CPU 3传送数据。

存储器单元22保存CPU 3中与保存于存储器单元(例如，高速缓存)的数据相同的数据，并临时保存由CPU 3产生的请求或对应于请求的响应。

存储器单元22根据CPU 3的系统时钟写入由CPU 3产生的请求等，并根据SC2的系统时钟将请求等读出到SC 2。优选地，存储器单元22为双端口RAM。

输出控制单元23改变将发向CPU 3的请求输出到CPU 3的间隔(时间间隔)。例如，输出控制单元23允许以比从SC 2发出请求的间隔更短的间隔而将从SC 2发向CPU 3的多个请求输出到CPU 3，或者允许以比从SC 2发出请求的间隔更长的间隔而将从SC 2发向CPU 3的多个请求输出到CPU3。由此，输出控制单元23能够改变CPU 3上由于发送到CPU 3的请求而引起的负荷。

负荷控制电路30放置于SC接口控制电路10和CPU接口控制电路20之间，以控制经过用于SC 2的SC接口控制电路10的输出到SC 2的请求的负荷，并控制经过用于CPU 3的CPU接口控制电路20的输出到CPU 3的请求的负荷。

也就是说，负荷控制电路30将发送给SC 2的请求输出到SC 2的路径与CPU 2发送的路径不同，而是将CPU 3发出的请求的模式改变为与标准模式(发送状态)不同的另一模式并将请求输出到SC 2，从而控制SC 2上的请求的负荷。

此外，负荷控制电路30并不以原来的模式将从SC 2发出的请求输出到CPU 3，而是将模式改变为与标准模式不同的另一模式并将请求输出到CPU3，从而控制CPU 3上的请求的负荷。

如图2所示，负荷控制电路30包括：事务处理产生控制电路(产生单元)31、请求仲裁单元(第一输出顺序改变单元)36和请求仲裁单元(第二输出顺序改变单元)37。

事务处理产生控制电路31产生发向SC 2和CPU 3的请求。也就是，事务处理产生控制电路31根据从CPU 3发向SC 2的请求或者从SC 2对CPU 3的请求而分别独立的产生发向SC 2和CPU 3的事务处理(此处指请求)。

事务处理产生控制电路31包括高速缓存事务处理产生控制电路(第一产生单元)32和非高速缓存事务处理产生控制电路(第二产生单元)35。

高速缓存事务处理产生控制电路32通过使用SC 2和CPU 3提供的存储器单元(例如，高速缓存存储器，未示出)中保存的数据，而分别产生对SC2和CPU 3的请求。高速缓存事务处理产生控制电路32包括：SC高速缓存标签(图中表示为SC高速缓存TAG；第一数据保存单元)，用于保存反映了在SC 2的高速缓存存储器中保存的数据内容的数据信息(TAG信息)；CPU高速缓存标签(图中表示为CPU高速缓存TAG；第二数据保存单元)，用于保存反映了在CPU 3的高速缓存存储器中保存的数据内容的数据信息(TAG信息)。

高速缓存事务处理产生控制单元32根据保存于SC高速缓存标签33的数据信息，通过使用保存于SC 2中的高速缓存存储器的数据而产生发向SC2的请求。

同样，高速缓存事务处理产生控制单元32根据保存于CPU高速缓存标签34的数据信息，通过使用保存于CPU 3中的高速缓存存储器的数据而产生对CPU 3的请求。

非高速缓存事务处理产生控制电路35通过使用SC 2的高速缓存存储器中未保存的数据而产生发向SC 2的请求，并且同样通过使用CPU 3的高速缓存存储器中未保存的数据而产生发向CPU3的请求。

非高速缓存事务处理产生控制电路35可以根据保存于高速缓存事务处理产生控制电路32中的SC高速缓存标签33或CPU高速缓存标签34的数据信息，或者不根据保存于SC高速缓存标签33或CPU高速缓存标签34的数据信息。另一种情况下，非高速缓存事务处理产生控制电路35能够通过使用SC 2和CPU 3的高速缓存存储器中未保存的数据而产生请求。

请求仲裁单元36选择发向SC 2的请求，从而在对SC 2的请求中改变了发向SC 2的请求的顺序。

也就是说，请求仲裁单元36并不按照产生请求的顺序而向SC 2输出由CPU 3、高速缓存事务处理产生控制电路32和/或非高速缓存事务处理产生控制电路35产生的多个请求，而是改变输出请求的顺序再将请求发向SC接口控制电路10(即此处的输出控制单元13)。从而，可能增加SC 2上的负荷。

请求仲裁单元37选择发向CPU 3的请求，从而改变发向CPU 3的请求的顺序。

也就是说，请求仲裁单元37并不按照产生请求的顺序而向CPU 3输出由SC 2、高速缓存事务处理产生控制电路32和/或非高速缓存事务处理产生控制电路35产生的多个请求，而是改变输出请求的顺序再将请求发向CPU接口控制电路20(即此处的输出控制单元23)。从而，可能增加CPU 3上的负荷。

现在，将参考图3到图5，说明SC 2、CPU 3和速度转换装置1的运行。在图3和图5中，相同的参考符号表示相同或相应的部分，从而省略了其详细描述。在图3到图5中，参考符号t1到tn表示处理周期单元(CPU 3的系统时钟单元)，并且T1到Tn表示处理周期单元(SC 2的系统时钟单元)。

首先，将参考图3说明SC 2上的请求的负荷没有改变的情况下的标准运行。如图3所示，当CPU 3产生两个请求并从CPU 3发向SC 2(参考箭头c1和c2，以及t1和t5)时，通过速度转换装置1将两个请求输出到SC 2(参考箭头f1和f2，以及T1和T4)。SC 2按照其收到两个请求的顺序而执行两个请求，并将对于请求的响应告知CPU 3(参考箭头s1和s2，以及T6和T9)。CPU 3从速度转换装置1接收响应(参考箭头f1和f4，以及t28和t40)，从而完成处理。

当速度转换装置1按照产生请求的顺序向SC 2发送由CPU 3产生的请求时，即使CPU 3以三个周期的间隔(参考t1到t5)发出请求，SC 2只以两个周期的间隔(参考T1到T4)接收请求。从而，看起来运行速度低于CPU

3的SC 2上的请求间隔变短了。

当输出控制单元13缩短输出请求的时间间隔时，SC 2收到的两个请求的间隔变得更短，从而增加了SC 2上的由CPU 3发出的请求的负荷。

下面，将参考图4，说明事务处理产生控制电路31产生发向SC 2的请求的情况。如图4所示，CPU 3向SC 2发出两个请求(参考箭头c1和c2，以及t1和t8)。在通过速度转换装置1将上述两个请求输出到SC 2(参考箭头f1和f3，以及T1和T5)时，事务处理产生控制电路31产生另一请求并将其发送到SC 2(参考箭头f2和f3)，则SC 2按照其收到三个请求的顺序执行处理，并作出响应(参考箭头s1、s2和s3，以及T6、T8和T10)。

这种情况下，通过速度转换装置1将对于CPU 3发出的请求的响应输出到CPU 3(参考箭头f4和f5，以及t28和t44)。然而，速度转换装置1接收对于从事务处理产生控制电路31发出的请求的响应，在SC高速缓存标签33中保存(参考箭头s2)，并不传送到CPU 3。

事务处理产生控制电路31产生发向SC 2的请求，从而增加了SC 2上的请求的负荷。

在图4所示实例中，即使当事务处理产生控制电路31在CPU 3发出第二请求之后产生发向SC 2的请求(参考箭头c2)时，请求仲裁单元36改变输出到SC 2的请求的顺序，从而如图4所示，可能在将CPU 3产生的第二请求发送到SC 2之前输出事务处理产生控制电路31产生的请求。

下面，参考图5，说明改变了CPU 3上的发向CPU 3的请求的负荷的情况。如图5所示，通过速度转换装置1，将从CPU 3发向SC 2的请求输出到SC 2(参考箭头c1和f1，以及t1和T1)。在CPU 3接收到来自SC 2的对于该请求的响应(参考箭头s1和f3，以及T4和t20)之前，此时事务处理产生控制电路31产生发向CPU 3的请求(参考箭头f2和t7)，CPU 3执行该请求的处理，并响应速度转换装置1(参考箭头c2和t12)。

该响应并未传送到SC 2，而是在连接到速度转换装置1中的负荷产生控制电路30的数据缓冲器(未示出)中保存。当存在回写数据时，该回写数据保存在相关数据缓冲器中。

也就是说，该数据缓冲器用于保存由事务处理产生控制电路产生的、从SC 2或者CPU 3发出的请求的响应。该数据缓冲器保存对于由事务处理产生控制电路31发出的请求的响应，并且SC高速缓存标签33和CPU高速缓存标签34保存关于保存于数据缓冲器中的数据的数据信息，从而，SC 2和CPU3能够根据该请求(在假设对于由事务处理产生控制电路31产生的请求的响应保存于SC 2或CPU 3中的情况下发出的请求)处理其后发出的请求。即使当事务处理产生控制电路31独立的发出请求时，也可能保持保存于SC 2的数据和保存于CPU 3的数据间的相关性。

如上所述，事务处理产生控制单元31产生发向CPU 3的请求，从而增加了CPU 3上的请求的负荷。

当通过速度转换装置1从SC 2向CPU 3发送请求时(参考箭头s2和f4，以及T6和t28)，CPU 3通过速度转换装置1向SC 2输出对于该请求的响应(参考箭头c3和f5，以及t33和T9)。当CPU 3不响应来自于SC 2的该请求时，只要经过查询CPU高速缓存标签34而发现CPU高速缓存标签34中保存了关于待响应数据的数据信息(参考箭头f6)，则上述数据缓冲器(未示出)响应SC 2。

下面，将参考图1和图2，说明序列发生器40和设置单元50。

序列发生器40设置由事务处理产生控制电路31(高速缓存事务处理产生控制电路32和非高速缓存事务处理产生控制电路35)产生的对SC 2和CPU 3的请求的内容。

由于在速度转换装置1中的FPGA 1’上设置负荷控制电路30，序列发生器40将事务处理产生控制电路31的序列设置文件重新写入由事务处理产生控制电路31产生的、发向SC 2或CPU 3的请求的指定(设置)内容。

当序列发生器40设置由事务处理产生控制电路31产生的请求的内容时，需要编译FPGA 1’。

设置单元50设置输出控制单元13和23、事务处理产生控制电路31以及请求仲裁单元36和37的运行。此处，设置单元50由双列直插式开关构成，其中该双列直插式开关例如由操作员进行人工操作。

如图2所示，设置单元50包括第一设置单元(第一输出间隔设置单元)51、第二设置单元(第二输出间隔设置单元)52、第三设置单元(第三输出间隔设置单元)53、第四设置单元(第四输出间隔设置单元)54和第五设置单元(第五输出间隔设置单元)55。

第一设置单元51设置多个请求的输出间隔(输出时间间隔)，该多个请求由SC接口控制电路10中的输出控制单元13输出到SC 2。

第一设置单元51能够将由输出控制单元13输出到SC 2的多个请求的输出时间间隔(基于SC 2的系统时钟的时间间隔)灵活地改变为另一时间间隔，该时间间隔与产生这些请求的时间间隔不同。从而，可能以比产生请求的时间间隔更短的时间间隔输出至少由CPU 3或事务处理产生控制电路31产生的多个请求，从而增加了SC 2上的负荷。另一方面，也可能以比产生请求的时间间隔更长的时间间隔输出多个请求，从而降低了SC 2上的负荷。

第一设置单元51设置由输出控制单元23向SC 2输出的多个请求的输出间隔模式，使其从标准模式变成不同模式(调试模式)，以按照如上所述的方式改变SC 2上的负荷，从而能够容易的找到作为检验对象的SC 2中的缺陷或应被改进的部分。

当事务处理产生控制电路31通过序列发生器40而产生对SC 2的特定请求时，优选地，从SC 2收到该请求时开始到SC 2完成基于该请求的处理为止的期间内不再向SC 2输出其他的请求，以便检验基于该请求的SC 2的运行。为此，当通过序列发生器40向SC 2发出特定请求时，优选地，第一设置单元51将输出控制单元13发出的请求的输出模式设置为顺序模式，在该模式中，从SC 2收到该请求时开始到SC 2完成基于该请求的处理为止的期间内不再向SC 2输出其他的请求。

与第一设置单元51设置由输出控制单元13输出的请求的输出间隔一样，第二设置单元52设置由CPU接口控制电路20中的输出控制单元23向CPU 3输出的请求的输出间隔。

也就是，第二设置单元52将由输出控制单元23向CPU 3输出的多个请求的输出时间间隔(基于CPU 3的系统时钟的时间间隔)，设置为比产生这些请求的时间间隔更短的时间间隔，并将请求输出到CPU 3，从而能够增加CPU 3的负荷。另一方面，第二设置单元52设置比产生请求的时间间隔更长的时间间隔，并输出请求，从而降低CPU 3的负荷。

由于第二设置单元52将由输出控制单元向SC 2输出的多个请求的输出间隔的模式设置为调试模式，以便按照如上所述改变SC 2上的负荷，可能有效地进行CPU 3上的性能检验。

当事务处理产生控制电路31通过序列发生器40产生发向CPU 3的特定请求时，第二设置单元52能够将由输出控制单元23输出的请求的输出模式设置为顺序模式，在该模式中从CPU 3收到该请求时开始到CPU 3完成基于该请求的处理为止的期间内不再向CPU 3输出其他的请求。

第三设置单元53设置通过事务处理产生控制电路31产生请求的模式，设置事务处理产生控制电路31是否产生发向SC 2或CPU 3的请求。

也就是，第三设置单元53设置高速缓存事务处理产生控制电路32是否产生请求，以及非高速缓存事务处理产生控制电路35是否产生请求。

从而，第三设置单元53将事务处理产生控制电路31设置为：(1)高速缓存存取产生模式，其中只有高速缓存事务处理产生控制电路32产生请求；(2)非高速缓存存取产生模式，其中只有非高速缓存事务处理产生控制电路35产生请求；或者(3)随机存取产生模式，其中高速缓存事务处理产生控制电路32和非高速缓存事务处理产生控制电路35都产生请求。

在上述产生模式(1)到(3)的每一种模式中，第三设置单元53能够设置：(a)读模式，其中只产生读取请求；(b)写模式，其中只产生写请求；或者(c)读/写请求模式，用于产生读请求和写请求两个请求。

第四设置单元54设置由请求仲裁单元36改变发出请求的顺序。也就是，如前面的参考图4的说明，第四设置单元54能够在CPU 3发出的多个请求之间插入由事务处理产生控制电路31产生的请求，并将请求向SC 2发出。

第五设置单元55设置由请求仲裁单元37改变发出请求的顺序。与第四设置单元相似，例如，第五设置单元55能够在SC 2发出的多个请求之间插入由事务处理产生控制电路31产生的请求，并将请求向CPU 3发出。

设置单元50能够结合第一设置单元51到第五设置单元55的设置，并且即使当速度转换装置1运行时，也能执行第一设置单元51到第五设置单元55设置的各种设置。

如上所述，根据本发明实施例的具有负荷控制功能的速度转换装置1具有：SC接口控制电路10和CPU接口控制电路20，其能分别独立的用于SC2和CPU 3；以及负荷控制电路30，用于控制SC 2和CPU 3上的发向SC 2和CPU 3的请求的负荷。由此，速度转换装置1能够主动地改变(作为待检验对象的)SC 2上和CPU 3上的请求的负荷。从而，可能极大的提高待检验对象(SC 2)的性能检验和待检验对象与CPU 3间的连接检验的效率，其能够在较短的时间周期内提高待检验对象的质量。

具体讲，SC接口控制电路10中的输出控制单元13能够缩短或加大发向SC 2的多个请求的输出间隔。从而可以改变SC 2上的负荷，提高性能检验和连接检验的有效性。

由于设置单元50中的第一设置单元51能够设置由输出控制单元13输出的多个请求的输出间隔，速度转换装置1的操作员(后面简称为操作员)能够灵活地设置由输出控制单元13输出的多个请求的输出间隔，以便对待检验对象更有效地进行检验。

由于CPU接口控制电路20中的输出控制单元23能够改变发向CPU 3的多个请求的输出间隔，从而可能改变CPU 3上的负荷，其允许有效地进行性能检验和连接检验。

此外，由于设置单元50中的第二设置单元52能够设置由输出控制单元23输出的多个请求的输出间隔，操作员能够灵活地设置由输出控制单元23输出的多个请求的输出间隔，其允许有效地进行连接检测。

此外，由于负荷控制电路30中的事务处理产生控制电路31能够独立的产生发向SC 2和CPU 3的请求，其能产生在SC 2和CPU 3运行期间非正常产生的请求。从而能够容易的增加SC 2和CPU 3上的负荷，其允许有效地进行性能检验和连接检验。

事务处理产生控制电路31中的高速缓存事务处理产生控制电路32能够基于SC高速缓存标签33和CPU高速缓存标签34并利用保存于SC 2和CPU

3中的数据而产生请求。从而能够产生操作员期望检验的请求。

事务处理产生控制电路31中的非高速缓存事务处理产生控制电路35能够使用没有保存于SC 2和CPU 3中的数据而产生请求。从而能够进一步提高SC 2和CPU 3上的负荷，其允许有效地进行性能检验和连接检验。

设置单元50中的第三设置单元53能够设置用于由事务处理产生控制电路31产生请求的模式(也就是，上述的高速缓存存取产生模式、非高速缓存存取产生模式和随机存取产生模式)。从而操作员能够指定由事务处理产生控制电路31产生的请求(也就是，操作员能够指定高速缓存事务处理产生控制电路32是否产生请求，或者是否由非高速缓存事务处理产生控制电路32产生请求)，其允许有效地进行性能检验和连接检验。

序列发生器40能够指定由事务处理产生控制电路31产生的请求的内容。从而操作员能够灵活地产生其期望验证的请求，并能够检验由待验证请求引起的性能。这允许有效地进行性能检验和连接检验。

为SC 2和CPU 3分别设置总线接口控制单元(接口控制电路)，将来自于SC 2或CPU 3的、对于由事务处理产生控制电路31产生的请求的响应存储于连接到负荷控制电路30的数据缓冲器中，并且将该响应的数据信息存储于SC高速缓存标签33或CPU高速缓存标签34。从而，即使当事务处理产生控制电路31独立的产生请求时，也能够保持SC 2和CPU 3之间的数据的相关性。

负荷控制电路30中的请求仲裁单元36能够将对SC 2的多个请求的输出顺序改变为与产生这些请求的顺序不同的顺序。从而，能够增加SC 2上的负荷，以进行有效地进行性能检验和连接检验。

设置单元50中的第四设置单元54能够设置由请求仲裁单元36改变的多个请求的输出顺序。从而，操作员能够灵活地设置将输出到SC 2的请求的顺序，其允许更有效地进行性能检验和连接检验。

负荷控制电路30中的请求仲裁单元37能够将对CPU 3的多个请求的输出顺序改变为与产生这些请求的顺序不同的顺序。从而，能够增加CPU 3上的负荷，其允许有效地进行连接检验。

此外，由于设置单元50中的第五设置单元55能够设置由请求仲裁单元37改变的多个请求的输出顺序，操作员能够灵活地设置将输出到CPU 3的请求的顺序，其允许更有效地进行连接检验。

对于由设置单元50的第一设置单元51到第五设置单元55所作的设置，能够进行适当的组合和执行。从而，操作员能够灵活地组合其期望检验的多个操作(即，操作员期望检验的请求的种类、输出间隔、输出顺序等)，并且设置操作，以及即使在速度转换装置1处于正常运行时，也执行由第一设置单元51到第五设置单元55做出的设置。从而，操作员能够在运行期间灵活地调节发向SC 2和CPU 3的请求的负荷，并执行有效地进行检验，以便加速待检验对象的开发并提高质量。

SC接口控制电路10中的存储器单元12用于SC 2并基于SC 2的系统时钟，并且用于CPU 3(此处为负荷控制电路30)并基于CPU 3的系统时钟。CPU接口控制电路20中的存储器单元22用于CPU 3并基于CPU 3的系统时钟，并且用于SC 2并基于SC 2的系统时钟。从而，能够保证吸收SC(仿真设备)2和CPU 3间的运行速度的差异。

[2]其他

注意，本发明并未限制于上述实例，而是能够在不脱离本发明的范围的情况下进行各种方式的改变。

在上述实施例中，设置单元50例如双列直插式开关构成。然而，本发明并未限制于该实施例。

在上述实施例中，速度转换装置1具有负荷控制电路30。然而，如果没有必要控制SC 2或CPU 3上的请求的负荷，如图6所示，速度转换装置1能够被配置为速度转换装置1”，其包括与SC 2的总线接口单元4、与CPU 3的总线接口单元5以及存储单元(在图中表示为RAMs)6和7。

与上述的SC接口控制电路10相似，总线接口单元4用于SC 2并基于SC 2的系统时钟。

与上述的CPU接口控制电路20相似，总线接口单元5用于CPU 3并基于CPU 3的系统时钟。

存储器单元6与上述的存储器单元12相同。存储器单元7与上述的存储器单元22相同。

根据本发明的修改的速度转换装置1”能够以很简单的结构吸收SC 2和CPU 3间的运行速度的差异。通过在配置有速度转换装置1”的FPGA上实现上述的图7中的已知速度转换装置100中的总线接口单元，能够配置出总线接口单元4和5，从而能够在短时间内容易地实现速度转换装置1”。

Claims

1. 一种具有负荷控制功能的速度转换装置，该速度转换装置放置于其上置有仿真待检验对象的仿真设备(2)和连接到所述仿真设备(2)的算术单元(3)之间，该算术单元(3)基于所述仿真设备(2)对发向该仿真设备(2)的请求的响应的运行，从而对所述的待检验对象进行检验，该速度转换装置吸收所述仿真设备(2)和所述算术单元(3)之间的运行速度的差异，所述速度转换装置包括：

第一接口单元(10)，用于所述仿真设备(2)，根据所述仿真设备(2)的系统时钟进行操作，起到所述仿真设备(2)的接口的作用；

第二接口单元(20)，用于所述算术单元(3)，根据所述算术单元(3)的系统时钟进行操作，起到与所述算术单元(3)的接口的作用；

负荷控制电路(30)，放置于所述第一接口单元(10)与所述第二接口单元(20)之间，其控制至少所述仿真设备(2)上的负荷或所述算术单元(3)上的负荷之一，其中所述仿真设备(2)上的负荷是通过所述第一接口单元(10)输出到所述仿真设备(2)的请求所引起的，所述算术单元(3)上的负荷是通过所述第二接口单元(20)输出到所述算术单元(3)的请求所引起的。

2. 如权利要求1所述的具有负荷控制功能的速度转换装置，其中所述第一接口单元(10)包括第一存储器单元(12)，该第一存储器单元(12)用于基于所述仿真设备(2)的系统时钟执行写入由所述仿真设备(2)产生的请求的操作，以及基于所述算术单元(3)的系统时钟执行读取发向所述算术单元(3)的请求的操作。

3. 如权利要求1或2所述的具有负荷控制功能的速度转换装置，其中所述第二接口单元(20)包括第二存储器单元(22)，该第二存储器单元(22)用于基于所述算术单元(3)的系统时钟执行写入由所述算术单元(3)产生的请求的操作，以及基于所述仿真设备(2)的系统时钟执行读取发向所述仿真设备(2)的请求的操作。

4. 如权利要求1所述的具有负荷控制功能的速度转换装置，还包括第一输出间隔改变单元(13)，用于改变向所述仿真设备(2)输出请求的间隔。

5. 如权利要求4所述的具有负荷控制功能的速度转换装置，还包括第一输出间隔设置单元(51)，用于设置由所述第一输出间隔改变单元(13)改变的请求输出间隔。

6. 如权利要求1所述的具有负荷控制功能的速度转换装置，还包括第二输出间隔改变单元(23)，用于改变对所述算术单元(3)输出请求的间隔。

7. 如权利要求6所述的具有负荷控制功能的速度转换装置，还包括第二输出间隔设置单元(52)，用于设置由所述第二输出间隔改变单元(23)改变的请求输出间隔。

8. 如权利要求1所述的具有负荷控制功能的速度转换装置，其中所述负荷控制电路(30)包括用于产生发向对所述仿真设备(2)的请求的产生单元(31)。

9. 如权利要求8所述的具有负荷控制功能的速度转换装置，其中所述产生单元(31)包括：

第一产生单元(32)，用于通过使用存储于所述仿真设备(2)的高速缓存存储器中的数据，而产生发向所述仿真设备(2)的请求；以及

第二产生单元(35)，通过使用未存储于所述仿真设备(2)的高速缓存存储器中的数据，而产生发向所述仿真设备(2)的请求。

10. 如权利要求9所述的具有负荷控制功能的速度转换装置，还包括第一数据信息保存单元(33)，用于保存在所述仿真设备(2)的所述高速缓存存储器中保存的数据的数据信息；以及

所述第一产生单元(32)，基于保存于所述第一数据信息保存单元(33)中的数据信息，而产生发向所述仿真设备(2)的请求。

11. 如权利要求1所述的具有负荷控制功能的速度转换装置，其中所述负荷控制电路(30)包括产生单元(31)，用于产生发向所述算术单元(3)的请求。

12. 如权利要求11所述的具有负荷控制功能的速度转换装置，其中所述产生单元(31)包括：

第一产生单元(32)，用于通过使用存储于所述算术单元(3)的高速缓存存储器中的数据，而产生发向所述算术单元(3)的请求；以及

第二产生单元(35)，用于通过使用未存储于所述算术单元(3)的高速缓存存储器中的数据，而产生发向所述算术单元(3)的请求。

13. 如权利要求12所述的具有负荷控制功能的速度转换装置，还包括第二数据信息保存单元(34)，用于保存在所述算术单元(3)的所述高速缓存存储器中保存的数据的数据信息；以及

所述第一产生单元(32)基于保存于所述第二数据信息保存单元(34)中的数据信息，而产生发向所述算术单元(3)的请求。

14. 如权利要求8所述的具有负荷控制功能的速度转换装置，还包括请求内容设置单元(40)，用于设置由所述产生单元(31)产生的请求的内容。

15. 如权利要求8所述的具有负荷控制功能的速度转换装置，还包括模式设置单元(53)，用于设置所述产生单元(31)用以产生请求的模式。

16. 如权利要求1所述的具有负荷控制功能的速度转换装置，其中所述的负荷控制电路(30)包括第一输出顺序改变单元(36)，用于改变向所述仿真设备(2)输出请求的顺序。

17. 如权利要求16所述的具有负荷控制功能的速度转换装置，还包括第一输出顺序设置单元(54)，用于设置由所述第一输出顺序改变单元(36)改变的顺序。

18. 如权利要求1所述的具有负荷控制功能的速度转换装置，其中所述的负荷控制电路(30)包括第二输出顺序改变单元(37)，用于改变向所述算术单元(3)输出请求的顺序。

19. 如权利要求18所述的具有负荷控制功能的速度转换装置，还包括第二输出顺序设置单元(55)，用于设置由所述第二输出顺序改变单元(37)改变的顺序。

20. 一种信息处理系统，包括：

仿真设备(2)，仿真待检验对象；

算术单元(3)，连接到所述仿真设备(2)，基于所述仿真设备(2)的运行检验所述对象，所述仿真设备(2)的运行作为对发向所述仿真设备(2)的请求的响应；以及

具有负荷控制功能的速度转换装置(1)，放置于所述仿真设备(2)和所述算术单元(3)之间，吸收所述仿真设备(2)和所述算术单元(3)间的运行速度的差异，

其中所述速度转换装置(1)包括

第二接口单元(20)，用于所述算术单元(3)，根据所述算术单元(3)的系统时钟操作，起到所述算术单元(3)的接口的作用；

负荷控制电路(30)，放置于所述第一接口单元(10)与所述第二接口单元(20)之间，其控制至少所述仿真设备(2)上的负荷或所述算术单元(3)上的负荷之一，其中所述仿真单元(2)上的负荷是通过所述第一接口单元(10)输出到所述仿真设备(2)的请求所引起的，所述算术单元(3)上的负荷是通过所述第二接口单元(20)输出到所述算术单元(3)的请求所引起的。