JP6127907B2 - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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Description
上述の説明のように従来技術では、デバイスからの完了通知を待たなければ、1次キャッシュコントローラを内蔵するCPUコアから、2次キャッシュコントローラに対して、次のノンキャッシュリクエストを発行することができない。しかしながら、CPUコアからデバイスの完了通知を待たずに、連続でノンキャッシュリクエストを発行できる場合があるにも関わらず、一律にデバイスの完了通知を待つ方式としたのでは、ノンキャッシュリクエストの処理効率が悪くなってしまう。
図6は、アクセスリクエスト発行処理の動作の別の一例を示す図である。まず命令コントローラ31から1次キャッシュコントローラ33にリクエストIU−REQ1が発行される。このリクエストIU−REQ1に対応するTTEeが0である場合、ノンキャッシュリクエストNC−REQ1が、1次キャッシュコントローラ33から2次キャッシュコントローラ22へと発行される。ここで、次のリクエストIU−REQ2及びIU−REQ3が命令コントローラ31から発行され、対応するTTEeが0である場合、対応するノンキャッシュリクエストNC−REQ2及びNC−REQ3は、1次キャッシュコントローラ33で待機する。
11 メインメモリ
12 外部装置
13 他CPU
21−1乃至21−n CPUコア
22 2次キャッシュコントローラ
23 システムコントローラ
24 2次キャッシュメモリ
30 演算器
31 命令コントローラ
32 1次キャッシュメモリ
33 1次キャッシュコントローラ
34 TLB
35 メモリコントローラ
36 PCIeコントローラ
37 CPUインタフェースコントローラ
38−1乃至38−n アドレス判断部
39 選択部
40 応答部
Claims (7)
- キャッシュメモリと、
前記キャッシュメモリを制御する第1のコントローラと、
前記キャッシュメモリを介さずにアクセスされるノンキャッシュ空間が割り当てられた第2のコントローラと、
を含み、前記第1のコントローラは、前記ノンキャッシュ空間への第1及び第2のアクセスリクエストの処理順序が追い越し可能であり且つ前記第1及び第2のアクセスリクエストのアクセス先が同一である条件が満される場合、前記第2のコントローラへ先に発行した前記第1のアクセスリクエストに対する前記第2のコントローラからの完了通知を待たずに前記第2のアクセスリクエストを前記第2のコントローラに発行し、前記条件が満たされない場合、前記第2のコントローラへ先に発行した前記第1のアクセスリクエストに対する前記第2のコントローラからの完了通知を待ってから前記第2のアクセスリクエストを前記第2のコントローラに発行することを特徴とする演算処理装置。 - 前記第2のコントローラは複数のコントローラを含み、前記第1及び第2のアクセスリクエストが前記複数のコントローラのうちの1つの同一のコントローラにアクセスする場合に、前記第1のコントローラは、前記第1及び第2のアクセスリクエストのアクセス先が同一であると判定することを特徴とする請求項1記載の演算処理装置。
- 前記第1のコントローラは、1次キャッシュコントローラと2次キャッシュコントローラとを含み、
前記1次キャッシュコントローラは、前記ノンキャッシュ空間への前記第1及び第2のアクセスリクエストの処理順序が追い越し可能であると判定した場合、前記2次キャッシュコントローラへ先に発行した前記第1のアクセスリクエストに対する前記2次キャッシュコントローラからの応答を待ってから前記第2のアクセスリクエストを前記2次キャッシュコントローラに発行し、前記ノンキャッシュ空間への前記第1及び第2のアクセスリクエストの処理順序が追い越し可能でないと判定した場合、前記2次キャッシュコントローラへ先に発行した前記第1のアクセスリクエストに対する前記第2のコントローラからの完了通知を待ってから前記第2のアクセスリクエストを前記2次キャッシュコントローラに発行し、
前記2次キャッシュコントローラは、前記第1のアクセスリクエストを前記第2のコントローラに発行すると、前記完了通知を待つことなく前記応答を前記1次キャッシュコントローラに送信する
ことを特徴とする請求項1又は2記載の演算処理装置。 - 前記第1のコントローラは、前記ノンキャッシュ空間への複数のアクセスリクエストの処理順序が追い越し可能であるが前記複数のアクセスリクエストのアクセス先が同一でない場合、前記第2のコントローラへ先に発行した全てのアクセスリクエストに対する前記第2のコントローラからの完了通知を待ってから、次のアクセスリクエストを前記第2のコントローラに発行することを特徴とする請求項1乃至3何れか一項記載の演算処理装置。
- 論理アドレスを物理アドレスに変換するために用いるTLBを更に含み、
前記第1のコントローラは、前記TLBに含まれる情報に基づいて、前記ノンキャッシュ空間への前記第1及び第2のアクセスリクエストの処理順序が追い越し可能であるか否かを判定することを特徴とする請求項1乃至4何れか一項記載の演算処理装置。 - キャッシュメモリと、前記キャッシュメモリを制御する第1のコントローラと、前記キャッシュメモリを介さずにアクセスされるノンキャッシュ空間が割り当てられた第2のコントローラとを含む演算処理装置において、
前記ノンキャッシュ空間への第1及び第2のアクセスリクエストの処理順序が追い越し可能である第1の条件が満たされるか否かを判定し、
前記第1及び第2のアクセスリクエストのアクセス先が同一である第2の条件が満たされるか否かを判定し、
前記第1の条件及び前記第2の条件の両方が満たされる場合、前記第2のコントローラへ先に発行した前記第1のアクセスリクエストに対する前記第2のコントローラからの完了通知を待たずに、前記第2のアクセスリクエストを前記第1のコントローラから前記第2のコントローラに発行し、
前記第1の条件及び前記第2の条件の少なくとも一方が満たされない場合、前記第2のコントローラへ先に発行した前記第1のアクセスリクエストに対する前記第2のコントローラからの完了通知を待ってから、前記第2のアクセスリクエストを前記第1のコントローラから前記第2のコントローラに発行する
ことを特徴とする演算処理装置の制御方法。 - 前記第2のコントローラは複数のコントローラを含み、前記第1及び第2のアクセスリクエストが前記複数のコントローラのうちの1つの同一のコントローラにアクセスする場合に、前記第1のコントローラは、前記第2の条件が満たされると判定することを特徴とする請求項6記載の演算処理装置の制御方法。
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US5642494A (en) * | 1994-12-21 | 1997-06-24 | Intel Corporation | Cache memory with reduced request-blocking |
US5659710A (en) * | 1995-11-29 | 1997-08-19 | International Business Machines Corporation | Cache coherency method and system employing serially encoded snoop responses |
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US6038642A (en) * | 1997-12-17 | 2000-03-14 | International Business Machines Corporation | Method and system for assigning cache memory utilization within a symmetric multiprocessor data-processing system |
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