JP2000049287A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 機能評価中に機能未確定部の回路構成を変更
でき、かつ実動作で機能検証が可能で、短期間でシステ
ムＬＳＩを開発するための半導体集積回路装置を提供す
る。 【解決手段】 システムＬＳＩチップ１は回路確定部１
２とゲートアレイからなる回路未確定部１１を有する。
プログラマブルな半導体集積回路としてＦＰＧＡを有す
るＦＰＧＡチップ２を用いる。システムＬＳＩチップ１
の主面とＦＰＧＡチップ２の主面とを対向させ、チップ
貼り合わせ構造とするが、回路未確定部１１のパッド１
１ａとＦＰＧＡチップ２のパッド２１ａとをバンプ２２
を介して接続する。システムＬＳＩチップ１の内部では
回路確定部１２と回路未確定部１１とを内部信号線３１
を介して接続してある。回路未確定部１１をＦＰＧＡチ
ップ２のＦＰＧＡ２ｈで置き換えてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＰＧＡ（Field
Programmable Gate Array）などのプログラマブルに構
成可能な半導体集積回路を用いた半導体集積回路装置に
関し、特に短期間で製造が可能な半導体集積回路装置に
関する。

【０００２】

【従来の技術】昨今のプロセス技術の微細化に伴い、半
導体集積回路上に集積されるトランジスタ数は数百万個
から数千万個へと増大している。図１１は大規模集積回
路のシステム構成すなわちシステムＬＳＩの概念図であ
る。プロセッサとしてのマイクロコントローラ・ユニッ
ト（ＭＣＵ）２ａやデジタルシグナルプロセッサ（ＤＳ
Ｐ）２ｂ、メモリ２ｃ、特定機能を実現するための回路
構成が予め確定している論理回路２ｄ，２ｅ，２ｆのほ
かに、新規に設計する特定機能の論理回路やユーザーご
とに個別の論理回路２ｇなどが同一半導体集積回路に集
積され、半導体集積回路１個でシステムを構成するよう
になってきている。このような半導体集積回路を「シス
テムＬＳＩ」と呼ぶ。システムＬＳＩを符号１ａで示
す。ＭＣＵ２ａやＤＳＰ２ｂ、メモリ２ｃなどはその回
路構成が予め確定しており、特定機能を実現するための
論理回路２ｄ，２ｅ，２ｆもその回路構成が予め確定し
ている。しかし、新規に設計する特定機能の論理回路や
ユーザーごとに個別の論理回路２ｇについては回路構成
が未確定である。これらの回路未確定部２ｇの回路設計
を行った後、必ずシステムＬＳＩ１ａの試作を行い、機
能を評価し、その後、システムＬＳＩを量産製造する。
試作の際の評価において動作に不具合が発生すると、そ
の原因を解析し、再設計を行った後、再試作する。その
後また評価し、動作不具合があれば、解析、再設計、再
試作を繰り返す。このような再設計、再試作を何度も繰
り返すと、６ヵ月から１年、あるいはそれ以上の開発期
間を必要とし、製品の市場投入が遅れ、経営に多大の損
害を与える。そこで、この再設計、再試作の回数をでき
るだけ減らすために、以下に示す各種手法を用いて論理
回路検証を行うようにしている。

【０００３】まず論理回路検証の手法として、コンピュ
ータを使ったシミュレーションが主流である。しかし、
ＭＣＵやＤＳＰ、メモリ、回路構成が予め確定している
特定機能の論理回路などの回路確定部を含めたシステム
全体のシミュレーションには莫大な時間がかかり、シミ
ュレーションのみでシステム全体の論理回路検証を行う
のは事実上不可能である。

【０００４】そこで、別の論理回路検証の手法として、
ハードウェア・エミュレータを用いるものがある。ハー
ドウェア・エミュレータは数十万ゲート規模のシステム
を構成でき、システムとしての検証が可能であり、コン
ピュータを用いたシミュレーションよりも数千分の１程
度の時間で検証結果が得られる。しかし、ハードウェア
・エミュレータは非常に高価であり、入手が困難であ
る。また、ハードウェア・エミュレータは通常１ＭＨｚ
程度でしか動作しないため、１ＭＨｚ以上（例えば数十
ＭＨｚから１００ＭＨｚ）の動作を要求されるシステム
では、実動作での検証が不可能である。

【０００５】できる限り実動作に近い状態で検証する手
法として、ＦＰＧＡ（Field Programmable Gate Arra
y：フィールド・プログラマブル・ゲート・アレイ）を
用いる手法がある。図１２はＦＰＧＡを用いたシステム
ＬＳＩの論理検証手法の概念図である。評価基板１０上
に、ＭＣＵ（マイクロコントローラ・ユニット）２ａや
ＤＳＰ２ｂ、メモリ２ｃの個別集積回路、回路構成が予
め確定している特定機能の論理回路２ｄである個別集積
回路と、回路構成が未確定の多数のＦＰＧＡ２ｈが搭載
されている。なお、この例では、図１１における回路構
成が予め確定している特定機能の論理回路２ｅ，２ｆに
ついては個別集積回路が存在しておらず、そのため、新
規に設計する特定機能の論理回路やユーザーごとに個別
の論理回路としての回路未確定部２ｇとともに多数のＦ
ＰＧＡ２ｈを用いて構成している。この評価基板１０が
所望のシステムＬＳＩ１ａと同一機能を示すようにＦＰ
ＧＡ２ｈを用いて回路構成を行うのである。ＦＰＧＡは
回路構成が可変になっており、機能評価中にＦＰＧＡの
回路構成を変更して機能確認を行い、最終の回路を決定
する。回路構成ができると、システム全体の論理回路検
証（評価）を行う。このとき、ＦＰＧＡを用いて回路構
成を変更しながら論理回路検証することによって、新規
に設計する特定機能の論理回路やユーザー個別の論理回
路を確定する。その後、システムＬＳＩの試作と評価を
行う。これによって、特定用途向け集積回路ＡＳＩＣ
（Application Specific IC）を比較的短時間に提供す
ることができる（ＱＴＡＴ：Quick Time Around Time；
短期納入）。

【０００６】

【発明が解決しようとする課題】上述のようなＭＣＵ２
ａ、ＤＳＰ２ｂ、メモリ２ｃなどの個別集積回路とＦＰ
ＧＡ２ｈを搭載する評価基板１０を構成する場合には、
必要な個別集積回路の中には入手することができないも
の、あるいは存在しないものがある。また、ＭＣＵなど
では個別集積回路が存在している場合でも、評価基板１
０上に搭載する場合にはその個別集積回路の仕様を一部
変更しなければならない場合がある。このような場合
は、個別集積回路をそのまま使用することができず、機
能が確定している部分（ＭＣＵや特定機能の論理回路）
であっても、回路構成が未確定でプログラマブルに構成
可能な半導体集積回路としてのＦＰＧＡで構成しなけれ
ばならず、また、ＦＰＧＡ１個に集積できるゲート規模
はせいぜい数万ゲート規模のため、多数のＦＰＧＡが必
要になる。例えば、数十万ゲート規模のシステムになる
とＦＰＧＡが数十個以上も必要になり、個々のＦＰＧＡ
に回路を割り付けるための新たな作業が発生する。それ
でいて、ＭＣＵなどをＦＰＧＡで回路構成すると、本来
の特性を満たさない。

【０００７】また、評価基板１０上に搭載したＭＣＵ２
ａ等の個別集積回路やＦＰＧＡ２ｈの各チップ間の信号
遅延時間は、半導体集積回路チップ上の集積回路の信号
遅延時間に比べ格段に大きくなる。図１３は一例として
個別集積回路としてのＭＣＵ２ａとユーザー回路を構成
するＦＰＧＡ２ｈとの接続関係を示した模式図である。
５０は評価基板１０上におけるＭＣＵ２ａとＦＰＧＡ２
ｈとを接続する配線である。この配線５０には、図１４
に示すような寄生抵抗５１と寄生容量５２，５３が付随
している。寄生抵抗５１と寄生容量５２は配線５０につ
いてのものであり、寄生容量５３はＭＣＵ２ａまたはＦ
ＰＧＡ２ｈの入力ピンの寄生容量である。つまり、寄生
容量５３はＭＣＵ２ａが入力になる場合は、ＭＣＵ２ａ
の入力ピン容量であり、ＦＰＧＡ２ｈが入力になる場合
は、ＦＰＧＡ２ｈの入力ピン容量である。この寄生抵抗
５１と寄生容量５２，５３により、ＭＣＵ２ａとＦＰＧ
Ａ２ｈとの間の信号伝搬に大きな遅延が発生する。この
信号伝搬遅延はＭＣＵ２ａとＦＰＧＡ２ｈとの間に限ら
ず、各個別集積回路どうし間、各個別集積回路とＦＰＧ
Ａとの間、ＦＰＧＡどうし間で発生する。この信号伝搬
遅延時間の増大により、所望の速度での動作ができない
場合がある。

【０００８】さらに、最終製品となるシステムＬＳＩ１
ａは１個の半導体集積回路上に構築されるものであるに
もかかわらず、論理回路検証では数十個の個別集積回路
やＦＰＧＡを搭載した評価基板１０となり、サイズが大
きすぎるため、この評価基板を機器の試作にそのまま使
用することはできない。多数のＦＰＧＡによる実機での
機能確認を終えた後に、システムＬＳＩチップの開発を
行う必要があり、チップ開発が二度手間となる。さら
に、実機動作確認専用ボードと量産用ボードの２通りを
準備しなければならない。

【０００９】本発明は上記した従来の問題点を改善し、
機能評価中に機能未確定部の回路構成を変更でき、かつ
実動作で機能検証が可能な半導体集積回路装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明は、回路未確定部をゲートアレイにしたシス
テムＬＳＩを試作し、チップ貼り合わせ技術またはマル
チ・チップ・モジュール技術もしくはそれらの組み合わ
せによりゲートアレイ部（回路未確定部）とＦＰＧＡと
を接続し、１個のパッケージに組み立てる。これによ
り、システムＬＳＩの回路確定部は所望の機能、性能を
満たした動作が可能で、かつ、回路未確定部の回路は実
機で論理回路検証を行いながらＦＰＧＡにより回路変更
が可能であるような半導体集積回路装置を提供する。

【００１１】

【発明の実施の形態】本発明にかかわる請求項１の半導
体集積回路装置は、回路確定部と回路未確定部を有する
第１の半導体集積回路チップと、プログラマブルな第２
の半導体集積回路チップとを備え、第１の半導体集積回
路チップの回路未確定部の内部信号線と第２の半導体集
積回路チップの内部信号線とが電気的に接続され、前記
回路未確定部が第２の半導体集積回路チップの集積回路
で置き換えられているように構成されたものである。こ
れによると、回路確定部とプログラム可能な回路未確定
部をともに内蔵した半導体集積回路装置を実現すること
ができる。

【００１２】本発明にかかわる請求項２の半導体集積回
路装置は、上記請求項１において、第１の半導体集積回
路チップの主面と第２の半導体集積回路チップの主面と
が対向され、回路未確定部の内部信号線に電気的に接続
されている第１の半導体集積回路チップのパッドに対し
て第２の半導体集積回路チップの内部信号線に電気的に
接続されているパッドが接続されてチップ貼り合わせ構
造に構成されている。すなわち、チップ貼り合わせ技術
を用いて請求項１の半導体集積回路装置を実現する。

【００１３】本発明にかかわる請求項３の半導体集積回
路装置は、回路確定部と回路未確定部を有する第１の半
導体集積回路チップとプログラマブルな第２の半導体集
積回路チップとが共通のパッケージ基板上に実装されて
おり、第１の半導体集積回路チップの回路未確定部の内
部信号線と第２の半導体集積回路チップの内部信号線と
がパッケージ基板上の金属配線層を介して電気的に接続
され、前記回路未確定部が第２の半導体集積回路チップ
の集積回路で置き換えられているように構成されてい
る。すなわち、マルチ・チップ・モジュール技術を用い
て請求項１の半導体集積回路装置を実現する。

【００１４】本発明にかかわる請求項４の半導体集積回
路装置は、回路確定部と回路未確定部を有する第１の半
導体集積回路チップの主面とプログラマブルな第２の半
導体集積回路チップの主面とが対向され、回路未確定部
の内部信号線に電気的に接続されている第１の半導体集
積回路チップのパッドに対して第２の半導体集積回路チ
ップの内部信号線に電気的に接続されているパッドが接
続されてチップ貼り合わせ構造に構成され、そのチップ
貼り合わせ構造体と別のプログラマブルな第２の半導体
集積回路チップとが共通のパッケージ基板上に実装され
ており、第１の半導体集積回路チップの回路未確定部の
内部信号線と第２の半導体集積回路チップの内部信号線
とがパッケージ基板上の金属配線層を介して電気的に接
続され、前記回路未確定部が少なくとも２つの第２の半
導体集積回路チップの集積回路で置き換えられているよ
うに構成されている。すなわち、チップ貼り合わせ技術
とマルチ・チップ・モジュール技術とを用いて請求項１
の半導体集積回路装置を実現する。

【００１５】本発明にかかわる請求項５の半導体集積回
路装置は、上記請求項１〜４において、第１の半導体集
積回路チップの回路未確定部を、配線工程のみで所望の
回路を構成可能なゲートアレイから構成してある。第１
の半導体集積回路チップの回路未確定部を配線工程のみ
で所望の回路を構成できるゲートアレイにすることによ
り、量産チップの開発期間短縮が図れる。

【００１６】本発明にかかわる請求項６の半導体集積回
路装置は、上記請求項５において、ゲートアレイの領域
内にプログラマブルな第２の半導体集積回路チップの内
部信号線に対して接続するためのパッドが形成されてい
る。実際の回路の無いゲートアレイ部にパッドを設けた
ので、パッドどうしを接続するときのダメージが回避さ
れる。

【００１７】本発明にかかわる請求項７の半導体集積回
路装置は、上記請求項６において、ゲートアレイの領域
内に形成されたパッドと第１の半導体集積回路チップの
回路未確定部の内部信号線との間に前記ゲートアレイ領
域内のトランジスタで構成されたバッファが挿入されて
いる。挿入したバッファにより、第１の半導体集積回路
チップの回路未確定部からプログラマブルな第２の半導
体集積回路チップの内部信号線までの信号伝搬遅延時間
を短くすることができる。

【００１８】本発明にかかわる請求項８の半導体集積回
路装置は、上記請求項２〜７において、第１の半導体集
積回路チップのパッドに対して接続させる第２の半導体
集積回路チップのパッドと、第２の半導体集積回路チッ
プの入出力パッドに連なる金属配線層とが同一工程で形
成されている。同一工程で形成するので金属配線層の形
成を容易に行える。

【００１９】本発明にかかわる請求項９の半導体集積回
路装置は、上記請求項１〜８において、第１の半導体集
積回路チップに使用するパッケージを、この第１の半導
体集積回路チップと第２の半導体集積回路チップとが電
気的に接続された後に封止するパッケージと同一形状の
パッケージとするものである。すなわち、量産用パッケ
ージをＥＳ（Engineering Sample）用パッケージとを同
一形状にすることにより、量産移行を容易にする。

【００２０】本発明にかかわる請求項１０の半導体集積
回路装置は、上記請求項１〜９において、第２の半導体
集積回路チップの半導体集積回路をフィールド・プログ
ラマブル・ゲート・アレイ（ＦＰＧＡ）とするものであ
る。請求項１の半導体集積回路装置の機能を効果的に達
成する。

【００２１】以下、本発明にかかわる半導体集積回路装
置の具体的な実施の形態を図面に基づいて詳細に説明す
る。

【００２２】〔実施の形態１〕図１は実施の形態１にか
かわる半導体集積回路装置の構成を示すブロック図であ
る。システムＬＳＩ１ａは、プロセッサとしてのマイク
ロコントローラ・ユニット（ＭＣＵ）２ａやデジタルシ
グナルプロセッサ（ＤＳＰ）２ｂ、メモリ２ｃ、特定機
能を実現するための回路構成が予め確定している論理回
路２ｄ，２ｅ，２ｆのほかに、新規に設計する特定機能
の論理回路やユーザーごとに個別の論理回路２ｇなどが
同一半導体集積回路上に集積され、半導体集積回路１個
でシステムを構成するものである。これらのうちＭＣＵ
２ａやＤＳＰ２ｂ、メモリ２ｃ、論理回路２ｄ，２ｅ，
２ｆはシステムＬＳＩ１ａを試作する時点で回路構成が
予め確定している部分である。これに対して、新規に設
計する特定機能の論理回路やユーザーごとに個別の論理
回路２ｇは試作時点では回路構成が未確定となってお
り、この回路未確定部２ｇにおいてシステムＬＳＩ１ａ
上にはゲートアレイが埋め込まれている。２ｈはＦＰＧ
Ａ（Field Programmable Gate Array）である。なお、
符号の１１ａ，２４，３１，３２については図２〜図４
を用いて後述する。

【００２３】図２は図１のシステムＬＳＩ１ａを構築す
るシステムＬＳＩチップ１と図１のＦＰＧＡ２ｈを構築
するＦＰＧＡチップ２とのチップ貼り合わせ構造の様子
を示すもので、図２（ａ）は平面図、図２（ｂ）は図２
（ａ）におけるＩ−Ｉ線の断面図、図２（ｃ）は図２
（ａ）におけるII−II線の断面図である。また、図３は
要部を拡大した平面図である。システムＬＳＩチップ１
は図１に示すＭＣＵ（マイクロコントローラ・ユニッ
ト）２ａ、ＤＳＰ（デジタルシグナルプロセッサ）２
ｂ、メモリ２ｃ、回路構成が予め確定している特定機能
の論理回路２ｄ，２ｅ，２ｆおよび新規に設計する特定
機能の論理回路やユーザーごとに個別の論理回路２ｇを
有している。図２（ａ）においてシステムＬＳＩチップ
１のうち破線で囲んだ符号１１で示す部分は図１に示す
システムＬＳＩチップ１を試作する時点での回路未確定
部２ｇのことであり、この回路未確定部１１（２ｇ）は
ゲートアレイの埋め込みで構成されている。システムＬ
ＳＩチップ１とＦＰＧＡチップ２とが貼り合わされ、そ
れらの全体が樹脂モールドによるパッケージ３に封入さ
れている。

【００２４】チップ貼り合わせ構造を具体的に説明する
と次のとおりである。図２（ａ），（ｂ）に示すよう
に、下方に面しているシステムＬＳＩチップ１の主面上
の回路未確定部１１においてシステムＬＳＩ１ａの内部
信号線（入出力信号線）３１に電気的に接続されたパッ
ド１１ａが形成されている一方、図３にも示すように、
そのパッド１１ａに位置対応して、上方に面しているＦ
ＰＧＡチップ２の主面上にＦＰＧＡ回路の内部信号線
（図示せず）に電気的に接続されたパッド２１ａが形成
されている。また、図２（ａ），（ｃ）に示すように、
システムＬＳＩチップ１の主面上の回路未確定部１１を
除く周辺部においてシステムＬＳＩ１ａの入出力用のパ
ッド１１ｂが形成されている一方、図３にも示すよう
に、そのパッド１１ｂに位置対応して、ＦＰＧＡチップ
２の主面上にパッド２１ｂが形成されている。半導体チ
ップの貼り合わせ技術を用いて、下方に面するシステム
ＬＳＩチップ１の主面と上方に面するＦＰＧＡチップ２
の主面とが対面され、パッド１１ａとパッド２１ａとが
対向されるとともにパッド１１ｂとパッド２１ｂとが対
向され、両者間に挟んだハンダまたは金などによるバン
プ２２，２３を介して電気的に接続されている。なお、
バンプに代えてハンダや金などによるボールなどでもよ
い。この場合に、ＦＰＧＡチップ２の主面上においてそ
の最外周にＦＰＧＡ２ｈの内部信号線（図示せず）と電
気的に接続された状態でパッド２１ｃが形成されている
とともに、それよりもやや内側で隣接パッド２１ｃ，２
１ｃ間にパッド２１ｄが形成されている。そして、シス
テムＬＳＩチップ１の回路未確定部１１のパッド１１ａ
に接続されたＦＰＧＡチップ２側のパッド２１ａと最外
周のパッド２１ｃとが金属配線層２４を介して接続され
ている。この金属配線層２４は図１においても回路未確
定部２ｇのパッド１１ａとＦＰＧＡ２ｈを接続する状態
で図示されている。また、システムＬＳＩチップ１の回
路未確定部１１以外のパッド１１ｂに接続されたＦＰＧ
Ａチップ２側のパッド２１ｂとＦＰＧＡチップ２の主面
上において最外周からやや内側のパッド２１ｄとが金属
配線層２５を介して接続されている。これらの金属配線
層２４，２５は、半導体集積回路の通常の配線工程と同
様に、金属配線を蒸着させたものである。なお、バンプ
２２，２３を金バンプとして形成するときに、金属配線
層２４，２５を同時に金メッキで配線することも可能で
あり、その場合には、配線用マスクの制作工程やマスク
工程がなくなり、配線の形成が容易になる。以上のよう
にしてシステムＬＳＩチップ１とＦＰＧＡチップ２とが
電気的に接続されたチップ貼り合わせ構造となってい
る。ＦＰＧＡチップ２上のパッド２１ｄはワイヤボンデ
ィングによりボンディングワイヤ４０を介してリード端
子４３に接続されている。また、ＦＰＧＡチップ２にお
いてＦＰＧＡ２ｈの内部信号線（図示せず）に接続され
ているパッド２１ｃはボンディングワイヤ４１を介して
リード端子４３に接続されている。リード端子４３はパ
ッケージ３により固定されている。

【００２５】図４は本実施の形態１におけるシステムＬ
ＳＩチップ１の回路未確定部１１と回路確定部１２との
接続構成を示したブロック図である。すでに説明したよ
うに、回路未確定部１１は図１における新規に設計する
特定機能の論理回路やユーザーごとに個別の論理回路２
ｇに対応し、ゲートアレイで構成されており、回路構成
は未確定の状態となっている。そして、試作製造時点で
は埋め込まれたトランジスタは機能実現の回路としては
使用しない。回路確定部１２は図１におけるＭＣＵ２
ａ、ＤＳＰ２ｂ、メモリ２ｃ、回路構成が予め確定して
いる特定機能の論理回路２ｄ，２ｅ，２ｆを総合したも
のに相当している。３１はシステムＬＳＩチップ１の回
路未確定部１１と回路確定部１２との接続のための内部
信号線であり、回路未確定部１１の入出力信号線とな
る。３２は回路未確定部１１におけるゲートアレイのト
ランジスタで形成されたバッファ、３３は回路未確定部
１１と回路確定部１２とを接続する内部信号線３１に接
続された回路確定部１２内のゲートである。図中ではＡ
ＮＤゲートで表わしているが、これに限る必要はなく、
任意の機能のゲートでよい。

【００２６】システムＬＳＩチップ１の回路確定部１２
を回路未確定部１１を介してＦＰＧＡチップ２に接続す
るに際しては、回路確定部１２のゲート３３からの内部
信号線３１を回路未確定部１１のゲートアレイのトラン
ジスタで構成されたバッファ３２を介して回路未確定部
１１のパッド１１ａに接続し、このパッド１１ａからバ
ンプ２２を介してＦＰＧＡチップ２のパッド２１ａに接
続し、さらに金属配線層２４よりパッド２１ｃを介して
ＦＰＧＡ２ｈの内部信号線（図示せず）へと接続してい
る。回路未確定部１１のパッド１１ａは以上のようにし
てＦＰＧＡ２ｈに接続されるが、その接続はＦＰＧＡ２
ｈの入力端子に対してのものであり、ＦＰＧＡ２ｈの入
力端子の容量がパッド１１ａにつながることになる。ゲ
ート３３は本来内部ゲートとして駆動されるように設計
されており、駆動能力が低い。もし、比較例の図５に示
すように、ゲート３３を内部信号線３１を介してＦＰＧ
Ａ２ｈの入力端子に接続されるパッド１１ａに直接接続
すれば、内部信号線３１に寄生抵抗や寄生容量が付加さ
れるとともに、ＦＰＧＡ２ｈの入力端子の寄生容量も付
加され、これらの寄生容量をゲート３３によって十分に
駆動することができず、信号の伝搬に大幅な遅延が生じ
る。そこで、図４のように、内部信号線３１とパッド１
１ａとの間にバッファ３２を挿入することにより、信号
伝搬遅延を防ぐように構成してある。通常、ＦＰＧＡ２
ｈの入力端子を駆動するためのバッファのトランジスタ
サイズは、内部ゲートを駆動するトランジスタの数百倍
を必要とする。バッファ３２は、回路未確定部１１のゲ
ートアレイ内のトランジスタで構成しているため、その
ような大規模なサイズのトランジスタでも容易に構成す
ることが可能である。なお、内部信号線３１がＦＰＧＡ
２ｈの入力端子に対して接続されるときにバッファ３２
を介して接続することは図１にも示されている。ＦＰＧ
Ａ２ｈの出力端子に対して内部信号線３１が接続される
ときは、バッファを介することなく、ゲート等とパッド
１１ａとを直接接続する。

【００２７】以上のように、本実施の形態１の半導体集
積回路装置においては、システムＬＳＩチップ１とＦＰ
ＧＡチップ２とをチップ貼り合わせ構造にするのである
が、システムＬＳＩチップ１における回路未確定部１１
すなわち新規に設計する特定機能の論理回路やユーザー
ごとに個別の論理回路２ｇの部分がＦＰＧＡチップ２の
ＦＰＧＡ２ｈで置き換えられていることにより、ＭＣＵ
２ａ、ＤＳＰ２ｂ、メモリ２ｃおよび回路構成が予め確
定している特定機能の論理回路２ｄ，２ｅ，２ｆなどの
回路確定部１２をシステムＬＳＩチップ１に作り込んで
おくことができて、それらの部分をＦＰＧＡに割り付け
る必要がない。すなわち、回路確定部１２の性能を落と
すことなく、かつ回路未確定部１１としてはＦＰＧＡ２
ｈと置き換えることで、ＦＰＧＡ２ｈにおいて回路変更
をしながら、システムＬＳＩの論理回路検証が可能とな
る。

【００２８】また、システムＬＳＩチップ１とＦＰＧＡ
チップ２とをチップ貼り合わせ構造にすることにより、
システムＬＳＩとＦＰＧＡの接続について生じる配線上
の寄生抵抗や寄生容量を従来の技術の場合の評価基板１
０（図１２参照）上での接続に比べて大幅に削減するこ
とができ、寄生抵抗や寄生容量に起因した信号伝搬遅延
時間を大幅に短縮することができ、それにより、実動作
での高速動作が可能となる。

【００２９】また、システムＬＳＩチップ１の内部信号
線（入出力信号線）を引き出すためのパッド２１ｃをＦ
ＰＧＡチップ２の表面に設けることにより、ＦＰＧＡ２
ｈのピンを使用することなく、システムＬＳＩチップ１
の内部信号線３１はパッケージ３のピンであるリード端
子４３に直接に接続することができる。これにより、Ｆ
ＰＧＡのパッドは全て内部信号線用として使用が可能と
なる。このＦＰＧＡチップ２のパッド２１ｃをパッケー
ジ３のリード端子４３にボンディングワイヤ４１を介し
てボンディングしておくことにより、評価基板上でその
リード端子からの信号を測定することができ、論理回路
検証時の解析が容易になる。

【００３０】さらに、論理回路検証の対象となる基板
を、最終製品となるシステムＬＳＩと同一サイズ・同一
形状で提供することが可能となり、実機での論理回路検
証が可能となる。そして、回路未確定部１１の論理回路
検証を行い、回路の決定後にはゲートアレイの配線工程
のみで所望の機能の半導体集積回路装置を実現でき、機
器量産までの開発期間を大幅に短縮することが可能であ
り、併せてコストダウンを促進することができる。加え
て、機器の少量生産用として利用する上でもきわめて有
利となる。

【００３１】〔実施の形態２〕図６は実施の形態２にか
かわる半導体集積回路装置の要部の構成を示す平面図で
ある。本実施の形態２はＦＰＧＡチップ２上におけるパ
ッド形成の別の方式についてのものである。実施の形態
１の場合と同様に、システムＬＳＩチップ１の主面とＦ
ＰＧＡチップ２の主面とが対面され、回路未確定部１１
におけるパッド１１ａとＦＰＧＡチップ２のパッド２１
ａとが対向されるとともに回路確定部におけるパッド１
１ｂとＦＰＧＡチップ２のパッド２１ｂとが対向され、
両者間に挟んだバンプを介して電気的に接続されてい
る。

【００３２】ＦＰＧＡチップ２上に設けられているパッ
ドの数をｎｆとし、システムＬＳＩチップ１の全体に設
けられているパッドの数をｎｓとし、システムＬＳＩチ
ップ１の回路未確定部１１上に設けられているパッドの
数をｎｕとした場合に、ｎｆ≧ｎｓ＋ｎｕの関係がある
ときは、すなわちＦＰＧＡチップ２上のパッド２１ａと
これに対応する回路未確定部１１のパッド１１ａとが同
数であり、ＦＰＧＡチップ２上のパッド２１ｂとこれに
対応する回路確定部のパッド１１ｂとが同数であり、Ｆ
ＰＧＡチップ２の最外周のパッド２１ｃの個数がシステ
ムＬＳＩチップ１の全体のパッド１１ａ，１１ｂの総個
数よりも多いときは、実施の形態１で設けていた最外周
より内側のパッド２１ｄを形成しないで、パッド２１ａ
とパッド２１ｃとを金属配線層２４を介して接続し、パ
ッド２１ｂもパッド２１ｃに対して金属配線層２５を介
して接続するようにする。その他の構成は実施の形態１
（図１）と同様であるので、同一部分について同一符号
を付すにとどめ、説明を省略する。本実施の形態２の場
合は、チップ貼り合わせのボンディングがＦＰＧＡパッ
ドのボンディングのみで済み、ボンディング工程が容易
になるという利点がある。

【００３３】〔実施の形態３〕図７は実施の形態３にか
かわる半導体集積回路装置の構成を示す平面図である。
本実施の形態３はシステムＬＳＩチップ１とＦＰＧＡチ
ップ２とのチップ貼り合わせ構造よりなる半導体集積回
路装置のピン配置とシステムＬＳＩチップ１のピン配置
とを同一にしたものである。実施の形態１の場合と同様
に、システムＬＳＩチップ１の主面とＦＰＧＡチップ２
の主面とが対面され、回路未確定部１１におけるパッド
１１ａとＦＰＧＡチップ２のパッド２１ａとが対向され
るとともに回路確定部におけるパッド１１ｂとＦＰＧＡ
チップ２のパッド２１ｂとが対向され、両者間に挟んだ
バンプを介して電気的に接続されている。また、ＦＰＧ
Ａチップ２のパッド２１ａと最外周のパッド２１ｃとが
金属配線層２４を介して接続されているとともに、パッ
ド２１ｂと最外周からやや内側のパッド２１ｄとが金属
配線層２５を介して接続されている。この場合におい
て、図示のとおりに、システムＬＳＩチップ１の回路未
確定部１１のいずれのパッド１１ａもＦＰＧＡチップ２
上の金属配線層２４を介してパッド２１ｃに接続されて
いる。また、システムＬＳＩチップ１の回路確定部のい
ずれのパッド１１ｂもＦＰＧＡチップ２上の金属配線層
２５を介してパッド２１ｄに接続され、ボンディングワ
イヤ４０を介してリード端子４３に接続されており、パ
ッケージ封じ後に外部ピンに接続することは必ずしも必
要ではない。ＦＰＧＡチップ２としては、電源用パッド
６０とＦＰＧＡチップ２をプログラミングするための専
用パッド６１のみを外部ピンに接続するだけで、基本的
な動作は可能である。

【００３４】〔実施の形態４〕図８は実施の形態４にか
かわる半導体集積回路装置の構成を示す平面図である。
本実施の形態４はシステムＬＳＩチップ１をフリップチ
ップ構造（チップを反転させて基板に実装する構造）で
パッケージ基板４に実装することにより、システムＬＳ
Ｉチップ１とＦＰＧＡチップ２とのチップ貼り合わせ構
造よりなる半導体集積回路装置のピン配置とシステムＬ
ＳＩチップ１のピン配置とを同一にしたものである。Ｆ
ＰＧＡチップ２のパッド２１ｅがパッケージ基板４上の
金属配線層２５ａに接続され、この金属配線層２５ａが
ボンディングワイヤ４０を介してリード端子４３に接続
されている。その他の構成は実施の形態１（図３）と同
様であるので、同一部分について同一符号を付すにとど
め、説明を省略する。

【００３５】本実施の形態４においては、システムＬＳ
Ｉを使用する機器の試作段階でシステムＬＳＩとＦＰＧ
Ａを貼り合わせた構造の半導体集積回路装置をそのまま
機器の中に実装することが可能であり、実機での論理回
路検証が可能となる。

【００３６】〔実施の形態５〕図９は実施の形態５にか
かわる半導体集積回路装置の構成を示す平面図である。
本実施の形態５はシステムＬＳＩチップ１の回路未確定
部１１とＦＰＧＡチップ２との接続において、チップ貼
り合わせ技術を使用せず、マルチ・チップ・モジュール
技術を使用して接続したものである。パッケージ基板４
上にシステムＬＳＩチップ１とＦＰＧＡチップ２とを別
個に実装し、システムＬＳＩチップ１の回路未確定部１
１におけるパッド１１ａをパッケージ基板４上に配線し
た金属配線層２６を介してパッケージ基板４上のパッド
４ａに接続し、パッド４ａをボンディングワイヤ４２を
介してＦＰＧＡチップ２のパッド２１ｃに接続してあ
る。パッケージ基板４上で金属配線層２６から分岐配線
された金属配線層２７がパッケージ基板４上のパッド４
ｂに接続され、ボンディングワイヤ４４を介してリード
端子４３に接続されている。ＦＰＧＡチップ２のパッド
２１ｃはボンディングワイヤ４５を介してパッド４ｃに
接続され、パッド４ｃは金属配線層２８を介してパッド
４ｄに接続され、パッド４ｄはボンディングワイヤ４６
を介してリード端子４３に接続されている。システムＬ
ＳＩチップ１のパッド１１ｂはパッケージ基板４上に配
線した金属配線層２９を介してパッド４ｅに接続され、
パッド４ｅはボンディングワイヤ４７を介してリード端
子４３に接続されている。全体は図示しないパッケージ
によって封止され、半導体集積回路装置が構成されてい
る。本実施の形態５の場合、チップ貼り合わせの組み立
て装置を有していなくても、マルチ・チップ・モジュー
ルの組み立て装置があれば、実現することができる。

【００３７】〔実施の形態６〕図１０は実施の形態６に
かかわる半導体集積回路装置の構成を示す平面図であ
る。本実施の形態６はチップ貼り合わせ技術とマルチ・
チップ・モジュール技術を用いたものである。システム
ＬＳＩチップ１とＦＰＧＡチップ２とをチップ貼り合わ
せ技術を用いて接続したものをパッケージ基板４に実装
しているとともに、別の箇所においてパッケージ基板４
にＦＰＧＡチップ２を実装し、マルチ・チップ・モジュ
ール構造としている。チップ貼り合わせ構造において、
システムＬＳＩチップ１の回路未確定部１１のパッド１
１ａとＦＰＧＡチップ２のパッド２１ｃとが金属配線層
２４を介して接続されている。また、２つのＦＰＧＡチ
ップ２，２どうしが接続されている。本実施の形態６に
おいては、回路未確定部１１の回路規模が、それに対応
させるＦＰＧＡ単数の回路規模を上回る場合に有効にな
る。

【００３８】以上、いくつかの実施の形態について説明
してきたが、それぞれの実施の形態の技術は論理的に矛
盾しない限りにおいて他のどの実施の形態と組み合わせ
てもよい。

【００３９】

【発明の効果】半導体集積回路装置についての本発明に
よれば、論理回路検証において、回路確定部はシステム
ＬＳＩ上に作り込まれており、その部分をＦＰＧＡ（プ
ログラマブルな半導体集積回路）に割り付ける必要がな
いため、回路確定部の性能を落とすことなく、かつ回路
未確定部はＦＰＧＡを用いて回路変更をしながら有効な
システムＬＳＩの論理回路検証が可能になる。

【００４０】また、チップ貼り合わせ技術またはマルチ
・チップ・モジュール技術もしくはそれらの組み合わせ
を用いてシステムＬＳＩとＦＰＧＡとを接続することに
より、配線部の寄生容量と寄生抵抗を削減することがで
き、信号伝搬遅延時間を大幅に減らし、論理回路検証に
おいて実動作での検証が可能となるさらに、論理回路検
証の基板を、最終製品であるシステムＬＳＩと同一形状
で提供することが可能であり、実機での論理回路検証が
可能となる。さらに、機器の少量生産用として使用する
ことができるので、機器量産までの開発期間を大幅に短
縮することが可能である。

【００４１】そして、本発明の半導体集積回路装置を用
いて、回路未確定部の論理回路検証を行い、回路決定
後、ゲートアレイの配線工程のみで、所望の回路を実現
でき、開発期間を大幅に短縮できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかわる半導体集積
回路装置の構成を示すブロック図

【図２】 実施の形態１におけるシステムＬＳＩチップ
とＦＰＧＡチップとのチップ貼り合わせ構造の様子を示
し、（ａ）は平面図、（ｂ）は（ａ）におけるＩ−Ｉ線
の断面図、（ｃ）は（ａ）におけるII−II線の断面図

【図３】 実施の形態１におけるシステムＬＳＩチップ
とＦＰＧＡチップとの貼り合わせ構造でのパッド間の接
続状態を示す平面図

【図４】 実施の形態１におけるシステムＬＳＩチップ
の回路未確定部と回路確定部との接続構成を示すブロッ
ク図

【図５】 実施の形態１における図４に対する比較例の
ブロック図

【図６】 本発明の実施の形態２にかかわる半導体集積
回路装置の要部の構成を示す平面図

【図７】 本発明の実施の形態３にかかわる半導体集積
回路装置の構成を示す平面図

【図８】 本発明の実施の形態４にかかわる半導体集積
回路装置の構成を示す平面図

【図９】 本発明の実施の形態５にかかわるマルチ・チ
ップ・モジュールタイプの半導体集積回路装置の構成を
示す平面図

【図１０】 本発明の実施の形態６にかかわるマルチ・
チップ・モジュールタイプの半導体集積回路装置の構成
を示す平面図

【図１１】 従来の技術におけるシステムＬＳＩの概念
図

【図１２】 従来の技術におけるＦＰＧＡを用いたシス
テムＬＳＩの論理検証手法の機能評価基板の概念図

【図１３】 従来の技術における個別集積回路としての
ＭＣＵとユーザー回路を構成するＦＰＧＡとの接続関係
を示す模式図

【図１４】 図１３におけるＭＣＵとＦＰＧＡとを接続
する配線についての寄生容量と寄生抵抗を示す図

【符号の説明】

１………システムＬＳＩチップ １ａ………システムＬＳＩ ２………ＦＰＧＡチップ ２ａ………ＭＣＵ（マイクロコントローラ・ユニット） ２ｂ………ＤＳＰ（デジタルシグナルプロセッサ） ２ｃ………メモリ ２ｄ，２ｅ，２ｆ………特定機能論理回路 ２ｇ………新規設計の特定機能論理回路やユーザ個別の
論理回路 ２ｈ………ＦＰＧＡ（Field Programmable Gate Arra
y） ３………パッケージ ４………パッケージ基板 ４ａ，４ｂ，４ｃ，４ｄ，４ｅ………パッケージ基板上
のパッド １０………評価基板 １１………回路未確定部 １１ａ………システムＬＳＩチップの回路未確定部での
パッド １１ｂ………システムＬＳＩチップの回路確定部でのパ
ッド １２………回路確定部 ２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ………ＦＰＧ
Ａチップのパッド ２２，２３………バンプ ２４，２５，２５ａ，２６，２７，２８，２９………金
属配線層 ３１………内部信号線 ３２………バッファ ３３………ゲート ４０，４１，４２，４４，４５，４６，４７………ボン
ディングワイヤ ４３………リード端子 ５０………評価基板上の半導体集積回路間の接続線 ５１………評価基板上の半導体集積回路間の寄生抵抗 ５２………評価基板上の半導体集積回路間の寄生容量 ５３………評価基板上の半導体集積回路の入力ピン寄生
容量 ６０………電源用パッド ６１………プログラム用パッド

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B062 BB09 CC04 FF08 5F038 BE07 CA04 CA20 CD08 DF04 DF05 DF11 DF14 DT15 EZ10 EZ11 EZ20 5F064 AA03 AA08 AA11 BB09 BB12 BB40 DD04 DD25 FF48 FF49 HH10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 回路確定部と回路未確定部を有する第１
   の半導体集積回路チップと、プログラマブルな第２の半
   導体集積回路チップとを備え、第１の半導体集積回路チ
   ップの回路未確定部の内部信号線と第２の半導体集積回
   路チップの内部信号線とが電気的に接続され、前記回路
   未確定部が第２の半導体集積回路チップの集積回路で置
   き換えられている半導体集積回路装置。
2. 【請求項２】 第１の半導体集積回路チップの主面と第
   ２の半導体集積回路チップの主面とが対向され、回路未
   確定部の内部信号線に電気的に接続されている第１の半
   導体集積回路チップのパッドに対して第２の半導体集積
   回路チップの内部信号線に電気的に接続されているパッ
   ドが接続されてチップ貼り合わせ構造に構成されている
   請求項１に記載の半導体集積回路装置。
3. 【請求項３】 回路確定部と回路未確定部を有する第１
   の半導体集積回路チップとプログラマブルな第２の半導
   体集積回路チップとが共通のパッケージ基板上に実装さ
   れており、第１の半導体集積回路チップの回路未確定部
   の内部信号線と第２の半導体集積回路チップの内部信号
   線とがパッケージ基板上の金属配線層を介して電気的に
   接続され、前記回路未確定部が第２の半導体集積回路チ
   ップの集積回路で置き換えられている半導体集積回路装
   置。
4. 【請求項４】 回路確定部と回路未確定部を有する第１
   の半導体集積回路チップの主面とプログラマブルな第２
   の半導体集積回路チップの主面とが対向され、回路未確
   定部の内部信号線に電気的に接続されている第１の半導
   体集積回路チップのパッドに対して第２の半導体集積回
   路チップの内部信号線に電気的に接続されているパッド
   が接続されてチップ貼り合わせ構造に構成され、そのチ
   ップ貼り合わせ構造体と別のプログラマブルな第２の半
   導体集積回路チップとが共通のパッケージ基板上に実装
   されており、第１の半導体集積回路チップの回路未確定
   部の内部信号線と第２の半導体集積回路チップの内部信
   号線とがパッケージ基板上の金属配線層を介して電気的
   に接続され、前記回路未確定部が少なくとも２つの第２
   の半導体集積回路チップの集積回路で置き換えられてい
   る半導体集積回路装置。
5. 【請求項５】 第１の半導体集積回路チップの回路未確
   定部が配線工程のみで所望の回路を構成可能なゲートア
   レイである請求項１から請求項４までのいずれかに記載
   の半導体集積回路装置。
6. 【請求項６】 ゲートアレイの領域内にプログラマブル
   な第２の半導体集積回路チップの内部信号線に対して接
   続するためのパッドが形成されている請求項５に記載の
   半導体集積回路装置。
7. 【請求項７】 ゲートアレイの領域内に形成されたパッ
   ドと第１の半導体集積回路チップの回路未確定部の内部
   信号線との間に前記ゲートアレイ領域内のトランジスタ
   で構成されたバッファが挿入されている請求項６に記載
   の半導体集積回路装置。
8. 【請求項８】 第１の半導体集積回路チップのパッドに
   対して接続させる第２の半導体集積回路チップのパッド
   と、第２の半導体集積回路チップの入出力パッドに連な
   る金属配線層とが同一工程で形成されている請求項２か
   ら請求項７までのいずれかに記載の半導体集積回路装
   置。
9. 【請求項９】 第１の半導体集積回路チップに使用する
   パッケージが、この第１の半導体集積回路チップと第２
   の半導体集積回路チップとが電気的に接続された後に封
   止するパッケージと同一形状のパッケージである請求項
   １から請求項８までのいずれかに記載の半導体集積回路
   装置。
10. 【請求項１０】 第２の半導体集積回路チップの半導体
    集積回路がフィールド・プログラマブル・ゲート・アレ
    イ（ＦＰＧＡ）である請求項１から請求項９までのいず
    れかに記載の半導体集積回路装置。