JP3556503B2 - 樹脂封止型半導体装置の製造方法 - Google Patents

樹脂封止型半導体装置の製造方法 Download PDF

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    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections

Description

【0001】
【発明の属する技術分野】
本発明は、樹脂封止型半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
一般に、広く採用されている樹脂封止型半導体装置の断面図を図1に示す。この図13は、一般に、LGA(Land Grid Array)と呼ばれるパッケージ形態を示している。
【0003】
図13に示す構造のLGAパッケージは、半導体素子102の上に存在する電極パッド103上に設けられた突起電極104と、銅張積層板等から構成されたプリント配線基板等の絶縁基板からなる基板(本体部)107上に設けられたインナーパッド109が接続される。
【0004】
ここで、突起電極104の形成方法としては、一般にバンプと呼ばれるウエハプロセスの最終段階で、金や半田等のメッキ処理を施し形成する方法や、超音波併用熱圧着方式等でボールを形成して突起電極とする方法等が広く採用されている。
【0005】
また、このようにして形成された突起電極104と、基板107上のインナーパッド部109との接続は、高温処理による金属接合方式、又は樹脂による接着法等が広く採用されている。ただ、このままの状態では半導体素子102と基板107、及び突起電極104の接合部のそれぞれの熱膨張係数が異なることから、動作環境時の熱サイクルによって接合性が劣化する場合があることが知られている。
【0006】
その対策として、接合性、耐湿性等の製品品質を高めるために、図13に示すように、液状熱硬化性エポキシ系樹脂等の樹脂112によって、半導体素子102と基板107の間を樹脂充填する方法が多く採用されている。
【0007】
外部接続用端子としては基板裏面にあらかじめ印刷された接続用パッド111が設けられている。〔この接続用パッド111にさらに半田ボールを接続するとBGA(Ball Grid Array)と呼ばれるパッケージ形態となり、広く採用されている。〕
また、図示しないが、インナーパッド109部分と接続用パッド111は配線、及びスルーホール等によって、基板107内で接続されていることは言うまでもない。
【0008】
ところで、近年、周知の通り、電子機器の小型化が進んでおり、半導体素子に対して搭載するパッケージの外形サイズを極力小型化することが強く要求されてきており、そのパッケージを総称して、CSP〔Chip Size (or Scale) Package〕と呼ぶことがある。
【0009】
そして、図13に示すように、基板107の端面と半導体素子102の端面までの距離dを小さくする、または同一面にすることが必要となってきている。
【0010】
その対応策としては、通常、一つ一つに分割された半導体素子に設けられた複数の突起電極を単体、又は複数個フレーム状に存在させた基板上のインナーパッドに、上述の方法で接合し、次に、基板と半導体素子の間に樹脂を充填する。
【0011】
その方法としては、図14に示すように、樹脂をディスペンス方式で滴下し、広く知られている毛細管現象で充填する方法が採用されていた。具体的には、図14(a)に示すように、充填する樹脂112をディスペンサ113で基板107に滴下すると、図14(b)に示すように、毛細管現象で樹脂112が基板107と半導体素子102の隙間に充填され、図13に示すパッケージ形態が完成する。なお、図13、図14は単体基板の場合を図示している。
【0012】
【発明が解決しようとする課題】
しかしながら、上記した従来の方式では、パッケージの小型化に際して以下に示す問題があった。
【0013】
上記ディスペンス方式では、その樹脂充填の際の作業性を良くするために、図14に示すように、基板107を半導体素子102より0.1〜0.3mm程度大きくしていることが多く、その結果、完全に半導体素子と一致していないこととなり、小型化要求を完全に満足できないことが多かった。また、寸法を一致させるために、樹脂充填後に切削する等の加工を採用することもあるが、これは、コストアップの要因となっていた。
【0014】
本発明は、上記問題点を除去し、複数の本体部を持つ基板と同一個数の半導体素子を形成したウエハを一度に組立てることが可能で、大量生産が容易であり、コストの低減化及び小型化を図ることができる樹脂封止型半導体装置の製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔1〕樹脂封止型半導体装置の製造方法において、(a)スクライブラインで個別に区切られてなる複数個の半導体素子が設けられ、それぞれの半導体素子の電極には突起電極が設けられたウエハを用意する工程と、(b)このウエハのスクライブラインに対応して設計されているカットラインによって区切られ、前記ウエハ上の複数個の半導体素子に対応して設計されている複数個の配線基板本体部分を有し、前記基板のカットライン上には円状の樹脂注入孔が基板本体部のコーナーの4箇所に設けられ、それぞれの配線基板本体部分には、半導体素子の突起電極に対応したインナーパッドが設けられ、このインナーパッドは基板内部の配線によって基板の反対面の外部接続用パッドに接続されている基板を用意する工程と、(c)前記ウエハ上の半導体素子の突起電極と前記基板上のインナーパッドを合致させる工程と、(d)合致させた突起電極とインナーパッドを接続する工程と、(e)前記基板のカットライン上にある複数個の樹脂注入孔から樹脂を注入し充填する工程と、(f)前記樹脂を硬化させる工程と、(g)前記基板のカットラインとウエハのスクライブラインを一度に切削する工程とを施すことによって、(h)半導体素子と基板の端面を完全に一致させた複数の封止樹脂型半導体装置を同時に得るようにしたものである。
【0016】
〔2〕上記〔1〕記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、ウエハと基板の位置合わせを位置決め治具を用いて機械的に合致させるようにしたものである。
【0017】
〔3〕上記〔1〕記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、ウエハ上のスクライブラインと基板上のカットラインを、画像認識処理を用いて合致させることにより位置合わせを行うようにしたものである。
【0018】
〔4〕上記〔1〕記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、ウエハ上のスクライブラインに設けられている認識用マークと基板上のカットラインに設けられている樹脂注入孔を、画像認識処理を用いて合致させるようにしたものである。
【0019】
〔5〕上記〔1〕、〔2〕、〔3〕又は〔4〕記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、同時に樹脂注入孔から樹脂を注入し充填するようにしたものである。
【0020】
〔6〕樹脂封止型半導体装置の製造方法において、表面に突起電極が形成された半導体素子領域を有するウエハのこの突起電極と、表面にインナーパッドが形成された基板本体領域とこの基板本体領域を囲むカットライン領域とを有する基板のこのインナーパッドとを接続する工程と、前記カットライン領域に設けた貫通孔を介して、前記ウエハと前記基板との間に樹脂を充填する工程と、前記カットライン領域に沿って、前記ウエハと前記基板との接合体を切断する工程とを備えるようにしたものである。
【0021】
7〕樹脂封止型半導体装置の製造方法において、それぞれの表面に突起電極が形成された矩形形状をなす複数個の半導体素子が形成されたウエハの前記突起電極を、前記突起電極に対応するインナーパッドがその表面に形成された基板の前記インナーパッドに接続する工程と、前記ウエハと前記基板との間に前記基板に設けられるとともに、前記半導体素子のコーナー部に対応する位置に設けられる開口部を介して注入される樹脂を充填する工程と、前記半導体素子および基板を個別に分割する工程と、を備えたことを特徴とする。
【0022】
〕上記〔7〕記載の樹脂封止型半導体装置の製造方法において、前記基板に設けられた開口部は、所定の時間差をもって注入が開始される少なくとも2つの開口部を含むことを特徴としたものである。
【0023】
〕上記〔7〕記載の樹脂封止型半導体装置の製造方法において、前記基板の中央部分に形成された前記開口部からの樹脂注入を開始した後に、前記基板の周辺部分に形成された前記開口部からの樹脂注入を開始することを特徴としたものである。
【0024】
10〕上記〔7〕記載の樹脂封止型半導体装置の製造方法において、前記基板の一方の端部近傍に設けられた前記開口部からの樹脂注入を開始した後に、前記基板の中央部分に設けられた前記開口部からの樹脂注入を開始し、その後、前記基板の他方の端部近傍に設けられた開口部からの樹脂注入を開始することを特徴としたものである。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【0026】
図1は本発明の第1実施例を示す半導体素子を形成するウエハプロセスが完了したウエハの構成図であり、図1(a)はそのウエハの上面図、図1(b)はそのウエハの断面図である。
【0027】
この図において、1はウエハ、2は半導体素子、3は電極、4は突起電極、5はスクライブラインである。
【0028】
図2は本発明に使用する基板の構成図であり、図2(a)は半導体素子搭載側を上面から見た平面図、図2(b)はその基板の断面図、図2(c)はその半田付け側を上面から見た平面図である。
【0029】
これらの図において、6は基板、7は基板本体部、8はカットライン、9はインナーパッド、10は樹脂注入孔、11は接続用パッドである。
【0030】
この基板6と図1に示した半導体素子2からなるウエハ1は1対1で対応していることが本発明の一つの特徴となっている。
【0031】
また、図1に示すように、この場合、半導体素子2はウエハ1上に同一のものが9個形成されており、この半導体素子2は、それぞれ50〜200μm程度の幅を持ったスクライブライン5で区切られている。さらに、半導体素子2に設けられた電極3の上には突起電極4が形成されている。ここで、突起電極4の形成方法については、前述の方法等で実施されており、詳細は省略する。
【0032】
本発明の特徴として、基板6は、ウエハ1、及びウエハ1に形成される半導体素子2の設計値に合わせて設計、製作される。従って、基板6は、半導体素子2を搭載する基板本体部7(半導体パッケージとなる部分)と樹脂充填完了後に切断される部分によって構成され、1枚の基板となっている。
【0033】
具体的には、図1及び図2に示すように、半導体素子2に対応した9個の基板本体部分7が存在し、それらはスクライブライン5と同一寸法の幅を持ったカットライン8によって分割されている。それぞれの基板本体部7には、対応する半導体素子2の突起電極4を接合する部分にインナーパッド9が設けられている。
【0034】
そして、カットライン8上には、樹脂注入孔10が設けられている。この実施例では、基板本体部7のコーナー部4箇所にカットライン8の幅より若干小さい樹脂注入孔10が設けられている(樹脂注入孔の大きさは最終的に切断されるため、カットライン幅を超えなければ任意でかまわないが、樹脂充填の際にディスペンサが挿入可能な径、例えば150μm程度が望ましい。また、ライン幅を0.1mm程度超えていても基板のパターン設計に問題が生じなければ、採用可能である。)
こうして準備された基板6のインナーパッド9と半導体素子2の突起電極4を接合する工程に入る。基板6とウエハ1の方向と位置を合わせて、合致させ、突起電極4とそれに対応するインナーパッド9を接合させる。この接合方法についても、上述のように、一般に広く知られている方法(高温処理による金属接合方式、又は樹脂による接着法等)で接合すれば良い。
【0035】
図3は上記したウエハの基板への実装工程断面図である。
【0036】
(1)まず、図3(a)に示すように、突起電極4とインナーパッド9の接合を行う。
【0037】
(2)次に、図3(b)に示すように、樹脂注入孔10を介して、ディスペンサ13から樹脂12を注入し、図3(c)に示すように次第に樹脂12が注入され、図3(d)に示すように、ウエハ1と基板6の間に樹脂12を充填し、その樹脂12を硬化させる。
【0038】
このように、基板6上に設けられた樹脂注入孔10から、樹脂12をディスペンス方式で注入し、毛細管現象で充填する。充填完了後、その樹脂12を硬化させる。
【0039】
(3)その後、図3(e)に示すように、基板6に設けられたカットライン8を半導体素子2を分割するスクライブ工程と同様の方法で基板6側からウエハ1(半導体素子2)まで切削する。ここでは、切り刃14で切削する方法を示している。このとき、ウエハ1のスクライブライン5と基板6のカットライン8は合致しているため、半田付け側から容易に位置合わせができ、切削が可能である。
【0040】
また、通常のウエハのスクライブ工程と同様に、個々のパッケージに分割された際にバラバラにならないようにウエハ1の裏面に紫外線硬化型の粘着テープ等で固定し、切断後に個別に分離する方法を採用することがより良いが、ここでは図は省略する。こうして分割され、図4に示すようなパッケージを得ることができる。
【0041】
このように構成したので、半導体素子2の電気信号は、電極3から突起電極4を介して基板本体部7上のインナーパッド9に接合され、さらに、基板本体部7内の配線を通って、外部端子に至り、外部へ伝わる。
【0042】
このように構成したので、第1実施例によれば、
(1)複数の本体部を持つ基板と同一個数の半導体素子を形成したウエハを一度に組立てることが可能となるため、大量生産が容易であり、その結果、コストダウンがはかれる。
【0043】
(2)基板の切断と半導体素子の切断を同時に実施可能なため、工程数が少なくなり、その結果、コストダウンが図れる。同時に、半導体素子と基板の端面は完全に一致し、小型化要求を満足できる。
【0044】
上記したように、本発明の製造方法によれば、半導体素子と同一サイズ(小型)で、大量生産可能な品質の高い装置を提供することが可能となる。
【0045】
次に、本発明の第2実施例について説明する。
【0046】
図5は本発明の第2実施例を示す樹脂封止型半導体装置の第1の工程を示す図であり、図5(a)は上から見た状態図、図5(b)はその断面図である。図6は本発明の第2実施例を示す樹脂封止型半導体装置の第2の工程を示す図であり、図6(a)は上から見た状態図、図6(b)はその断面図である。
【0047】
第2実施例の製造方法の概要は、第1実施例と同一であるが、この実施例は、基板とウエハを機械的に位置を合わせ、セットするようにしたものである。なお、第1実施例と同じ部分については、同じ符号を付してそれらの説明は省略する。
【0048】
まず、第1実施例と同様に、準備された基板のインナーリードとウエハ上の半導体素子の突起電極を接合する工程に入る。図5に示すように、ウエハ位置決め治具15の上にウエハ1をセットする。
【0049】
次に、図6に示すように、基板位置決め治具17を図5の状態になっているウエハ位置決め治具15の上に載せて、その後、基板6を基板位置決め治具17にセットすると、図6(b)に示すように、突起電極4とそれに対応するインナーパッド9を合致させることができる。ウエハ位置決め治具15とウエハ1、また、基板位置決め治具17と基板6、ウエハ位置決め治具15と基板位置決め治具17、それぞれの位置を決めて固定する。
【0050】
具体的には、機械的に固定する方法、例えば、形状によって位置を決める方法や、一方に穴をあけ、もう一方にピンを立てて嵌め込み位置を決める方法等があるが、ここでは、図6に示すように、ウエハ位置決め治具15と基板位置決め治具17を、ウエハ位置決め治具15上に設けられているピン16を基板位置決め治具17上の位置決め穴18に挿入することによって、位置を決めるようにしている。
【0051】
このようにして、合致した突起電極とそれに対応するインナーパッドを接合させる。これ以降は、第1実施例と同様の工程を施し、パッケージ構造を得る。
【0052】
このように、第2実施例によれば、第1実施例で述べた効果の他に、基板とウエハの位置合わせが容易で、かつ、精度が向上するため、組立歩留まりが高くなり、品質が向上する。
【0053】
また、半導体素子と同一サイズ(小型)で、品質の高い樹脂封止型半導体装置とその実装構造を得ることができる。
【0054】
次に、本発明の第3実施例について説明する。
【0055】
図7は本発明の第3実施例を示すウエハを示す図であり、図7(a)はそのウエハの全体平面図、図7(b)は図7(a)のA1 部拡大平面図である。また、図8は本発明の第3実施例を示すウエハと基板との位置合わせの説明図であり図8(a)はそのウエハへの基板の実装状態図、図8(b)は図8(a)のB1 部拡大平面図である。
【0056】
この実施例の製造方法の概要は第1実施例と同一であるが、基板とウエハを画像処理によって、位置を合わせを行い、セットするようにしたものである。なお、第1実施例と同じ部分については同じ符号を付してそれらの説明は省略する。
【0057】
まず、第1実施例と同様に、準備された基板のインナーリードと半導体素子の突起電極を接合する工程に入る。図7(a)に示すようにウエハ1上の最外コーナー対角にあるスクライブライン5の交点A1 ,A2 の2箇所をカメラ等を使用して画像認識する。
【0058】
その後、図8(a)に示すように、上述した交点A1 ,A2 に該当する基板の最外コーナー対角にあるカットライン8の交点B1 ,B2 を同様に画像認識し、先のウエハの認識データと形状が合致するような位置に基板6をセットすると、突起電極4とそれに対応するインナーパッド9を合致させることができる。
【0059】
この方法は、半導体装置の組立工程(例えば、スクライブ工程、ダイスボンド工程等)で位置合わせとして広く採用されている方法と同等であるため、容易に導入可能である。また、実際には、ウエハ1や基板6の搬送が必要となるが、その機構については省略する。このようにして、合致した突起電極4とそれに対応するインナーパッド9を接合させる。それ以降は、第1実施例と同様の工程を施し、パッケージ構造を得る。
【0060】
このように第3実施例によれば、第1実施例で述べた効果の他に、第2実施例と同様に、基板とウエハの位置合わせが容易で、かつ、精度が向上するため、組立歩留まりが高くなり、品質が向上する。
【0061】
つまり、この実施例の製造方法によれば、半導体素子と同一サイズ(小型)で、品質の高い装置を提供することが可能となる。
【0062】
次に、本発明の第4実施例について説明する。
【0063】
図9は本発明の第4実施例を示すウエハを示す図であり、図9(a)はそのウエハの全体平面図、図9(b)は図9(a)のA1 部拡大平面図である。また、図10は本発明の第4実施例を示すウエハと基板基板との位置合わせの説明図であり、図10(a)はそのウエハへの基板の実装状態図、図10(b)は図10(a)のB1 部拡大平面図である。なお、第3実施例と同じ部分については、同じ番号を付してそれらの説明は省略する。
【0064】
この実施例の製造方法の概要は、第1実施例と同一であるが、基板とウエハを画像処理によって、位置を合わせ、セットするようにしたものである。
【0065】
まず、第1実施例と同様に、準備された基板のインナーリードと半導体素子の突起電極を接合する工程に入る。図9(a)に示すように、ウエハ1のスクライブライン5上の交点に、位置合わせのための認識用マーク19がウエハ処理の段階で設けられている。この認識用マーク19はアルミ等で構成され、認識し易いようにスクライブライン5とは明らかに異なっているパターンとすることが重要である。ここでは、円状のマークとしているが、基板に設けられている樹脂注入孔の形状と大きさに対応して設計される。
【0066】
具体的には、樹脂注入孔10の形状、及び大きさと同一か、樹脂注入孔より0.1mm程度小さく設定する。こうして設けられたマークの中で最外コーナー対角にあるスクライブライン5の交点A1 ,A2 の2箇所のマークをカメラ等を使用して画像認識する。
【0067】
その後、図10に示すように、上述のウエハ1上のマークに該当する基板6の最外コーナー対角にあるカットライン8の交点B1 ,B2 を同様に画像認識し、先のウエハ1の認識データと合致するように基板6をセットすると、突起電極4とそれに対応するインナーパッド9を合致させることができる。
【0068】
図10(b)は位置合わせ完了後の交点B1 の拡大図を示しており、基板6の樹脂注入孔10と認識用マーク19が合致している状態を示している。この方法は、半導体装置の組立工程(例えば、スクライブ工程、ダイスボンド工程、等)で位置合わせとして広く採用されている方法と同等であるため、容易に導入可能である。また、実際には、ウエハや基板の搬送が必要となるが、その機構については省略する。
【0069】
こうして、合致した突起電極とそれに対応するインナーパッドを接合させる。これ以降は、第1実施例と同様の工程を施し、パッケージ構造を得る。
【0070】
このように構成したので、第4実施例によれば、第1実施例で述べた効果の他に、第2実施例と同様に、基板とウエハの位置合わせが容易で、かつ、精度が向上するため、組立歩留まりが高くなり、品質が向上する。
【0071】
また、半導体素子と同一サイズ(小型)で、品質の高い装置を提供することが可能となる。
【0072】
次に、本発明の第5実施例について説明する。
【0073】
この実施例の製造方法の概要は、第1実施例と同一であるが、第5実施例の特徴は、基板とウエハの間隙に樹脂を充填する方法を限定したところにある。
【0074】
基板上に設けられた樹脂注入孔から、樹脂をディスペンス方式で個別に注入する。この場合は、中央部の樹脂注入孔から、徐々に周辺部の樹脂注入孔に放射線状に充填する方法をとっている。
【0075】
図11に樹脂注入孔からのディスペンスの順番の一例を示す。充填終了後、樹脂を硬化し、個別に分割され、図4に示すようなパッケージが完成する。
【0076】
このように、第5実施例によれば、第1実施例で述べた効果に加え、樹脂を基板上に設けられている中央の樹脂注入孔(1〜4)からまず最初に充填し、徐々に周辺部の樹脂注入孔(5〜16)へと充填していく方法をとっている。これにより樹脂の充填の際に発生する気泡を外側に逃すことが可能となり、容易に充填性が向上し、ボイド(気泡)の発生を抑制できるという効果が得られる。
【0077】
従って、樹脂充填の歩留まり・品質の向上が期待できる。
【0078】
また、半導体装置と同一サイズ(小型)で、品質の高い装置を提供することが可能となる。
【0079】
次に、本発明の第6実施例について説明する。
【0080】
この実施例の製造方法の概要は、第1実施例と同一であるが、第6実施例の特徴は、基板とウエハの間隙に樹脂を充填する方法を限定したところにある。
【0081】
基板上に設けられた樹脂注入孔から、順次樹脂注入孔へと樹脂をディスペンス方式で個別に注入する。この場合は、最外部にあたる1コーナーから中央、そして対角コーナーへ扇状に充填する方法をとっている。
【0082】
図12に樹脂注入孔からのディスペンスの順番の一例を示す。充填終了後、樹脂を硬化し、個別に分割され、図4に示すようなパッケージが完成する。
【0083】
このように、第6実施例によれば、第1実施例で述べた効果に加え、樹脂を基板上に設けられている最外部のコーナーの樹脂注入孔(1、2,3)からまず最初に充填し、次第に扇状にある樹脂注入孔(4,5,6)から充填していく方法をとっている。これにより、樹脂の充填の際に発生する気泡を扇状に逃すことが可能となり、容易に充填性が向上し、ボイド(気泡)の発生を抑制できるという効果が得られる。従って、樹脂充填の歩留り・品質の向上が期待できる。
【0084】
また、半導体装置と同一サイズ(小型)で、品質の高い装置を提供することが可能となる。
【0085】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【0086】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【0087】
(A)複数の本体部を持つ基板と同一個数の半導体素子を形成したウエハを一度に組立てることが可能となるため、大量生産が容易であり、その結果、コストダウンがはかれる。
【0088】
(B)基板の切断と半導体素子の切断を同時に実施可能なため、工程数が少なくなり、その結果、コストダウンが図れる。同時に、半導体素子と基板の端面は完全に一致し、小型化要求を満足できる。
【0089】
(C)基板とウエハの位置合わせが容易で、かつ、精度が向上するため、組立歩留まりが高くなり、品質が向上する。
【0090】
(D)樹脂の充填の際に発生する気泡を逃すことが可能となるため、容易に充填性が向上し、ボイド(気泡)の発生を抑制できる。それに伴い、樹脂充填の歩留り・品質の向上が期待できる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示す半導体素子を形成するウエハプロセスが完了したウエハの構成図である。
【図2】本発明の第1実施例に使用する基板の構成図である。
【図3】本発明の第1実施例を示すウエハの基板への実装工程断面図である。
【図4】本発明の第1実施例を示すパッケージの断面図である。
【図5】本発明の第2実施例を示す樹脂封止型半導体装置の第1の工程を示す図である。
【図6】本発明の第2実施例を示す樹脂封止型半導体装置の第2の工程を示す図である。
【図7】本発明の第3実施例を示すウエハを示す図である。
【図8】本発明の第3実施例を示すウエハと基板との位置合わせの説明図である。
【図9】本発明の第4実施例を示すウエハを示す図である。
【図10】本発明の第4実施例を示すウエハと基板との位置合わせの説明図である。
【図11】本発明の第5実施例を示す樹脂注入孔からのディスペンスの順番の一例を示した図である。
【図12】本発明の第6実施例を示す樹脂注入孔からのディスペンスの順番の一例を示した図である。
【図13】従来の樹脂封止型半導体装置の断面図である。
【図14】従来の樹脂封止型半導体装置の樹脂封止状態を示す図である。
【符号の説明】
1 ウエハ
2 半導体素子
3 電極
4 突起電極
5 スクライブライン
6 基板
7 基板本体部
8 カットライン
9 インナーパッド
10 樹脂注入孔
11 接続用パッド
12 樹脂
13 ディスペンサ
14 切り刃
15 ウエハ位置決め治具
16 ピン
17 基板位置決め治具
18 位置決め穴
19 認識用マーク

Claims (10)

  1. 樹脂封止型半導体装置の製造方法において、
    (a)スクライブラインで個別に区切られてなる複数個の半導体素子が設けられ、それぞれの半導体素子の電極には突起電極が設けられたウエハを用意する工程と、
    (b)該ウエハのスクライブラインに対応して設計されているカットラインによって区切られ、前記ウエハ上の複数個の半導体素子に対応して設計されている、複数個の配線基板本体部分を有し、前記基板のカットライン上には円状の樹脂注入孔が基板本体部のコーナーの4箇所に設けられ、それぞれの配線基板本体部分には、半導体素子の突起電極に対応したインナーパッドが設けられ、該インナーパッドは基板内部の配線によって基板の反対面の外部接続用パッドに接続されている基板を用意する工程と、
    (c)前記ウエハ上の半導体素子の突起電極と前記基板上のインナーパッドを合致させる工程と、
    (d)合致させた突起電極とインナーパッドを接続する工程と、
    (e)前記基板のカットライン上にある複数個の樹脂注入孔から樹脂を注入し充填する工程と、
    (f)前記樹脂を硬化させる工程と、
    (g)前記基板のカットラインとウエハのスクライブラインを一度に切削する工程とを施すことによって、
    (h)半導体素子と基板の端面を完全に一致させた複数の封止樹脂型半導体装置を同時に得ることを特徴とする樹脂封止型半導体装置の製造方法。
  2. 請求項1記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、ウエハと基板の位置合わせを位置決め治具を用いて機械的に合致させることを特徴とする樹脂封止型半導体装置の製造方法。
  3. 請求項1記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、ウエハ上のスクライブラインと基板上のカットラインを、画像認識処理を用いて合致させることによって位置合わせを行うを特徴とする樹脂封止型半導体装置の製造方法。
  4. 請求項1記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、ウエハ上のスクライブラインに設けられている認識用マークと基板上のカットラインに設けられている樹脂注入孔を、画像認識処理を用いて合致させることを特徴とする樹脂封止型半導体装置の製造方法。
  5. 請求項1、2、3又は4記載の樹脂封止型半導体装置の製造方法において、前記工程(c)は、同時に樹脂注入孔から樹脂を注入し充填することを特徴とする製造方法。
  6. 樹脂封止型半導体装置の製造方法において、
    面に突起電極が形成された半導体素子領域を有するウエハの突起電極と、表面にインナーパッドが形成された基板本体領域と該基板本体領域を囲むカットライン領域とを有する基板の該インナーパッドとを接続する工程と、
    前記カットライン領域に設けた貫通孔を介して、前記ウエハと前記基板との間に樹脂を充填する工程と、
    前記カットライン領域に沿って、前記ウエハと前記基板との接合体を切断する工程とを備えたことを特徴とする樹脂封止型半導体装置の製造方法。
  7. 脂封止型半導体装置の製造方法において、
    (a)それぞれの表面に突起電極が形成された矩形形状をなす複数個の半導体素子が形成されたウエハの前記突起電極を、前記突起電極に対応するインナーパッドがその表面に形成された基板の前記インナーパッドに接続する工程と、
    (b)前記ウエハと前記基板との間に前記基板に設けられるとともに、前記半導体素子のコーナー部に対応する位置に設けられる開口部を介して注入される樹脂を充填する工程と
    (c)前記半導体素子および基板を個別に分割する工程と、
    を備えたことを特徴とする樹脂封止型半導体装置の製造方法。
  8. 請求項7記載の樹脂封止型半導体装置の製造方法において、前記基板に設けられた開口部は、所定の時間差をもって注入が開始される少なくとも2つの開口部を含むことを特徴とする樹脂封止型半導体装置の製造方法。
  9. 請求項7記載の樹脂封止型半導体装置の製造方法において、前記基板の中央部分に形成された前記開口部からの樹脂注入を開始した後に、前記基板の周辺部分に形成された前記開口部からの樹脂注入を開始することを特徴とする樹脂封止型半導体装置の製造方法。
  10. 請求項7記載の樹脂封止型半導体装置の製造方法において、前記基板の一方の端部近傍に設けられた前記開口部からの樹脂注入を開始した後に、前記基板の中央部分に設けられた開口部からの樹脂注入を開始し、その後、前記基板の他方の端部近傍に設けられた前記開口部からの樹脂注入を開始することを特徴とする樹脂封止型半導体装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186326A (ja) * 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
JP3544895B2 (ja) * 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
JP3485525B2 (ja) * 2000-07-06 2004-01-13 沖電気工業株式会社 半導体装置の製造方法
US6334971B1 (en) * 2000-07-20 2002-01-01 Wen-Ping Huang Manufacturing method for diode group processed by injection molding on the surface
CA2442362C (en) * 2001-03-28 2009-08-11 Vascular Control Systems, Inc. Method and apparatus for the detection and ligation of uterine arteries
JP3844196B2 (ja) * 2001-06-12 2006-11-08 シチズン電子株式会社 発光ダイオードの製造方法
JP3649169B2 (ja) * 2001-08-08 2005-05-18 松下電器産業株式会社 半導体装置
US6757475B2 (en) * 2002-06-14 2004-06-29 Fiberguide Industries, Inc. Optical fiber arrays with precise hole sizing
JP2004055860A (ja) 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US7084492B2 (en) * 2003-06-30 2006-08-01 Intel Corporation Underfill and mold compounds including siloxane-based aromatic diamines
DE102005013500A1 (de) * 2005-03-23 2006-10-05 Infineon Technologies Ag Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
JP4345808B2 (ja) * 2006-12-15 2009-10-14 エルピーダメモリ株式会社 半導体装置の製造方法
TWI357138B (en) * 2008-03-11 2012-01-21 Advanced Semiconductor Eng Chip structure and stacked chip package as well as
JP4769839B2 (ja) * 2008-04-04 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010176909A (ja) * 2009-01-27 2010-08-12 Panasonic Electric Works Co Ltd 放電灯点灯装置及び照明器具
US20100200957A1 (en) * 2009-02-06 2010-08-12 Qualcomm Incorporated Scribe-Line Through Silicon Vias
US8652935B2 (en) 2010-12-16 2014-02-18 Tessera, Inc. Void-free wafer bonding using channels
KR20140101984A (ko) * 2013-02-13 2014-08-21 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102078848B1 (ko) 2013-03-15 2020-02-18 삼성전자 주식회사 멀티 칩 적층 패키지들을 제조하는 방법
CN110126107B (zh) * 2018-02-09 2024-02-23 天通日进精密技术有限公司 硅棒转换装置、硅棒开方设备及硅棒开方方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100310220B1 (ko) * 1992-09-14 2001-12-17 엘란 티본 집적회로장치를제조하기위한장치및그제조방법
JP3496347B2 (ja) * 1995-07-13 2004-02-09 株式会社デンソー 半導体装置及びその製造方法
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
TW335595B (en) * 1996-09-09 1998-07-01 Philips Electronics Nv Electric component which can be mounted on the surface of a printed circuit board as well as a method of manufacturiing such components
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
US6177722B1 (en) * 1998-04-21 2001-01-23 Atmel Corporation Leadless array package

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