KR102078848B1 - 멀티 칩 적층 패키지들을 제조하는 방법 - Google Patents

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Abstract

제1면 및 상기 제1면과 대향하는 제2면을 갖는 단일체 하부 칩 기판을 준비하고, 상기 단일체 하부 칩 기판의 상기 제1면 상에 단위 패키지 기판들을 본딩하여 단일체 기판-칩 본딩 구조체를 형성하고, 상기 단일체 기판-칩 본딩 구조체를 다수 개의 단위 기판-칩 본딩 구조체들로 분리하고, 단일체 상부 칩 기판을 준비하고, 상기 단일체 상부 칩 기판의 상면 상에 상기 다수 개의 단위 기판-칩 구조체들을 본딩하여 단일체 반도체 칩 적층 구조체를 형성하고, 및 상기 단일체 반도체 칩 적층 구조체를 다수 개의 단위 반도체 칩 적층 구조체들로 분리하는 것을 포함하는 멀티 칩 적층 패키지 제조 방법이 설명된다.

Description

멀티 칩 적층 패키지들을 제조하는 방법{Method of Fabricating Semiconductor Stack Structures}
본 발명은 다양한 멀티 칩 적층 패키지의 구조, 멀티 칩 적층 패키지들을 제조하는 방법, 및 멀티 칩 적층 패키지를 가진 다양한 전자 시스템들에 관한 것이다.
고집적, 고속, 및 다기능 반도체 소자를 구현하기 위하여, 로직 반도체 소자와 메모리 반도체 소자를 하나의 반도체 패키지 내에 관통 비아 전극을 이용하여 집적하는 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는, 멀티 칩 적층 패키지들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 멀티 칩 적층 패키지들을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 멀티 칩 적층 패키지를 가진 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 멀티 칩 적층 패키지를 제조하는 방법은, 제1면 및 상기 제1면과 대향하는 제2면을 갖는 단일체 하부 칩 기판을 준비하고, 상기 단일체 하부 칩 기판의 상기 제1면 상에 단위 패키지 기판들을 본딩하여 단일체 기판-칩 본딩 구조체를 형성하고, 상기 단일체 기판-칩 본딩 구조체를 다수 개의 단위 기판-칩 본딩 구조체들로 분리하고, 단일체 상부 칩 기판을 준비하고, 상기 단일체 상부 칩 기판의 상면 상에 상기 다수 개의 단위 기판-칩 구조체들을 본딩하여 단일체 반도체 칩 적층 구조체를 형성하고, 및 상기 단일체 반도체 칩 적층 구조체를 다수 개의 단위 반도체 칩 적층 구조체들로 분리하는 것을 포함한다.
상기 단일체 하부 칩 기판 및 상기 단일체 상부 칩 기판은 절단되지 않은 실리콘 웨이퍼를 포함할 수 있다.
상기 방법은 상기 단일체 하부 칩 기판의 상기 제1면과 상기 단위 패키지 기판들의 사이에 하부 몰딩재를 충진하고, 및 상기 단일체 상부 칩 기판의 상기 상면과 상기 단일체 하부 칩 기판의 상기 제2면 사이에 상부 몰딩재를 충진하는 것을 더 포함할 수 있다.
상기 방법은 상기 단일체 하부 칩 기판 내에 상기 단일체 하부 칩 기판의 상기 제1면 상으로 돌출한 제1 단부 및 상기 단일체 하부 칩 기판의 상기 제2면을 향하도록 상기 단일체 하부 칩 기판의 내부에 위치한 제2단부를 갖는 관통 비아 전극을 형성하고, 상기 단일체 하부 칩 기판의 상기 제1면 상에 내부 회로들 및 상기 내부 회로들을 덮은 층간 절연막을 형성하고, 및 상기 층간 절연막 상에 상기 관통 비아 전극과 연결되는 제1패드를 형성하는 것을 더 포함할 수 있다.
상기 패키지 기판은 기판 플레이트, 상기 기판 플레이트의 일 면 상에 상기 단일체 하부 칩 기판의 상기 제1패드와 정렬되는 칩 범프 랜드를 포함할 수 있다.
상기 패키지 기판은 상기 기판 플레이트의 타 면 상에 상기 칩 범프 랜드와 연결되는 기판 범프 랜드를 포함할 수 있다.
상기 제1패드와 상기 칩 범프 랜드는 칩 범프를 이용하여 전기적으로 연결될 수 있다.
상기 하부 몰딩재는 상기 칩 범프의 측면을 감쌀 수 있다.
상기 방법은 상기 단일체 하부 칩 기판의 상기 제2면을 상기 관통 비아 전극의 상기 제2단부가 노출되도록 부분적으로 제거하고, 상기 단일체 하부 칩 기판의 상기 제2면 상에 상기 관통 비아 전극의 상기 제2단부의 표면이 노출되도록 제2면 절연층을 형성하고, 및 상기 제2면 절연층을 관통하여 상기 관통 비아 전극의 상기 제2단부와 전기적으로 연결되는 제2 패드를 형성하는 것을 더 포함할 수 있다.
상기 단일체 상부 칩 기판은 상기 제2패드와 정렬되는 상부 칩 패드를 포함할 수 있다.
상기 제2 패드와 상기 상부 칩 패드는 칩-간 범프를 이용하여 전기적으로 연결될 수 있다.
상기 상부 몰딩재는 상기 칩-간 범프의 측면을 감쌀 수 있다.
상기 단위 기판-칩 본딩 구조체는 상기 단일체 하부 칩 기판이 분할된 단위 하부 칩 기판, 상기 단위 하부 칩 기판 상에 본딩된 단위 패키지 기판, 및 상기 단위 하부 칩 기판과 상기 단위 패키지 기판의 사이를 채우는 상기 하부 몰딩재를 포함할 수 있다.
상기 하부 몰딩재는 상기 단위 패키지 기판의 측면을 덮을 수 있다.
상기 상부 몰딩재는 상기 단위 하부 칩 기판의 측면들, 상기 단위 하부 칩 기판과 상기 단위 패키지 기판의 사이를 채우는 상기 하부 몰딩재의 측면들, 및 상기 단위 패키지 기판의 측면들을 덮는 상기 하부 몰딩재의 측면들을 덮을 수 있다.
상기 단위 반도체 칩 적층 구조체는 상기 단일체 상부 칩 기판이 분할된 단위 상부 칩 기판, 상기 단위 상부 칩 기판 상에 본딩된 단위 기판-칩 본딩 구조체, 및 상기 단위 상부 칩 기판과 상기 단위 기판-칩 본딩 구조체의 상기 단위 하부 칩 기판의 상기 제2면 사이를 채우는 상기 상부 몰딩재를 포함할 수 있다.
상기 상부 몰딩재는 상기 단위 기판-칩 본딩 구조체의 측면들을 덮을 수 있다.
본 발명의 일 실시예에 의한 멀티 칩 적층 패키지를 제조하는 방법은 웨이퍼 상태의 하부 반도체 칩 기판을 준비하고, 상기 웨이퍼 상태의 상기 하부 반도체 칩 기판의 상면 상에 패키지 기판을 본딩하고, 상기 하부 반도체 칩 기판과 상기 패키지 기판 사이에 하부 몰딩재를 채워 단일체 기판-칩 본딩 구조체를 형성하고, 상기 단일체 기판-칩 본딩 구조체를 다수 개의 단위 기판-칩 본딩 구조체들로 분리하고, 웨이퍼 상태의 상부 반도체 칩 기판을 준비하고, 상기 웨이퍼 상태의 상기 상부 반도체 칩 기판의 상면 상에 상기 다수 개의 상기 단위 기판-칩 본딩 구조체들을 본딩하고, 상기 상부 반도체 칩 기판의 상기 상면과 상기 단위 기판-칩 본딩 구조체 사이에 상부 몰딩재를 채워 단일체 반도체 칩 적층 구조체를 형성하고, 및 상기 단일체 반도체 칩 적층 구조체를 다수 개의 단위 반도체 칩 적층 구조체로 분리하는 것을 포함할 수 있다.
상기 패키지 기판은 다수 개의 단위 패키지 기판들일 수 있다.
상기 하부 몰딩재는 상기 다수 개의 상기 단위 패키지 기판들의 측면들을 덮을 수 있다.
상기 상부 몰딩재는 상기 다수 개의 상기 단위 기판-칩 본딩 구조체들의 측면들을 덮을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지는 다양한 크기의 패키지 기판, 하부 반도체 칩, 및 상부 반도체 칩을 가질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지를 제조하는 방법은 서로 다른 크기의 패키지 기판, 하부 반도체 칩, 및 상부 반도체 칩을 적층하여 멀티 칩 적층 패키지를 제조할 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지를 제조하는 방법은 웨이퍼 지지 시스템(wafer supporting system)을 사용하지 않고 멀티 칩 적층 패키지를 제조하는 방법을 제공할 수 있다. 기타 실시예들의 다양한 효과들은 본문 내에서 언급될 것이다.
도 1a 내지 1c, 및 2a 내지 2f는 본 발명의 기술적 사상의 실시예들에 의한 멀티 칩 적층 패키지들을 설명하는 개념적인 종단면도들 또는 측면도들이다.
도 3a 내지 3l은 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지를 형성하는 방법을 설명하는 개념적인 종단면도들 또는 측면도들이다.
도 4a 내지 4f는 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지를 형성하는 방법을 설명하는 개념적인 종단면도들 또는 측면도들이다.
도 5a 내지 5c는 본 발명의 일 실시예에 의한 반도체 적층 패키지를 형성하는 방법을 설명하는 개념적인 종단면도들 또는 측면도들이다.
도 6a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 6b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 6c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 멀티 칩 적층 패키지들 중 적어도 하나를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 6d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)', 및 '상면(upper side, top side)'과 '하면(lower side, bottom side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면', 및 '상면'과 '하면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면' 또는 '상면'이 '후면' 또는 '하면'이라고 해석될 수도 있고 '후면' 또는 '하면'이 '전면' 또는 '상면'으로 해석될 수도 있다. 따라서, '전면' 또는 '상면'을 '제1 면'이라고 표현하고 '후면' 또는 '하면'을 '제2 면'이라고 표현할 수도 있고, 반대로 '후면' 또는 '하면'을 '제1 면'이라고 표현하고 '전면' 또는 '상면'을 '제2 면'이라고 표현할 수도 있다. 그러나, 혼동을 방지하기 위하여, 하나의 실시예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
본 명세서에서, 단일체(single bodied)라는 용어는 개별 소자로 분리되지 않은 상태를 의미한다. 예를 들어, 쏘잉(swaing)되지 않은 웨이퍼, 또는 패키지 기판을 의미할 수 있다. 즉, 동일한 기능을 갖는 단위(unit) 칩들 또는 단위 패키지 기판들이 분리되지 않은 상태로 하나의 웨이퍼 또는 큰 패키지 기판으로 제공된 상태를 의미한다.
도 1a 내지 1c는 본 발명의 기술적 사상의 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30)을 설명하는 개념적인 종단면도들 또는 측면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지(10)는 패키지 기판(100) 상에 적층된 하부 칩(200) 및 상부 칩(300)을 포함하고, 패키지 기판(100)과 하부 칩(200) 사이의 하부 몰딩재(510a), 및 하부 칩(200)과 상부 칩(300) 사이의 상부 몰딩재(520a)를 포함할 수 있다.
패키지 기판(100)은 기판 플레이트(110) 하면의 기판 범프 랜드(120), 기판 플레이트(110) 내부의 기판 비아(130), 및 기판 플레이트(110) 상면의 칩 범프 랜드(140)를 포함할 수 있다. 기판 플레이트(110)는 플라스틱, 세라믹스, 고분자 유기물, 또는 무기물 같은 절연물을 포함할 수 있다. 기판 범프 랜드(120), 기판 비아(130), 및 칩 범프 랜드(140)는 구리 같은 금속을 포함할 수 있다. 기판 범프 랜드(120) 상에는 마더 보드 등과 전기적으로 연결되기 위한 기판 범프(430)가 제공될 수 있다. 기판 범프(430)는 솔더를 포함할 수 있다. 예를 들어, 패키지 기판(100)은 PCB를 포함할 수 있다.
하부 칩(200)은 하부 칩 기판(210)을 관통하는 관통 비아 전극(220), 내부 회로(240), 하부 배선층(270), 및 상면 패드(290)를 포함할 수 있다. 하부 칩(200)은 하부 칩 기판(210)의 제1 면, 예를 들어, 하면 상의 제1 절연층(230)을 포함할 수 있다. 관통 비아 전극(220)은 제1 절연층(230)을 관통할 수 있다. 제1 절연층(230)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
내부 회로(240)는 관통 비아 전극(220)과 하부 배선층(270)을 전기적으로 연결할 수 있다. 내부 회로(240)는 관통 비아 패드(241), 내부 비아(243), 및 내부 배선(240)을 포함할 수 있다. 내부 회로(240)는 재배선 구조를 포함할 수 있다.
관통 비아 패드(241)는 제1 절연층(230) 상에 관통 비아 전극(220)과 정렬 및 접촉하도록 배치될 수 있다. 내부 비아(243)는 기둥 모양을 갖고 관통 비아 패드(241) 상에 배치될 수 있다. 내부 비아(243)는 전기 신호를 수직 방향으로 전달할 수 있다. 내부 배선(245)은 내부 비아(243) 상에 배치될 수 있다. 내부 배선(245)는 전기 신호를 수평 방향으로 전달할 수 있다. 내부 회로(240)는 각각 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
하부 칩(200)은 제1 절연층(230) 상에 내부 회로(240)를 감싸는 제2 절연층(250)을 포함할 수 있다. 제2 절연층(250)과 내부 배선(245)은 동일한 레벨의 표면을 가질 수 있다. 제2 절연층(250)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
하부 칩(200)은 내부 배선(245)을 덮는 제2 절연층(250) 상의 하부 패시베이션 층(260)을 포함할 수 있다. 하부 패시베이션 층(260)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
하부 칩(200)은 하부 패시베이션 층(260)을 관통하여 내부 배선(245)과 전기적으로 연결되는 하부 배선층(270)을 포함할 수 있다. 하부 배선층(270)은 하부 패시베이션 층(260)을 관통하는 하부 비아 플러그(271) 및 하부 패시베이션 층(260) 상에 배치된 하면 패드(273)를 포함할 수 있다. 하부 배선층(270)은 재배선 구조를 포함할 수 있다. 하부 비아 플러그(271) 및 하면 패드(273)는 구리 같은 금속을 포함할 수 있다.
하부 칩(200)은 하부 칩 기판(210)의 상면 상의 상면 절연층(280)을 포함할 수 있다. 관통 비아 전극(220)은 상면 절연층(280)을 관통할 수 있다. 상면 절연층(280)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
하부 칩(200)은 상면 절연층(280) 상에 관통 비아 전극(220)과 정렬, 접촉하는 상면 패드(290)를 포함할 수 있다.
하부 칩(200)의 하면 패드(273)와 패키지 기판(110)의 칩 범프 랜드(140)는 칩 범프(410)를 통하여 전기적으로 연결될 수 있다. 칩 범프(410)는 솔더를 포함할 수 있다.
하부 몰딩재(510a)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채우고, 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들을 직접적으로 접촉하며 덮을 수 있다. 하부 몰딩재(510a)는 에폭시를 포함하는 몰딩 컴파운드일 수 있다.
하부 칩(200)은 로직 반도체 소자를 포함할 수 있다.
상부 칩(300)은 상부 칩 기판(310)의 하면 상에 형성된 상부 칩 패시베이션 층(320), 상부 칩 비아 플러그(330), 및 상부 칩 패드(340)를 포함할 수 있다. 상부 칩 패시베이션 층(320)은 실리콘 산화물, 실리콘 질화물, 및/또는 폴리이미드 등의 절연물을 포함할 수 있다. 상부 칩 비아 플러그(330)는 상부 칩 패시베이션 층(320)을 관통할 수 있다. 상부 칩 패드(340)는 상부 칩 패시베이션 층(320) 상에 상부 칩 비아 플러그(330)와 정렬 및 접촉하도록 배치될 수 있다. 상부 칩 비아 플러그(330) 및 상부 칩 패드(340)는 텅스텐 구리, 니켈, 금, 은, 또는 주석 등을 포함할 수 있다.
상부 칩(300)의 상부 칩 패드(340)와 하부 칩(200)의 상면 패드(290)는 칩-간 범프(420, inter-chips bump)를 통하여 전기적으로 연결될 수 있다. 칩-간 범프(420)는 솔더를 포함할 수 있다.
상부 칩(300)은 메모리 반도체 소자를 포함할 수 있다.
상부 몰딩재(520a)는 칩-간 범프(420)를 감싸도록 상부 칩(300)과 하부 칩(200) 사이를 채우고, 하부 칩(200)의 측면들, 예를 들어, 하부 칩 기판(210)의 측면들을 덮을 수 있다. 상부 몰딩재(520)는 패키지 기판(100)의 측면들 상의 하부 몰딩재(510a)의 측면들을 덮을 수 있다. 상부 몰딩재(520a)는 에폭시를 포함하는 몰딩 컴파운드일 수 있다.
하부 칩(200)의 수평 폭은 패키지 기판(100)의 수평 폭보다 클 수 있다. 상부 칩(300)의 수평 폭은 하부 칩(200)의 수평 폭보다 클 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지(20)는 패키지 기판(100) 상에 적층된 하부 칩(200) 및 상부 칩(300), 패키지 기판(100)과 하부 칩(200) 사이의 하부 몰딩재(510b), 및 하부 칩(200)과 상부 칩(300) 사이의 상부 몰딩재(520b)를 포함하고, 상부 몰딩재(520b)는 칩-간 범프(420)를 감싸도록 상부 칩(300)과 하부 칩(200) 사이를 채우고, 하부 칩(200)의 측면들, 예를 들어, 하부 칩 기판(210)의 측면들을 덮을 수 있다. 상부 몰딩재(520b)는 패키지 기판(100)과 하부 칩(200) 사이의 하부 몰딩재(510b)의 측면들을 직접적으로 접촉하며 덮을 수 있다. 상부 몰딩재(520b)는 기판 플레이트(110)의 측면들을 직접적으로 접촉하며 덮을 수 있다.
하부 몰딩재(510b)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채울 수 있다. 기판 플레이트(110)의 측면들은 하부 몰딩재(510b)로 덮이지 않을 수 있다.
패키지 기판(100)의 측면들과 하부 칩(200)의 측면들은 수직으로 정렬될 수 있다. 하부 몰딩재(510b)의 측면들도 패키지 기판(100)의 측면들 및 하부 칩(200)의 측면들과 수직으로 정렬될 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지(30)는 패키지 기판(100) 상에 적층된 하부 칩(200) 및 상부 칩(300), 패키지 기판(100)과 하부 칩(200) 사이의 하부 몰딩재(510c), 및 하부 칩(200)과 상부 칩(300) 사이의 상부 몰딩재(520c)를 포함하고, 패키지 기판(100), 하부 칩(200), 및 상부 칩(300)의 측면들은 하부 몰딩재(510c) 및/또는 상부 몰딩재(520c)로 덮이지 않을 수 있다.
패키지 기판(100), 하부 칩(200), 및 상부 칩(300)의 측면들이 수직으로 정렬될 수 있다. 패키지 기판(100)과 하부 칩(200)의 사이에 충진된 하부 몰딩재(510c)의 측면들도 패키지 기판(100), 하부 칩(200), 및 상부 칩(300)의 측면들과 수직으로 정렬될 수 있다. 하부 칩(200)과 상부 칩(300)의 사이에 충진된 상부 몰딩재(520c)의 측면들도 패키지 기판(100), 하부 칩(200), 및 상부 칩(300)의 측면들과 수직으로 정렬될 수 있다. 하부 몰딩재(510c)의 측면들과 상부 몰딩재(520c)의 측면들이 수직으로 정렬될 수 있다.
도 2a 내지 2f는 본 발명의 기술적 사상의 실시예들에 의한 멀티 칩 적층 패키지들(11, 12, 21, 22, 31, 32)을 설명하는 개념적인 종단면도들 또는 측면도들이다.
도 2a 내지 2f를 참조하면, 본 발명의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(11, 12, 21, 22, 31, 32)은, 각각, 패키지 기판(100) 상에 적층된 하부 칩(200), 중간 칩(600) 및 상부 칩(300)을 포함하고, 패키지 기판(100)과 하부 칩(200) 사이의 하부 몰딩재(710a-710f), 하부 칩(200)과 중간 칩(600) 사이의 중간 몰딩재(730a-730f), 및 중간 칩(600)과 상부 칩(300) 사이의 상부 몰딩재(720a-720f)를 포함할 수 있다.
중간 칩(600)은 중간 칩 기판(610)을 관통하는 관통 비아 전극(620), 내부 회로(640), 하부 배선층(670), 및 상면 패드(690)를 포함할 수 있다. 중간 칩(600)은 중간 칩 기판(610)의 제1 면, 예를 들어, 하면 상의 제3 절연층(630)을 포함할 수 있다. 관통 비아 전극(620)은 제3 절연층(630)을 관통할 수 있다. 제3 절연층(630)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다. 내부 회로(640)는 관통 비아 전극(620)과 하부 배선층(670)을 전기적으로 연결할 수 있다. 내부 회로(640)는 관통 비아 패드(641), 내부 비아(643), 및 내부 배선(645)을 포함할 수 있다. 내부 회로(640)는 재배선 구조를 포함할 수 있다. 관통 비아 패드(641)는 제3 절연층(630) 상에 관통 비아 전극(620)과 정렬 및 접촉하도록 배치될 수 있다. 내부 비아(643)는 기둥 모양을 갖고 관통 비아 패드(641) 상에 배치될 수 있다. 내부 비아(643)는 전기 신호를 수직 방향으로 전달할 수 있다. 내부 배선(645)은 내부 비아(643) 상에 배치될 수 있다. 내부 배선(645)은 전기 신호를 수평 방향으로 전달할 수 있다. 내부 회로(640)는 각각 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
중간 칩(600)은 제3 절연층(630) 상에 내부 회로(640)를 감싸는 제4 절연층(650)을 포함할 수 있다. 제4 절연층(650)과 내부 배선(645)은 동일한 레벨의 표면을 가질 수 있다. 제4 절연층(650)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
중간 칩(600)은 내부 배선(645)을 덮는 제4 절연층(650) 상의 하부 패시베이션 층(660)을 포함할 수 있다. 하부 패시베이션 층(660)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
중간 칩(600)은 하부 패시베이션 층(660)을 관통하여 내부 배선(645)과 전기적으로 연결되는 하부 배선층(670)을 포함할 수 있다. 하부 배선층(670)은 하부 패시베이션 층(660)을 관통하는 하부 비아 플러그(671) 및 하부 패시베이션 층(660) 상에 배치된 하면 패드(673)를 포함할 수 있다. 하부 배선층(670)은 재배선 구조를 포함할 수 있다. 하부 비아 플러그(671) 및 하면 패드(673)는 구리 같은 금속을 포함할 수 있다.
중간 칩(600)은 중간 칩 기판(610)의 상면 상의 상면 절연층(680)을 포함할 수 있다. 관통 비아 전극(620)은 상면 절연층(680)을 관통할 수 있다. 상면 절연층(680)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
중간 칩(600)은 상면 절연층(680) 상에 관통 비아 전극(620)과 정렬, 접촉하는 상면 패드(690)를 포함할 수 있다.
중간 칩(600)의 하면 패드(673)와 하부 칩(200)의 상면 패드(290)는 하부 칩-간 범프(440)를 통하여 전기적으로 연결될 수 있다. 중간 칩(600)의 상면 패드(690)와 상부 칩(300)의 상부 칩 패드(340)는 상부 칩-간 범프(420)를 통하여 전기적으로 연결될 수 있다. 하부 칩-간 범프(440) 및 상부 칩간 범프(420)는 솔더를 포함할 수 있다.
도 2a를 참조하면, 하부 칩(200)의 수평 폭은 패키지 기판(100)의 수평 폭보다 클 수 있다. 중간 칩(600)의 수평 폭은 하부 칩(200)의 수평 폭보다 클 수 있다. 상부 칩(300)의 수평 폭은 중간 칩(600)의 수평 폭보다 클 수 있다. 하부 몰딩재(710a)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채우고, 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들을 직접적으로 접촉하며 덮을 수 있다. 중간 몰딩재(730a)는 하부 칩-간 범프(440)를 감싸도록 하부 칩(200)과 중간 칩(600) 사이를 채우고, 하부 칩 기판(210) 및 하부 몰딩재(710a)의 측면들을 덮을 수 있다. 중간 몰딩재(730a)는 에폭시를 포함하는 몰딩 컴파운드를 포함할 수 있다. 상부 몰딩재(720a)는 상부 칩-간 범프(420)를 감싸도록 상부 칩(300)과 중간 칩(600) 사이를 채우고, 중간 칩(600)의 측면들, 예를 들어, 중간 칩 기판(610)의 측면들 및 중간 몰딩재(730a)의 측면들을 덮을 수 있다.
도 2b를 참조하면, 하부 칩(200)의 수평 폭과 패키지 기판(100)의 수평 폭은 동일할 수 있다. 중간 칩(600)의 수평 폭은 하부 칩(200)의 수평 폭보다 클 수 있다. 상부 칩(300)의 수평 폭은 중간 칩(600)의 수평 폭보다 클 수 있다. 하부 몰딩재(710b)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채울 수 있다. 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들은 하부 몰딩재(710b)로 덮이지 않을 수 있다. 중간 몰딩재(730b)는 하부 칩-간 범프(440)를 감싸도록 하부 칩(200)과 중간 칩(600) 사이를 채우고, 하부 칩 기판(210)의 측면들, 하부 몰딩재(710b)의 측면들, 및 패키지 기판(100)의 측면들을 덮을 수 있다. 상부 몰딩재(720b)는 상부 칩-간 범프(420)를 감싸도록 상부 칩(300)과 중간 칩(600) 사이를 채우고, 중간 칩(600)의 측면들, 예를 들어, 중간 칩 기판(610)의 측면들 및 중간 몰딩재(730b)의 측면들을 덮을 수 있다. 하부 칩(200), 예를 들어, 하부 칩 기판(210)의 측면들, 하부 몰딩재(710b)의 측면들, 및 패키지 기판(100), 예를 들어, 기판 플레이트(110)의 측면들이 수직으로 정렬될 수 있다.
도 2c를 참조하면, 패키지 기판(100)의 수평 폭, 하부 칩(200)의 수평 폭, 및 중간 칩(600)의 수평 폭은 동일할 수 있다. 상부 칩(300)의 수평 폭은 패키지 기판(100)의 수평 폭, 하부 칩(200)의 수평 폭, 및 중간 칩(600)의 수평 폭보다 클 수 있다. 하부 몰딩재(710c)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채울 수 있다. 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들은 하부 몰딩재(710c)로 덮이지 않을 수 있다. 중간 몰딩재(730c)는 하부 칩-간 범프(440)를 감싸도록 하부 칩(200)과 중간 칩(600) 사이를 채울 수 있다. 하부 칩 기판(210)의 측면들 및 하부 몰딩재(710c)의 측면들, 및 패키지 기판(100)의 측면들은 중간 몰딩재(730c)로 덮이지 않을 수 있다. 상부 몰딩재(720c)는 상부 칩-간 범프(420)를 감싸도록 상부 칩(300)과 중간 칩(600) 사이를 채우고, 중간 칩(600), 예를 들어, 중간 칩 기판(610)의 측면들, 중간 몰딩재(730c)의 측면들, 하부 칩(200)의 측면들, 하부 몰딩재(710c)의 측면들, 및 패키지 기판(100), 예를 들어 기판 플레이트(110)의 측면들을 직접적으로 덮을 수 있다. 중간 칩(600), 예를 들어, 중간 칩 기판(610)의 측면들, 중간 몰딩재(730c)의 측면들, 하부 칩(200), 예를 들어, 하부 칩 기판(210)의 측면들, 하부 몰딩재(710c)의 측면들, 및 패키지 기판(100), 예를 들어 기판 플레이트(110)의 측면들이 수직으로 정렬될 수 있다.
도 2d를 참조하면, 하부 칩(200)의 수평 폭은 패키지 기판(100)의 수평 폭보다 클 수 있다. 중간 칩(600)의 수평 폭은 하부 칩(200)의 수평 폭보다 클 수 있다. 상부 칩(300)의 수평 폭과 중간 칩(600)의 수평 폭은 동일할 수 있다. 하부 몰딩재(710d)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채우고, 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들을 직접적으로 접촉하며 덮을 수 있다. 중간 몰딩재(730d)는 하부 칩-간 범프(440)를 감싸도록 하부 칩(200)과 중간 칩(600) 사이를 채우고, 하부 칩 기판(210) 및 하부 몰딩재(710d)의 측면들을 덮을 수 있다. 상부 몰딩재(720d)는 상부 칩-간 범프(420)를 감싸도록 상부 칩(300)과 중간 칩(600) 사이를 채울 수 있다. 중간 칩(600)의 측면들, 예를 들어, 중간 칩 기판(610)의 측면들 및 중간 몰딩재(730d)의 측면들은 상부 몰딩재(720d)로 덮이지 않을 수 있다. 하부 칩(200), 예를 들어, 하부 칩 기판(210)의 측면들, 및 하부 몰딩재(710e)의 측면들이 수직으로 정렬될 수 있다.
도 2e를 참조하면, 하부 칩(200)의 수평 폭과 패키지 기판(100)의 수평 폭은 동일할 수 있다. 중간 칩(600)의 수평 폭은 하부 칩(200)의 수평 폭보다 클 수 있다. 상부 칩(300)의 수평 폭과 중간 칩(600)의 수평 폭은 동일할 수 있다. 하부 몰딩재(710e)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채울 수 있다. 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들은 하부 몰딩재(710e)로 덮이지 않을 수 있다. 중간 몰딩재(730e)는 하부 칩-간 범프(430)를 감싸도록 하부 칩(200)과 중간 칩(600) 사이를 채우고, 하부 칩 기판(210)의 측면들 및 하부 몰딩재(710e)의 측면들, 및 패키지 기판(100)의 측면들을 덮을 수 있다. 상부 몰딩재(720e)는 상부 칩-간 범프(420)를 감싸도록 상부 칩(300)과 중간 칩(600) 사이를 채울 수 있다. 중간 칩(600)의 측면들, 예를 들어, 중간 칩 기판(610)의 측면들 및 중간 몰딩재(730e)의 측면들은 상부 몰딩재(720e)로 덮이지 않을 수 있다. 하부 칩(200), 예를 들어, 하부 칩 기판(210)의 측면들, 하부 몰딩재(710e)의 측면들, 및 패키지 기판(100), 예를 들어, 기판 플레이트(110)의 측면들이 수직으로 정렬될 수 있다.
도 2f를 참조하면, 패키지 기판(100)의 수평 폭, 하부 칩(200)의 수평 폭, 중간 칩(600)의 수평 폭, 및 상부 칩(300)의 수평 폭은 동일할 수 있다. 하부 몰딩재(710f)는 칩 범프(410)를 감싸도록 패키지 기판(100)과 하부 칩(200) 사이를 채울 수 있다. 패키지 기판(100)의 측면들, 예를 들어, 기판 플레이트(110)의 측면들은 하부 몰딩재(710f)로 덮이지 않을 수 있다. 중간 몰딩재(730f)는 하부 칩-간 범프(430)를 감싸도록 하부 칩(200)과 중간 칩(600) 사이를 채울 수 있다. 하부 칩 기판(210)의 측면들, 하부 몰딩재(710f)의 측면들, 및 패키지 기판(100)의 측면들은 중간 몰딩재(730f)로 덮이지 않을 수 있다. 상부 몰딩재(720f)는 상부 칩-간 범프(420)를 감싸도록 상부 칩(300)과 중간 칩(600) 사이를 채울 수 있다. 중간 칩(600)의 측면들, 예를 들어, 중간 칩 기판(610)의 측면들 및 중간 몰딩재(730f)의 측면들은 상부 몰딩재(720f)로 덮이지 않을 수 있다. 상부 칩(300), 예를 들어, 상부 칩 기판(310)의 측면들, 상부 몰딩재(720f)의 측면들, 중간 칩(600), 예를 들어, 중간 칩 기판(610)의 측면들, 중간 몰딩재(730f)의 측면들, 하부 칩(200), 예를 들어, 하부 칩 기판(210)의 측면들, 하부 몰딩재(710f)의 측면들, 및 패키지 기판(100), 예를 들어, 기판 플레이트(110)의 측면들이 수직으로 정렬될 수 있다.
도 3a 내지 3l은 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지를 형성하는 방법을 설명하는 개념적인 블록다이아그램들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지(10)를 형성하는 방법은 웨이퍼 상태의 단일체(single bodied) 하부 칩 기판(210)을 준비하고, 하부 칩 기판(210) 내에 관통 비아 전극들(220)을 형성하는 것을 포함할 수 있다. 예를 들어, 하부 칩 기판(210)의 전면(FS, front surface) 상에 제1 절연층(230)을 형성하고, 제1 절연층(230) 및 하부 칩 기판(210)를 관통하여 하부 칩 기판(210)의 후면(BS', back surface)을 향하는 기둥 모양의 관통 비아 전극들(220)을 형성하는 것을 포함할 수 있다. 하부 칩 기판(210)은 실리콘 웨이퍼를 포함할 수 있다. 관통 비아 전극들(210)은 배리어 금속(barrier metal) 및/또는 구리를 포함할 수 있다. 제1 절연층(230)은 실리콘 산화물을 포함할 수 있다. 관통 비아 전극들(220)은 하부 칩 기판(210)의 전면(FS)보다 돌출하고 제1 절연층(230)과 동일한 표면을 갖는 전단부(FE, front end) 및 하부 칩 기판(210)의 내부에 위치한 후단부(BE, back end)를 가질 수 있다. 점선은 후속 공정에서 하부 칩 기판(210)이 다수 개로 절단될 경계면을 의미한다. 예를 들어, 점선은 웨이퍼의 스크라이브 라인(scribe line)을 의미할 수 있다.
도 3b를 참조하면, 상기 방법은, 제1 절연층(230) 및 관통 비아 전극들(220)의 전단부들(FE) 상에 내부 회로들(240)을 형성하고, 및 내부 회로들(240)을 감싸는 제2 절연층(250)을 형성하는 것을 포함할 수 있다. 내부 회로들(240)은 관통 비아 패드들(241), 내부 비아들(243), 및 내부 배선들(245)을 포함할 수 있다. 관통 비아 패드들(241)은 제1 절연층(230) 상에 형성되어 관통 비아 전극들(220)과 각각 직접적으로 접촉할 수 있다. 내부 비아들(243)은 관통 비아 패드들(241) 및 내부 배선들(245)을 각각 수직으로 연결하는 기둥 모양을 가질 수 있다. 제2 절연층(250)은 관통 비아 패드들(241), 내부 비아들(243), 및 내부 배선들(245)을 덮거나 감쌀 수 있다. 내부 배선들(245)의 상부 표면과 제2 절연층(250)의 상부 표면은 동일한 레벨에 위치할 수 있다. 내부 배선들(245)은 수평 방향으로 연장할 수 있다. 관통 비아 패드들(241), 내부 비아들(243), 및 내부 배선들(245)은 구리 또는 텅스텐 같은 금속을 포함할 수 있다. 제2 절연층(250)은 실리콘 산화물을 포함할 수 있다.
도 3c를 참조하면, 상기 방법은, 내부 회로들(240) 상에 하부 패시베이션 층(260) 및 하부 배선층들(270)을 형성하는 것을 포함할 수 있다. 하부 배선층들(270)은 각각 하부 비아 플러그들(271) 및 하면 패드들(273)을 포함할 수 있다. 상기 하부 배선층들(270)을 형성하는 것은 하부 패시베이션 층(260)을 관통하여 내부 배선들(245)과 접촉하는 하부 비아 플러그들(271)을 형성하고, 및 하부 패시베이션 층(260) 상에 하부 비아 플러그들(271)과 각각 접촉하는 하면 패드들(273)을 형성하는 것을 포함할 수 있다. 하부 패시베이션 층(260)은 실리콘 산화물, 실리콘 질화물, 폴리이미드, 및/또는 감광성 폴리이미드를 포함할 수 있다. 하부 비아 플러그들(271) 및 하면 패드들(273)은 텅스텐, 구리, 니켈, 금, 은 또는 주석(Sn)을 포함할 수 있다. 이상의 공정들을 수행하여 하부 칩 기판(210) 내의 관통 비아 전극들(220), 하부 칩 기판(210) 상의 내부 회로들(240), 하부 칩 패시베이션 층(260) 및 하부 배선층들(270)을 갖는 단일체(single bodied) 하부 칩들(200a)이 형성될 수 있다.
도 3d를 참조하면, 상기 방법은, 단일체 하부 칩들(200a) 다수 개의 단위 패키지 기판(100b)을 각각 본딩하는 것을 포함할 수 있다. 단위 패키지 기판들(100b)은 기판 플레이트(110), 기판 범프 랜드들(120), 기판 비아들(130), 및 칩 범프 랜드들(140)을 각각 포함할 수 있다. 단일체 하부 칩들(200a)의 하면 패드들(273)과 단위 패키지 기판들(100b)의 칩 범프 랜드들(140)은 칩 범프들(410)을 이용하여 각각 전기적으로 연결될 수 있다. 단위 패키지 기판들(100b)은 반도체 패키지용 PCB(printed circuit board)를 포함할 수 있다. 칩 범프들(410)은 솔더를 포함할 수 있다.
도 3e를 참조하면, 상기 방법은 단일체 하부 칩들(200a)과 단위 패키지 기판들(100b) 사이에 하부 몰딩재(510)를 채우는 것을 포함할 수 있다. 하부 몰딩재(510)는 칩 범프들(410)을 감싸고 단위 패키지 기판들(100b)의 사이에도 채워져서 단위 패키지 기판들(100b)의 측면들을 덮을 수 있다. 하부 몰딩재(510)는 에폭시를 포함하는 수지 또는 언더필 물질을 포함할 수 있다. 이상의 공정들을 수행하여, 단일체 기판-칩 본딩 구조체(50a)가 형성될 수 있다.
도 3f를 참조하면, 상기 방법은 단일체 기판-칩 본딩 구조체(50a)를 뒤집고, 하부 칩 기판(210)의 후면(BS`)을 부분적으로 제거하여 관통 비아 전극들(220)의 후단부들(BE)을 노출시키는 것을 포함할 수 있다. 하부 칩 기판(210)은 관통 비아 전극들(220)의 후단부들(BE)보나 낮아진 후면(BS)을 가질 수 있다. 본 공정에서, 하부 칩 기판(210)의 전면(FS) 상에 형성된 패키지 기판들(100b) 및 하부 몰딩재(510)가 하부 칩 기판(210)을 지지할 수 있다. 예를 들어, 패키지 기판들(100b) 및 하부 몰딩재(510)가 없는 경우, 별도의 웨이퍼 지지 시스템을 하부 칩 기판(210)의 전면(FS) 상에 배치하여 하부 칩 기판(210)을 지지해야 한다. 웨이퍼 지지 시스템은 공정을 수행한 후 제거되어야 한다. 따라서, 본 발명의 기술적 사상에 의하면 웨이퍼 지지 시스템을 하부 칩 기판(210)의 전면(FS) 상에 배치하고, 제거하는 공정이 생략될 수 있다. 패키지 기판들(100b) 및 하부 몰딩재(510)는 단단하므로 하부 칩 기판(210)을 공정이 수행되는 동안 지지할 수 있다.
도 3g를 참조하면, 상기 방법은 하부 칩 기판(210)의 후면(BS) 상에 상면 절연층(280)을 형성하는 것을 포함할 수 있다. 상면 절연층(280)은 관통 비아 전극들(220)의 후단부들(BE)의 표면을 노출시킬 수 있다. 상면 절연층(280)과 관통 비아 전극들(220)의 후단부들(BE)은 동일한 표면을 가질 수 있다. 상면 절연층(280)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물과 실리콘 질화물을 포함하는 다층의 절연층을 포함할 수 있다.
도 3h를 참조하면, 상기 방법은 관통 비아 전극들(220)의 후단부들(BE) 상에 상면 패드들(290)을 형성하는 것을 포함할 수 있다. 상면 패드들(290)은 구리, 니켈, 금, 은, 주석 같은 금속을 포함할 수 있다.
도 3i를 참조하면, 상기 방법은 쏘잉(sawing) 공정, 블레이딩(blading) 공정, 싱글레이팅(singulating) 공정 등을 이용하여 단일체 기판-칩 본딩 구조체(50a)를 각각 단위 기판-칩 본딩 구조체들(50b)로 절단, 분리하는 것을 포함할 수 있다. 하부 몰딩재(510a)는 단위 패키지 기판들(100b)의 측면들 상에 존재할 수 있다.
도 3j를 참조하면, 상기 방법은 단위 기판-칩 구조체들(50b)을 뒤집어 웨이퍼 상태의 단일체 상부 칩들(300a) 상에 각각 본딩하는 것을 포함할 수 있다. 단일체 상부 칩들(300a)은 각각 상부 칩 기판(310) 상의 상부 칩 패시베이션 층(320), 상부 칩 비아 플러그들(330), 및 상부 칩 패드들(340)을 포함할 수 있다. 상부 기판(310)은 실리콘 웨이퍼를 포함할 수 있다. 상부 칩 패시베이션 층(320)은 실리콘 질화물, 폴리이미드, 및/또는 감광성 폴리이미드를 포함할 수 있다. 상부 칩 비아 플러그들(330) 및 상부 칩 패드들(340)은 텅스텐, 구리, 니켈, 금, 은 또는 주석을 포함할 수 있다. 점선들은 후속 공정에서 상부 기판(310)이 다수 개로 절단될 경계면을 의미한다. 예를 들어, 점선들은 스크라이브 라인을 의미할 수 있다. 상기 방법은 단위 기판-칩 적층 구조체들(50b)의 하면 패드들(273)과 단일체 상부 칩들(300a)의 상부 칩 패드들(340)을 칩-간 범프들(420)을 이용하여 전기적으로 연결하는 것을 포함할 수 있다. 칩-간 범프들(420)은 솔더를 포함할 수 있다.
도 3k를 참조하면, 상기 방법은 단위 기판-칩 구조체들(50b)과 단일체 상부 칩들(300a)의 사이에 상부 몰딩재(520)를 채우는 것을 포함할 수 있다. 상부 몰딩재(520)는 칩-간 범프들(420)을 감싸고 단위 기판-칩 본딩 구조체들(50b)의 사이에도 채워져서 단위 하부 칩들(200b)의 측면들 및 단위 패키지 기판들(100b) 측면들을 덮는 하부 몰딩재(510a)의 측면들을 덮을 수 있다. 상부 몰딩재(520)는 에폭시를 포함하는 수지 또는 언더필 물질을 포함할 수 있다. 이상의 공정들을 수행하여 단일체 멀티 칩 적층 패키지(10a)가 형성될 수 있다.
도 3l을 참조하면, 상기 방법은 단일체 멀티 칩 적층 패키지(10a)를 절단, 분리하여 단위 반도체 칩 적층 구조체(10b)를 형성하는 것을 포함할 수 있다. 하부 몰딩재(510a)는 기판 플레이트(110)의 측면들을 감쌀 수 있고, 상부 몰딩재(520a)는 기판 플레이트(110)의 측벽 상의 하부 몰딩재(510a)를 감쌀 수 있다. 이후, 도 1a를 더 참조하여, 상기 방법은 각 단위 멀티 칩 적층 패키지들(10b)의 기판 범프 랜드들(120) 상에 기판 범프들(430)을 제공하는 것을 더 포함할 수 있다.
예를 들어, 단위 패키지 기판(100b)과 단위 하부 칩(200b)의 수평 폭이 다른 경우, 단일체 패키지 기판(100a)의 칩 범프 랜드들(120)과 단일체 하부 칩(200a)의 하면 패드들(273)이 정렬되지 않으므로, 단일체 패키지 기판(100a)과 단일체 하부 칩(200a)이 직접적으로 본딩될 수 없다. 그러나, 본 발명의 기술적 사상에 의하면, 단일체 하부 칩(200a) 상에 분리된 단위 패키지 기판(100b)이 각각 독립적으로 본딩되므로, 단위 패키지 기판(100b)과 단위 하부 칩(200b)의 수평 폭이 달라도 기판-칩 본딩 구조체(50a, 50b)가 단순한 공정에 의하여 형성될 수 있다.
본 발명의 기술적 사상에 의하면, 하부 칩 기판(210)의 전면(FS)에 단단한 패키지 기판(100)이 본딩된 후, 하부 칩 기판(210)의 후면(BS)이 제거되므로, 하부 칩 기판(210)의 전면(FS) 상의 내부 회로(240) 및 하부 배선층(270)을 보호하기 위한 웨이퍼 지지 시스템(wafer supporting system)이 생략될 수 있다. 예를 들어, 하부 칩 기판(210)의 후면(BS)을 가공하는 공정을 수행하는 동안, 하부 칩 기판(210)이 휘거나 손상되지 않도록 하부 칩 기판(210)의 상면(FS) 상에 일시적으로(temporarily) 하부 칩 기판(210)을 지지할 수 있는 구조물이 필요하다. 또한, 이 구조물은 하부 칩(200)의 하부 배선층(270)에 손상을 주지 않도록, 탄성을 가진 고분자 물질을 포함하므로, 깨끗하게 제거되지 않으면 공정에 악영향을 주어 제품의 수율을 떨어뜨리거나, 제품의 성능을 저하시킬 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 웨이퍼 지지 시스템 같은 구조물을 하부 칩 기판(210)의 일 면 상에 부착하는 공정, 탈착하는 공정, 및 세정하는 공정이 생략될 수 있다.
도 4a 내지 4f는 본 발명의 일 실시예에 의한 멀티 칩 적층 패키지를 형성하는 방법을 설명하는 종단면도들이다. 도 4a를 참조하면, 상기 방법은, 도 3a 내지 3c를 참조하여 설명된 공정들을 수행한 후, 단일체 하부 칩들(200a) 상에 단일체 패키지 기판(100a)을 본딩하는 것을 포함할 수 있다. 상기 방법은 칩 범프(410)를 이용하여 단일체 패키지 기판들(100a)의 칩 범프 랜드들(120)과 단일체 하부 칩들(200a)의 하면 패드들(273)를 본딩하는 것을 포함할 수 있다. 단일체 패키지 기판(100a)은 분리되지 않은 상태이고, 하부 칩 기판(210)의 스크라이브 라인이 교차하는 위치에 선택적으로 위치한 홀들(h)을 가질 수 있다. 홀들(h)은 상면도에서(in a top view) "○"형, "━"형, "┻"형, 또는 "╋"형 등, 다양한 슬릿 모양을 가질 수도 있다.
도 4b를 참조하면 상기 방법은, 단일체 하부 칩들(200a)과 단일체 패키지 기판(100a) 사이에 하부 몰딩재(510)를 채우는 것을 포함할 수 있다. 하부 몰딩재(510)는 단일체 패키지 기판(100a)의 홀들(h)을 통하여 주입될 수 있다. 이상의 공정으로, 단일체 기판-칩 본딩 구조체(50a)가 형성될 수 있다.
도 4c를 참조하면, 상기 방법은 도 3f 내지 3i를 참조하여 설명된 공정들을 수행하여, 하부 칩 기판(210)의 후면(BS) 상에 상면 절연층(280)을 형성하고, 관통 비아 전극들(220)의 후단부들(BE) 상에 상면 패드들(290)을 형성하는 것을 포함할 수 있다.
도 4d를 참조하면, 상기 멀티 칩 적층 패키지(20)를 형성하는 방법은, 단일체 기판-칩 본딩 구조체(50a)를 다수 개의 단위 기판-칩 구조체들(50b)로 절단, 분리하는 것을 포함할 수 있다. 하부 몰딩재(510b)는 단위 패키지 기판들(100b)과 단위 하부 칩들(200b)의 사이에만 존재하고 단위 패키지 기판들(100b)의 측면들 상에는 존재하지 않을 수 있다. 예를 들어, 단위 패키지 기판들(100b)의 측면들은 하부 몰딩재(510b)로 덮이지 않고 노출될 수 있다.
도 4e를 참조하면, 상기 방법은 도 3j 및 3k를 참조하여 설명된 공정들을 수행하여, 단위 기판-칩 본딩 구조체(50b)를 단일체 상부 칩들(300) 상에 본딩하고, 및 단위 기판-칩 구조체들(50b)과 단일체 상부 칩들(300a)의 사이에 상부 몰딩재(520)를 채우는 것을 포함할 수 있다. 상부 몰딩재(520)는 단위 기판-칩 구조체들(50b)의 사이를 채울 수 있다. 예를 들어, 패키지 기판들(110)의 측벽들 및 하부 칩 기판들(210)의 측벽들을 덮을 수 있다. 이상의 공정들을 수행하여 단일체 반도체 칩 적층 구조체(20a)가 형성될 수 있다.
도 4f를 참조하면, 상기 방법은 도 3l을 참조하여 설명된 공정을 수행하여, 단일체 반도체 칩 적층 구조체(20a)를 절단, 분리하여 단위 반도체 칩 적층 구조체(20b)를 형성하는 것을 포함할 수 있다. 패키지 기판들(110)의 측벽들 및 하부 칩 기판들(210)의 측벽들은 하부 몰딩재(510b)에 덮이지 않을 수 있다. 기판 플레이트(110)의 측벽들 및 하부 칩 기판들(210)의 측벽들은 상부 몰딩재(520b)에 의해 덮일 수 있다. 이후, 도 1b를 더 참조하여, 각 단위 반도체 칩 적층 구조체들(20b)의 기판 범프 랜드들(140) 상에 기판 범프들(430)을 제공하는 것을 더 포함할 수 있다.
예를 들어, 단위 하부 칩(200b)과 단위 상부 칩(300b)의 수평 폭이 다른 경우, 단일체 하부 칩(200a)의 상면 패드들(290)과 단일체 상부 칩(300a)의 상부 칩 패드들(340)이 정렬되지 않으므로, 단일체 하부 칩(200a)과 단일체 상부 칩(300a)이 직접적으로 본딩될 수 없다. 그러나, 본 발명의 기술적 사상에 의하면, 단일체 상부 칩(300a) 상에 분리된 단위 기판-칩 본딩 구조체(50b)가 각각 독립적으로 본딩되므로, 단위 하부 칩(200b)과 단위 상부 칩(300b)의 수평 폭이 달라도 반도체 칩 적층 구조체(20a, 20b)가 단순한 공정에 의하여 형성될 수 있다. 부가하여, 웨이퍼 지지 시스템을 하부 칩 기판(210)의 일 면 상에 부착하는 공정, 탈착하는 공정, 및 세정하는 공정이 생략될 수 있다.
도 5a 내지 5c는 본 발명의 일 실시예에 의한 반도체 적층 패키지(30)를 형성하는 방법을 설명하는 개념적인 종단면도들 또는 측면도들이다. 도 5a를 참조하면, 상기 방법은 도 3a 내지 3c, 및 도 4a 내지 4c를 참조하여 설명된 공정들을 수행하여 단일체 기판-칩 본딩 구조체(50a)를 형성하고, 및 단일체 기판-칩 본딩 구조체(50a)를 단일체 상부 칩들(300a) 상에 본딩하는 것을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은, 단일체 기판-칩 구조체(50a)와 단일체 상부 칩들(300a) 사이에 상부 몰딩재(520)를 채우는 것을 포함할 수 있다. 상부 몰딩재(520)는 측방향으로부터 주입될 수 있다. 이상의 공정들을 수행하여 단일체 반도체 칩 적층 구조체(30a)가 형성될 수 있다.
도 5c를 참조하면, 상기 방법은 도 3l을 참조하여 설명된 공정을 수행하여, 단일체 반도체 칩 적층 구조체(50a)를 절단, 분리하여 단위 반도체 칩 적층 구조체(50b)를 형성하는 것을 포함할 수 있다. 이후, 도 1c를 더 참조하여, 각 단위 반도체 칩 적층 구조체들(50b)의 기판 범프 랜드들(140) 상에 기판 범프들(430)을 제공하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상에 의하면, 웨이퍼 지지 시스템을 하부 칩 기판(210)의 일 면 상에 부착하는 공정, 탈착하는 공정, 및 세정하는 공정이 생략될 수 있다.
도 6a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 6a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 반도체 모듈(220)은 SSD(solid state drive) 같은 메모리 카드를 포함할 수 있다.
도 6b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 6b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서(Micro Processor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로 프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로 프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 멀티 칩 적층 패키지들(10, 20, 30)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 6c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 6c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 6d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 멀티 칩 적층 패키지들(10, 20, 30) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 11, 12, 20, 21, 22, 30, 31, 32: 멀티 칩 적층 패키지
10a, 20a, 30a: 단일체 반도체 칩 적층 구조체
10b, 20b, 30b: 단위 반도체 칩 적층 구조체
50a: 단일체 기판-칩 본딩 구조체
50b: 단위 기판-칩 적층 구조체
100: 패키지 기판 100a: 단일체 패키지 기판
100b: 단위 패키지 기판 110: 기판 플레이트
120: 칩 범프 랜드 130: 기판 비아
140: 기판 범프 랜드 200: 하부 칩
200a: 단일체 하부 칩 200b: 단위 하부 칩
210: 하부 칩 기판 220: 관통 비아 전극
230: 제1 절연층 240: 내부 회로
241: 관통 비아 패드 243: 내부 비아
245: 내부 배선 250: 제2 절연층
260: 하부 패시베이션 층 270: 하부 배선 층
271: 하부 비아 플러그 273: 하면 패드
280: 상면 절연층 290: 상면 패드
300: 상부 칩 300a: 단일체 상부 칩
300b: 단위 상부 칩 310: 상부 칩 기판
320: 상부 칩 패시베이션 층 330: 상부 비아 플러그
340: 상부 칩 패드 410: 칩 범프
420: 칩-간 범프 430: 기판 범프
510, 510a, 510b: 하부 몰딩재 520, 520a, 520b: 상부 몰딩재

Claims (10)

  1. 제1면 및 상기 제1면과 대향하는 제2면을 갖는 단일체 하부 칩 기판을 준비하고,
    상기 단일체 하부 칩 기판의 상기 제1면 상에 단위 패키지 기판들을 본딩하여 단일체 기판-칩 본딩 구조체를 형성하고,
    상기 단일체 기판-칩 본딩 구조체를 다수 개의 단위 기판-칩 본딩 구조체들로 분리하고,
    단일체 상부 칩 기판을 준비하고,
    상기 단일체 상부 칩 기판의 상면 상에 상기 다수 개의 단위 기판-칩 본딩 구조체들을 본딩하여 단일체 반도체 칩 적층 구조체를 형성하고, 및
    상기 단일체 반도체 칩 적층 구조체를 다수 개의 단위 반도체 칩 적층 구조체들로 분리하는 것을 포함하는 멀티 칩 적층 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 단일체 하부 칩 기판의 상기 제1면과 상기 단위 패키지 기판들의 사이에 하부 몰딩재를 충진하고, 및
    상기 단일체 상부 칩 기판의 상기 상면과 상기 단일체 하부 칩 기판의 상기 제2면 사이에 상부 몰딩재를 충진하는 것을 더 포함하는 멀티 칩 적층 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 단일체 하부 칩 기판 내에 상기 단일체 하부 칩 기판의 상기 제1면 상으로 돌출한 제1 단부 및 상기 단일체 하부 칩 기판의 상기 제2면을 향하도록 상기 단일체 하부 칩 기판의 내부에 위치한 제2단부를 갖는 관통 비아 전극을 형성하고,
    상기 단일체 하부 칩 기판의 상기 제1면 상에 내부 회로들 및 상기 내부 회로들을 덮은 층간 절연막을 형성하고, 및
    상기 층간 절연막 상에 상기 관통 비아 전극과 연결되는 제1패드를 형성하는 것을 더 포함하는 멀티 칩 적층 패키지 제조 방법.
  4. 제3항에 있어서,
    상기 단일체 하부 칩 기판의 상기 제2면을 상기 관통 비아 전극의 상기 제2단부가 노출되도록 부분적으로 제거하고,
    상기 단일체 하부 칩 기판의 상기 제2면 상에 상기 관통 비아 전극의 상기 제2단부의 표면이 노출되도록 제2면 절연층을 형성하고, 및
    상기 제2면 절연층을 관통하여 상기 관통 비아 전극의 상기 제2단부와 전기적으로 연결되는 제2 패드를 형성하는 것을 더 포함하는 멀티 칩 적층 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 단일체 상부 칩 기판은 상기 제2패드와 정렬되는 상부 칩 패드를 포함하는 멀티 칩 적층 패키지 제조 방법.
  6. 제2항에 있어서,
    상기 단위 기판-칩 본딩 구조체는,
    상기 단일체 하부 칩 기판이 분할된 단위 하부 칩 기판,
    상기 단위 하부 칩 기판 상에 본딩된 단위 패키지 기판, 및
    상기 단위 하부 칩 기판과 상기 단위 패키지 기판의 사이를 채우는 상기 하부 몰딩재를 포함하고,
    상기 하부 몰딩재는 상기 단위 패키지 기판의 측면을 덮는 멀티 칩 적층 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 상부 몰딩재는 상기 단위 하부 칩 기판의 측면들, 상기 단위 하부 칩 기판과 상기 단위 패키지 기판의 사이를 채우는 상기 하부 몰딩재의 측면들, 및 상기 단위 패키지 기판의 측면들을 덮는 상기 하부 몰딩재의 측면들을 덮는 멀티 칩 적층 패키지 제조 방법.
  8. 제6항에 있어서,
    상기 단위 반도체 칩 적층 구조체는,
    상기 단일체 상부 칩 기판이 분할된 단위 상부 칩 기판;
    상기 단위 상부 칩 기판 상에 본딩된 단위 기판-칩 본딩 구조체; 및
    상기 단위 상부 칩 기판과 상기 단위 기판-칩 본딩 구조체의 상기 단위 하부 칩 기판의 상기 제2면 사이를 채우는 상기 상부 몰딩재를 포함하고,
    상기 상부 몰딩재는 상기 단위 기판-칩 본딩 구조체의 측면들을 덮는 멀티 칩 적층 패키지 제조 방법.
  9. 웨이퍼 상태의 하부 반도체 칩 기판을 준비하고,
    상기 웨이퍼 상태의 상기 하부 반도체 칩 기판의 상면 상에 패키지 기판을 본딩하고,
    상기 하부 반도체 칩 기판과 상기 패키지 기판 사이에 하부 몰딩재를 채워 단일체 기판-칩 본딩 구조체를 형성하고,
    상기 단일체 기판-칩 본딩 구조체를 다수 개의 단위 기판-칩 본딩 구조체들로 분리하고,
    웨이퍼 상태의 상부 반도체 칩 기판을 준비하고,
    상기 웨이퍼 상태의 상기 상부 반도체 칩 기판의 상면 상에 상기 다수 개의 상기 단위 기판-칩 본딩 구조체들을 본딩하고,
    상기 상부 반도체 칩 기판의 상기 상면과 상기 단위 기판-칩 본딩 구조체 사이에 상부 몰딩재를 채워 단일체 반도체 칩 적층 구조체를 형성하고, 및
    상기 단일체 반도체 칩 적층 구조체를 다수 개의 단위 반도체 칩 적층 구조체로 분리하는 것을 포함하는 멀티 칩 적층 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 패키지 기판은 다수 개의 단위 패키지 기판들이고,
    상기 하부 몰딩재는 상기 다수 개의 상기 단위 패키지 기판들의 측면들을 덮고, 및
    상기 상부 몰딩재는 상기 다수 개의 상기 단위 기판-칩 본딩 구조체들의 측면들을 덮는 멀티 칩 적층 패키지 제조 방법.
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