KR20140123129A - 반도체 패키지 - Google Patents

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KR20140123129A
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semiconductor
groove
semiconductor chips
semiconductor chip
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Abstract

반도체 패키지는 패키지 기판 상에 실장된 반도체 칩을 포함한다. 반도체 칩은 병렬로 배치된 단위 반도체 칩들이 경계 영역에 의해 구분된다. 경계 영역에는 일정 깊이의 그루브가 제공되어 있고. 패키지 기판 상에 형성된 몰딩부재가 그루브의 적어도 일부를 채운다. 반도체 칩들의 칩 패드들은 그루브의 연장방향과 교차하는 방향으로 배치된다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로 상세하게는 반도체 칩들이 병렬로 배치된 반도체 패키지에 관한 것이다.
전자기기의 소형화에 따른 부품의 실장 면적을 줄이는 요구에 대응하여 반도체 패키지의 경박 단소화를 위한 반도체 칩들의 수평적 및 수직적 배치 기술이 필요해졌다.
본 발명이 해결하고자 하는 과제는, 기판의 실장 밀도 향상과 패키징 시 신뢰성을 확보할 수 있는 반도체 칩을 가진 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수평적으로 배치된 다수 개의 단위 반도체 칩들을 갖는 반도체 칩들이 적층된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 의한 반도체 패키지는, 패키지 기판 상에 배치되고, 제1 칩 영역 및 상기 제1 칩 영역 상부면에 형성된 제1 칩 패드들을 구비한 제1 단위 반도체 칩, 제2 칩 영역 및 상기 제2 칩 영역 상부면에 형성된 제2 칩 패드들을 구비한 제2 단위 반도체 칩을 포함하고, 상기 제1 칩 영역 및 제2 칩 영역들은 그루브를 갖는 경계 영역에 의해 구분되고, 상기 제1 칩 영역, 상기 제2 칩 영역, 및 상기 경계 영역은 일체(one body )의 반도체 기판을 공유할 수 있다.
또한, 본 발명의 일 실시예에 의한 반도체 패키지는, 패키지 기판 상에 병렬로 배치되고, 경계 영역에 의해 구분된 적어도 2개의 단위 반도체 칩들을 구비하고, 상기 적어도 2개의 단위 반도체 칩들과 상기 경계 영역은 일체(one body )의 반도체 기판을 공유하며, 상기 경계 영역은 적어도 하나의 그루브를 구비할 수 있다.
또한, 본 발명의 일 실시예에 의한 반도체 패키지는, 패키지 기판 상에 순차적으로 적층된 반도체 칩들,　상기 반도체 칩들 사이에 형성된 접착부재들, 상기 반도체 칩들을 포함한 상기 패키지 기판을 덮는 몰딩부재,　및 상기 반도체 칩들은 각각 적어도 2개의 단위 반도체 칩들과 상기 단위 반도체 칩들 사이에서 적어도 하나의 그루브를 갖는 경계 영역을 구비하고, 상기 단위 반도체 칩들 및 상기 경계 영역은 일체(one body )의 반도체 기판을 공유할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 일체(one body)의 반도체 기판을 공유하는 적어도 2개 이상의 단위 반도체 칩들이 적층되므로, 반도체 패키지들의 두께 및 크기를 줄일 수 있다.
본 발명의 다양한 실시예들에 의하면, 반도체 칩의 패키지 조립 시에 반도체 칩이 들뜨는 현상을 방지하여 수율 및 신뢰성이 향상된 반도체 패키지를 얻을 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 단위 반도체 칩들 간의 경계 영역에 그루브가 형성되어 단위 반도체 칩들 간의 전기적 간섭을 방지하여 전기적 특성이 향상된 반도체 패키지를 얻을 수 있다.
기타, 언급되지 않은 효과들은 본문 내에서 언급될 것이다.
도 1a 내지 1c는 각각 본 발명의 일 실시예에 의한 반도체 칩의 개략적인 평면도, 사시도, 및 단면도이며, 도 1d는 도 1c의 A의 확대도이다.
도 2a 내지 2d는 패드들의 배치에 따른 본 발명의 다양한 실시예들에 의한 반도체 칩들의 개략적인 평면도들이다.
도 3a 내지 8a는 본 발명의 다양한 실시예들에 의한 반도체 칩들의 개략적인 평면도들이다.
도 3b 내지 8b는 본 발명의 다양한 실시예들에 의한 반도체 칩들의 개략적인 사시도들이다.
도 9a는 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 사시도이고, 도 9b 및 9c는 도 9a의 단면도들이다.
도 10a 내지 10c는 본 발명의 다양한 실시예들에 의한 반도체 패키지들의 개략적인 단면도들이다.
도 11a 내지 13a는 본 발명의 다양한 실시예들에 의한 적층 반도체 칩을 가지는 반도체 패키지들의 개략적인 사시도들이다
도 11b 내지 13b, 및 도 11c 내지 13c는 각각 도 11a 내지 13a의 개략적인 단면도들이다.
도 14는 본 발명의 일 실시예에 의한 POP(Package On Packge) 구조의 개략적인 단면도이다.
도 15a는 본 발명의 실시예에 의한 반도체 칩들이 형성된 반도체 기판의 개략적인 평면도이고, 도 15b는 도 15a의 B의 확대 평면도이다
도 16은 본 발명의 일 실시예인 반도체 칩들을 구현하기 위한 공정을 설명하는 개략적인 평면도이고, 도 17a 및 도 17b는 도 16의 개략적인 단면도들이다.
도 18a 내지 18c는 본 발명의 다른 실시예에 의한 반도체 칩들을 구현하기 위한 공정을 설명하기 위한 개략적인 단면도들이다.
도 19는 본 발명의 실시예에 의한 반도체 칩들 또는 반도체 패키지들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 '포함하는'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된' 또는 '커플링된'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된' 또는 '직접 커플링된'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는/은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래', '하부', '위', '상부' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래'로 기술된 소자는 다른 소자의 '위'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 층들 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1d는 각각 본 발명의 일 실시예에 의한 반도체 칩(100)의 개략적인 평면도, 사시도, 도 1a의 절취선 I-I'을 따라 자른 개략적인 단면도, 및 도 1c의 A 부분의 개략적 확대도이다.
도 1a 내지 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(100)은 경계 영역(80)에 의해 구분되며, 병렬로 배치된 제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b)을 포함할 수 있다. 제1 단위 반도체 칩(50a)은 제1 칩 영역(70a)을 포함하고, 제2 단위 반도체 칩(50b)은 제2 칩 영역(70b)을 포함할 수 있다. 제1 칩 영역(70a)과 제2 칩 영역(70b)은 경계 영역(80)에 의해 구분될 수 있다. 경계 영역(80)은 스크라이브 레인(scribe lane)일 수 있다. 제1 및 제2 칩 영역들(70a, 70b)은 반도체 직접회로들을 포함할 수 있다. 반도체 집적 회로들은 DRAM(Dynamic Random Access Memory), 플래시 메모리(Flash Memory), MRAM(Magnetroresistive Random Access Memory), PRAM(Phase Change Random Access Memory), ReRAM(Resistive Random Access Memory), 또는 SRAM(Static Random Access Memory)과 같은 반도체 메모리 소자, CPU, DSP, 또는 Controller와 같은 반도체 로직 소자, 또는 광전자(optoelectronic) 소자를 포함할 수 있다.
제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b)은 동일 기능의 반도체 칩일 수 있다. 예를 들어, 제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b)은 DRAM일 수 있다, 이와 달리 제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b)은 다른 기능을 갖는 이종 칩일 수 있다, 예를 들어, 제1 단위 반도체 칩(50a)은 플래시 메모리이고, 제2 단위 반도체 칩(50b)은 로직 소자일 수 있다.
제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b)들 사이의 경계 영역(80)에 그루브(30)가 제공될 수 있다. 그루브(30)는 일정 깊이를 가지며, 그루브(30)의 폭(w)은 경계 영역(80)의 폭과 동일하거나, 보다 좁을 수 있다. 그루브(30)를 갖는 경계 영역(80), 제1 단위 반도체 칩(50a)의 제1 칩 영역(70a), 및 제2 단위 반도체 칩(50b)의 제2 칩 영역(70b)들은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다. 즉, 제1 단위 반도체 칩(50a), 제2 단위 반도체 칩(50b), 및 경계 영역(80)은 일체(one body)의 반도체 기판(1)을 공유할 수 있다. 반도체 기판(1)은 실리콘 기판, 실리콘 함유 기판, 게르마늄(Ge) 기판, SOI(Silicon On Insulator) 기판, 또는 화합물 반도체(compound semiconductor) 기판을 포함할 수 있다.
제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b) 각각은 서로 평행한 한 쌍의 제1 변들(72)과 그에 수직한 한 쌍의 제2 변들(73)을 가질 수 있다. 제2 변들(73)은 그루브(30)에 평행할 수 있다. 제1 변들(72)은 장변이고 제2 변들(73)은 단변일 수 있다. 제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b)의 칩 영역들(70a, 70b)의 상부면(71)에 제1 칩 패드들(20a)과 제2 칩 패드들(20b)이 배치될 수 있다. 제1 단위 반도체 칩(50a)의 제1 칩 패드들(20a)과 제2 단위 반도체 칩(50b)의 제2 칩 패드들(20b)은 그루브(30)의 연장 방향(예를 들어, 그루브의 길이(l) 방향)과 교차하는 제1 변들(72)에 인접하여 평행하게 배치될 수 있다.
도 1d는 도 1c에 도시된 영역 A의 확대도로, 제1 및 제2 칩 패드들(20a, 20b)을 포함한 직접회로들의 개략적인 구조를 예시한다. 제1 및 제2 단위 반도체 칩들(50a, 50b)의 칩 영역들(70a, 70b)의 반도체 기판(1) 상에 웰 영역들(2)과 반도체 트랜지스터를 구성하는 불순물 도핑영역들(4)이 형성된다. 불순물 도핑영역들(4)과 접속하는 제1 도전성 플러그들(8)이 제1 절연막(6) 내에 형성될 수 있다. 제1 도전성 플러그들(8)은 금속 배선층들(10)과 연결되고, 제2 절연막(12) 내에 형성된 제2 도전성 플러그들(14)은 그 상부에 형성된 제1 및 제2 칩 패드들(20a, 20b)과 금속 배선층들(10)을 연결할 수 있다. 패시베이션층(16)은 제1 및 제2 칩 패드들(20a, 20b)의 일부를 노출하도록 제공될 수 있다. 경계 영역(80)의 그루브(30)는 반도체 기판(1)에 형성된 웰 영역(2)의 하부보다 더 깊게 형성되어, 그루브(30)의 바닥면(31)은 웰 영역(2) 보다 더 낮을 수 있다. 그루브(30)가 웰 영역(30)의 하부 보다 깊게 형성되어, 제1 단위 반도체 칩(50a)과 제2 단위 반도체 칩(50b) 간의 도전성 연결이 방지될 수 있다. 또한, 일반적인 공정에 의하면 반도체 칩(100)이 얇아질수록 반도체 칩(100)의 휘어짐이 커지게 되나, 반도체 단위 칩들(50a, 50b)의 경계 영역(80)에 제공된 그루브(30)에 의해 휨 스트레스가 완화되어 반도체 칩(100)의 변형은 억제될 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 칩(100)의 패키지 조립 시, 반도체 칩(100)이 휘어져서 패키지 기판에 잘 부착되지 못하고 가장자리가 들떠서 발생하는 와이어 본딩의 접착 불량에 의한 조립 공정의 수율 저하 및 신뢰성 불량을 개선할 수 있다.
도 2a 내지 2d는 패드들의 배치에 따른 본 발명의 다양한 실시예들에 의한 반도체 칩들의 개략적인 평면도들이다
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(120)은 제1 및 제2 단위 반도체 칩들(120a, 120b)을 포함할 수 있다. 제1 단위 반도체 칩(120a)과 제2 단위 반도체 칩(120b)은 경계 영역(80)에 의해 구분되어, 서로 평행한 한 쌍의 제1 변들(72)과 그에 수직한 한 쌍의 제2 변들(73)을 가질 수 있다. 제1 변들(72)은 단변이고 제2 변들(73)은 장변일 수 있다. 제1 및 제2 칩 패드들(20a, 20b)은 그루브(30)의 연장 방향과 교차하는 제1 변들(72)에 인접하여 배치될 수 있다. 변의 형태를 제외하고, 반도체 칩(120)의 나머지 구성부들은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)의 구성부들과 동일할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(140)은 제1 및 제2 단위 반도체 칩들(140a, 140b)을 포함할 수 있다. 제1 단위 반도체 칩(140a)과 제2 단위 반도체 칩(140b)은 경계 영역(80)에 의해 구분되어, 서로 평행한 한 쌍의 제1 변들(72)과 그에 수직한 한 쌍의 제2 변들(73)을 가질 수 있다. 제1 변들(72)과 제2 변들(73)은 각각 단변 또는 장변일 수 있다. 제1 및 제2 칩 패드들(20a, 20b)은 그루브(30)의 연장 방향과 평행한 제2 변들(73) 중 경계 영역(30)과 떨어진 일 변에 인접하여 배치될 수 있다. 칩 패드들(20a, 20b)의 배치를 제외하고, 반도체 칩(140)의 나머지 구성부들은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)의 구성부들과 동일할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(160)은 제1 및 제2 단위 반도체 칩들(160a, 160b)을 포함할 수 있다. 제1 단위 반도체 칩(160a)과 제2 단위 반도체 칩(160b)은 경계 영역(80)에 의해 구분되어, 각각 서로 평행한 한 쌍의 제1 변들(72)과 그에 수직한 한 쌍의 제2 변들(73)을 가질 수 있다. 제1 변들(72)과 제2 변들(73)은 각각 단변 또는 장변일 수 있다. 제1 및 제2 칩 패드들(20a, 20b)은 그루브(30)의 연장 방향과 교차하는 제1 변들(72) 중 일 변에만 인접하여 배치될 수 있다. 칩 패드들(20a, 20b)의 배치를 제외하고, 반도체 칩(160)의 나머지 구성부들은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)의 구성부들과 동일할 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(180)은 제1 및 제2 단위 반도체 칩들(180a, 180b)을 포함할 수 있다. 그루브(30)의 연장 방향과 평행한 제2 변들(73)에 인접하여 배치된 칩 패드들(20a, 20b)은 재배선(48)을 통해 그루브(30)의 연장 방향과 교차하는 제1 변들(72)에 인접한 재배선 칩패드들(46a, 46b)과 연결될 수 있다. 제1 변들(72)과 제2 변들(73)은 각각 단변 또는 장변일 수 있다. 칩 패드들(20a, 20b, 46a, 46b)의 배치와 재배선(48)을 제외하고, 반도체 칩(180)의 나머지 구성부들은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)의 구성부들과 동일할 수 있다.
도 3a와 도 3b는 본 발명의 일 실시예에 의한 반도체 칩(300)의 개략적인 평면도와 사시도이다.
도 3a와 도 3b를 참조하면, 본 발명의 일 실시예 의한 반도체 칩(200)은 병렬로 배치된 3개 이상의 단위 반도체 칩들, 예를 들어 4개의 단위 반도체 칩들을 포함할 수 있다. 단위 반도체 칩들(200a, 200b, 200c, 200d) 각각은 경계 영역들(80)에 의해 구분되고, 경계 영역들(80)의 각각에 그루브(30)가 제공될 수 있다. 본 발명의 일 실시예에 의한 반도체 칩(200)은 4개의 단위 반도체 칩들을 예시하고 있지만, 병렬로 배치된 3개 이상의 더 많은 단위 반도체 칩들을 포함할 수 있다. 단위 반도체 칩들(200a, 200b, 200c, 200d) 각각의 칩 영역들(70)의 상부면(71)에 형성된 칩 패드들(20a, 20b, 20c, 20d)은 도 1a, 도 2a, 및 도 2c에서 예시하고 설명된 바와 유사하게 그루브(30)의 연장방향과 교차하는 변들에 인접하여 배치될 수 있다. 이와는 달리 도 2d에서 예시하고 설명한 바와 같이 그루브(30)의 연장방향과 평행하는 변과 교차하는 변들에 인접하여 배치될 수 있다. 그루브(30)는 도 1d에서 예시된 바와 같이 웰 영역(2)의 하부 보다 더 깊게 형성되어 그루브(30)의 바닥면(71)이 웰 영역(2)보다 낮을 수 있다. 단위 반도체 칩들(200a, 200b, 200c, 200d) 각각과 경계 영역들(80)은 일체(one body)의 반도체 기판(1)을 공유할 수 있다.
도 4a와 도 4b는 본 발명의 일 실시예에 의한 반도체 칩(300)의 개략적인 평면도와 사시도이다.
도 4a와 도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(300)은 4개의 단위 반도체 칩들(300a, 300b, 300c, 300d)을 포함할 수 있다. 그루브(30)는 단위 반도체 칩들 간의 모든 경계 영역들(80)에 형성되지 않고 2개 단위 반도체 칩 그룹들, 예를 들어 제1 단위 반도체 칩 그룹(300a, 300b)과 제2 단위 반도체 칩 그룹(300c, 300d)들 사이의 경계 영역들(80)에 형성될 수 있다. 본 발명의 일 실시예에 의한 반도체 칩(300)은 4개의 단위 반도체 칩들을 예시하고 있지만, 병렬로 배치된 4개 이상의 더 많은 단위 반도체 칩들을 포함할 수 있다. 단위 반도체 칩들(300a, 300b, 300c, 300d)의 칩 영역들(70)의 상부면(71)에 칩 패드들(20a, 20b, 20c, 20d)이 배치될 수 있다. 칩 패드들(20a, 20b, 20c, 20d)은 도 1a, 도 2a, 및 도 2c에서 예시하고 설명된 바와 유사하게 그루브(30)의 연장방향과 교차하는 변들에 인접하여 배치될 수 있다. 이와는 달리 도 2d에서 예시하고 설명된 바와 같이 그루브(30)의 연장방향과 평행하는 변과 교차하는 변들에 인접하여 배치될 수 있다. 그루브(30)는 도 1d에서 예시된 바와 같이 웰 영역(2)의 하부 보다 더 깊게 형성되어 그루브(30)의 바닥면(31)이 웰 영역(2)보다 낮을 수 있다. 단위 반도체 칩들(300a, 300b, 300c, 300d)과 경계 영역들(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
도 5a와 도 5b는 본 발명의 일 실시예에 의한 반도체 칩(400)의 개략적인 평면도와 사시도이다.
도 5a와 도 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(400)은 적어도 2 열 이상으로 배치된 4개 이상의 단위 반도체 칩들을 포함할 수 있다, 예를 들어 반도체 칩(400)은 4 열로 배치된 8개의 단위 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)을 예시한다. 반도체 칩(400)은 일렬로 배치된 한 쌍의 단위 칩들로 구성된 4개 그룹, 예를 들어 제1 단위 반도체 칩 그룹(400a, 400h), 제2 단위 반도체 칩 그룹(400b, 400g), 제 3 단위 반도체 칩 그룹(400c, 400f), 및 제 4 단위 반도체 칩 그룹(400d, 400e)을 포함할 수 있다. 제1 내지 제 4 단위 반도체 칩 그룹(400a 400h, 400b 400g, 400c 400f, 400d 400e)들 사이의 경계 영역들(80) 각각에 그루브(30)가 형성될 수 있다. 제1 내지 제 4 단위 반도체 칩 그룹들(400a 400h, 400b 400g, 400c 400f, 400d 400e)의 칩 영역들(70)의 상부면(71)에 칩 패드들(20a, 20b, 20c, 20d, 20e, 20f, 20g, 20h)이 배치될 수 있다. 칩 패드들(20a, 20b, 20c, 20d, 20e, 20f, 20g, 20h)은 도 1a, 도 2a, 및 도 2c에서 예시하고 설명된 바와 유사하게 그루브(30)의 연장방향과 교차하는 변들에 인접하여 배치될 수 있다. 이와는 달리 도 2d에서 예시하고 설명된 바와 같이 그루브(30)의 연장방향과 평행하는 변과 교차하는 변들에 인접하여 배치될 수 있다. 그루브(30)는 도 1d에서 예시된 바와 같이 웰 영역(2)의 하부 보다 더 깊게 형성되어 그루브(30)의 바닥면(31)이 웰 영역(2)보다 낮을 수 있다. 단위 반도체 칩들(400a 400h, 400b 400g, 400c 400f, 400d 400e)과 경계영역들(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
도 6a와 도 6b는 본 발명의 일 실시예에 의한 반도체 칩(500)의 개략적인 평면도와 사시도이다.
도 6a와 도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(500)은 적어도 2 행 이상으로 배치된 4개 이상의 단위 반도체 칩들을 포함할 수 있다, 예를 들어 반도체 칩(500)은 2 행으로 배치된 8개의 단위 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)을 예시한다. 반도체 칩(500)은 행으로 병렬 배치된 4개의 단위 반도체 칩들로 구성된 2개 그룹, 예를 들어, 제1 단위 반도체 칩 그룹(500a, 500b, 500c, 500d, 500e)과 제2 단위 반도체 칩 그룹(500e, 500f, 500g, 500h)을 포함할 수 있다. 제1 단위 반도체 칩 그룹(500a, 500b, 500c, 500d, 500e)과 제2 단위 반도체 칩 그룹(500e, 500f, 500g, 500h) 사이의 경계 영역(80)에 그루브(30)가 형성될 수 있다. 단위 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)의 칩 영역들(70)의 상부면(71)에 칩 패드들(20a, 20b, 20c, 20d, 20e, 20f, 20g, 20h)이 배치될 수 있다. 칩 패드들(20a, 20b, 20c, 20d, 20e, 20f, 20g, 20h)은 그루브(30)의 연장방향과 평행하는 변에 인접하게 배치될 수 있다. 예를 들어, 도 2b에서 예시한 일 변 또는 양 변에 인접하여 배치될 수 있다. 이와는 달리 도 2d에서 예시하고 설명된 바와 같이 그루브(30)의 연장방향과 평행하는 변과 교차하는 변들에 인접하여 배치될 수 있다. 그루브(30)는 도 1d에서 예시된 바와 같이 웰 영역(2)의 하부 보다 더 깊게 형성되어 그루브(30)의 바닥면(31)이 웰 영역(2)보다 낮을 수 있다. 단위 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)과 경계영역(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
도 7a와 도 7b는 본 발명의 일 실시예에 의한 반도체 칩(600)의 개략적인 평면도와 사시도이다.
도 7a와 도 7b에 따르면, 본 발명의 일 실시예에 의한 반도체 칩(600)은 적어도 2 열 이상으로 배치된 4개 이상의 단위 반도체 칩들을 포함할 수 있다. 예를 들어 반도체 칩(600)은 4열로 배치된 8개의 반도체 단위 칩들(600a, 600b, 600c, 600d, 600e, 600f, 600g, 600h)을 포함할 수 있다. 단위 반도체 칩들(600a, 600b, 600c, 600d, 600e, 600f, 600g, 600h) 사이의 모든 경계 영역들(80)에 그루브(30)가 형성될 수 있다. 경계 영역들(80)에 형성된 그루브(30)는 도 1d에서 예시된 바와 같이 웰 영역(2)의 하부 보다 더 깊게 형성되어 그루브(30)의 바닥면(31)이 웰 영역(2)보다 낮을 수 있다. 단위 반도체 칩들(600a, 600b, 600c, 600d, 600e, 600f, 600g, 600h)과 경계 영역(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
도 8a와 도 8b는 본 발명의 일 실시예에 의한 반도체 칩(700)의 개략적인 평면도와 사시도이다.
도 8a와 도 8b에 따르면, 본 발명의 일 실시예에 의한 반도체 칩(700)은 2 행 2 열로 배치된 4개의 단위 반도체 칩들을 포함하는 단위 반도체 칩 그룹들을 포함할 수 있다. 단위 반도체 칩 그룹들은 병렬로 배치될 수 있다. 예를 들어, 반도체 칩(700)은 경계 영역(80)에 의해 구분된 4개의 단위 반도체 칩들(700a, 700h, 700b, 700g)을 구비하는 제1 단위 반도체 칩 그룹과, 경계 영역(80)에 의해 구분된 4개의 단위 반도체 칩 그룹(700c, 700f, 700d, 700e)을 구비하는 제2 단위 반도체 칩 그룹을 포함할 수 있다. 제1 단위 반도체 칩 그룹(700a, 700h, 700b, 700g)과 제2 단위 반도체 칩 그룹(700c, 700f, 700d, 700e)들 사이의 경계 영역(80)에 그루브(30)가 형성될 수 있다. 그루브(30)는 도 1d에서 예시된 바와 같이 웰 영역(2)의 하부 보다 더 깊게 형성되어 그루브(30)의 바닥면(31)이 웰 영역(2)보다 낮을 수 있다. 단위 반도체 칩들(700a, 700h, 700b, 700g, 700c, 700f, 700d, 700e)과 경계 영역(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 의한 반도체 패키지(1000)의 개략적인 사시도와 단면도들이다.
도 9a는 반도체 패키지(1000)의 사시도이고, 도 9b는 II-II' 선을 따라 자른 반도체 패키지(1000)의 단면도이고, 도 9c는 III-III' 선을 따라 자른 반도체 패키지(1000)의 단면도이다.
도 9a 내지 도 9c를 참조하면, 본 발명의 일 실시예에 의하면, 반도체 칩(1100)이 패키지 기판(34) 상에 실장될 수 있다. 예를 들어, 반도체 칩(1100)은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)일 수 있다. 이와는 달리 반도체 칩(1100)은 도 2a 내지 8b에 예시하고 설명한 반도체 칩들(120, 140, 160, 180, 300, 400, 500, 600, 700) 중 어느 하나 일 수 있다.
패키지 기판(34)은 패키지 인쇄 회로 기판(PCB, printed circuit board)을 포함할 수 있다. 패키지 기판(34)과 반도체 칩(1100) 사이에, 접착부재(32)로 사용되는, 다이 접착 필름(32, DAF, die attach film)이 제공될 수 있다.
단위 반도체 칩들(1100a, 1100b)의 칩 영역들(70a, 70b) 상부면에 배치된 칩 패드들(20a, 20b)과 패키지 기판(34) 상에 배치된 기판 패드들(36)은 도전성 와이어(38)에 의해 전기적으로 연결될 수 있다. 패키지 기판(34)의 하부면에는 하부 기판 범프 패드들(40) 및 기판 범프들(42)이 배치될 수 있다. 하부 기판 범프 패드들(40)은 기판 패드(36)와 전기적으로 연결될 수 있다. 기판 범프들(42)은 마더 보드 또는 모듈 보드와 전기적인 연결을 제공할 수 있다. 패키지 기판(34) 상에 몰딩부재(44)가 형성되어 반도체 칩(1100)과 도전성 와이어(38)를 덮을 수 있다. 몰딩 부재(44)는 외부 환경으로부터 반도체 칩(1100)과 도전성 와이어(38)를 보호한다. 몰딩부재(44)는 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다. 패키지 기판(34) 상에 형성된 몰딩 부재(44)는 단위 반도체 칩들(1100a, 1100b) 사이의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 예를 들어, 그루브(30)의 상부는 몰딩부재(44)로 채워지고, 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 그루브(30)는 몰딩부재(44)로 완전히 채워질 수 있다.
패키지 기판(34)에 반도체 칩(1100)을 실장하고 조립하는 과정에서 경계 영역(80)에 형성된 그루브(30)로 인해 반도체 칩(1100)의 휘어짐을 억제하여 반도체 칩(1100)의 가장자리가 들떠 생기는 불량을 방지할 수 있다. 단위 반도체 칩들(1100a, 1100b)과 경계 영역(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예들인 반도체 패키지들(2200, 2400, 2600)의 단면도들이다.
도 10a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(2200)는 관통 비아(68)를 적용한 반도체 칩(2210)을 패키지 기판(34)에 실장한 것일 수 있다. 예를 들어, 반도체 칩(2210)은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)에 관통 비아를 적용한 것일 수 있다. 이와는 달리 반도체 칩(2210)은 도 2a 내지 8b에 예시하고 설명한 반도체 칩들(120, 140, 160, 180, 300, 400, 500, 600, 700) 중 어느 하나에 관통 비아를 적용한 것일 수 있다. 반도체 칩(2210)의 칩 영역들(70a, 70b) 각각의 상부면에 상부 칩 범프 패드들(64a, 64b)이 배치될 수 있다. 상부 칩 범프 패드들(64a, 64b)은 칩 패드들일 수 있다. 반도체 칩(2210)의 칩 영역들(70a, 70b)의 하부면에 하부 칩 범프 패드들(66a, 66b)이 배치될 수 있다. 반도체 칩(2210)은, 반도체 칩(2210)을 관통하여, 상부 칩 범프 패드들(64a, 64b)과 하부 칩 범프 패드들(66a, 66b)을 연결하는 관통 비아들(68)을 포함할 수 있다. 패키지 기판(34)의 상부면에 기판 패드들(36)이 배치될 수 있다. 패키지 기판(34)의 하부면에 하부 기판 범프 패드들(40)이 배치될 수 있다. 칩 범프들(62)이 하부 칩 범프 패드들(66a, 66b)과 기판 패드들(36) 사이에 제공되어, 반도체 칩(2210)은 패키지 기판(34)과 연결될 수 있다. 하부 기판 범프 패드들(40)에 기판 범프들(42)이 부착될 수 있다. 패키지 기판(34)과 반도체 칩(2100) 사이에 접착부재(32)가 형성될 수 있다, 접착부재(32)는 언더필 물질, 몰딩부재, 또는 다이 접착 필름을 포함할 수 있다. 몰딩부재(44)는 단위 반도체 칩들(2210a, 2210b) 사이의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 예를 들어, 그루브(30)의 상부는 몰딩부재(44)로 채워지고, 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 그루브(30)는 몰딩부재로 완전히 채워질 수 있다.
도 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(2400)는 칩 범프(62)를 적용한 반도체 칩(2410)을 패키지 기판(34)에 실장한 것일 수 있다. 예들 들어, 반도체 칩(2410)은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)일 수 있다. 이와는 달리 반도체 칩(2410)은 도 2a 내지 8b에서 예시하고 설명한 반도체 칩들(120, 140, 160, 180, 300, 400, 500, 600, 700) 중 어느 하나 일 수 있다.
칩 패드들(20a, 20b)이 기판 패드들(36)과 대면되도록 배치되어, 칩 패드들(20a, 20b)과 기판 패드(36)는 칩 범프(62)에 의해 전기적으로 연결될 수 있다. 몰딩부재(44)는 단위 반도체 칩들(2410a, 2410b) 사이의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 예를 들어, 그루브(30)의 상부는 몰딩부재(44)로 채워지고, 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 그루브(30)는 몰딩부재(44)로 완전히 채워질 수 있다. 이와는 달리 그루브(30)를 채우는 물질은 언더필 물질일 수 있다.
도 10c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(2600)는 재배선(48)을 적용한 반도체 칩(2610)을 포함할 수 있다. 예를 들어, 반도체 칩(2610)은 도 2d에서 예시하고 설명한 반도체 칩(180)일 수 있다. 이와는 달리 반도체 칩(2610)은 도 2a 내지 8b에서 예시하고 설명한 반도체 칩들(300, 400, 500, 600, 700) 중 어느 하나에 재배선을 적용한 것일 수 있다.
단위 반도체 칩들(2610a, 2610b)의 각각의 상부면에 배치된 칩 패드들(20a, 20b) 중 그루브(30)에 인접한 변에 배치된 패드들(20a, 20b)은 재배선(48)과 연결되고 다른 변의 칩 패드들(20a, 20b)은 패키지 기판(34)의 기판 패드(32)와 도전성 와이어(38)에 의해 전기적으로 연결될 수 있다. 몰딩부재(44)는 그루브(30)의 적어도 일부를 채울 수 있다. 예를 들어, 그루브(30)의 상부는 몰딩부재(44)로 채워지고, 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 그루브(30)는 몰딩부재로 완전히 채워질 수 있다.
도 11a는 본 발명의 일 실시예에 의한 반도체 패키지(3000)의 개략적인 사시도이다. 도 11b는 도 11a의 절취선 II-II'을 따라 절단한 단면도이고, 도 11c는 도 11a의 절취선 III-III'을 따라 절단한 단면도이다.
도 11a 내지 도 11c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(3000)는 적층 반도체 칩 패키지일 수 있다. 예를 들어, 반도체 패키지(3000)는 패키지 기판(34) 상에 순차적으로 적층된 하부 반도체 칩(3100)과 상부 반도체 칩(3200)을 포함할 수 있다. 하부 반도체 칩(3100)은 그루브(30)가 형성된 경계 영역(80)에 의해 구분된 2개의 단위 반도체 칩들(3100a, 3100b)을 포함하고, 상부 반도체 칩(3200)은 그루브(30)가 형성된 경계 영역(80)에 의해 구분된 2개의 단위 반도체 칩들(3200a, 3200b)을 포함할 수 있다. 예를 들어 반도체 칩들(3100, 3200) 각각은 도 1a 내지 도 1d에서 예시하여 설명한 반도체 칩(100)일 수 있다. 이와는 달리 반도체 칩들(3100, 3200) 각각은 도 2a 내지 도 8b에 예시하고 설명한 반도체 칩들(120, 140, 160, 180, 300, 400, 500, 600, 700)중 어느 하나일 수 있다. 하부 반도체 칩(3100)의 단위 반도체 칩들(3100a, 3100b)과 경계 영역(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다. 또한, 상부 반도체 칩(3200)의 단위 반도체 칩들(3200a, 3200b)과 경계영역(80)은 일체(one body)의 반도체 기판(1)을 서로 공유할 수 있다.
패키지 기판(34)은 패키지 인쇄 회로 기판(PCB, printed circuit board)을 포함할 수 있다. 패키지 기판(34)과 하부 반도체 칩(3100)들 사이 및 하부 반도체 칩(3100)과 상부 반도체 칩(3200)들 사이에는 접착부재(32)가 배치될 수 있다, 접착부재(32)는 다이 접착 필름(32, DAF, die attach film)일 수 있다. 다이 접착 필름(34)은 접착성 레진을 포함할 수 있다. 경계 영역(80)에 그루브(30)가 형성되므로, 반도체 패키지 실장 시에 반도체 칩들(3100, 3200)의 가장자리가 들뜨는 현상이 억제될 수 있어 반도체 패키지의 수율 향상과 양호한 신뢰성을 확보할 수 있다. 단위 반도체 칩들(3100a, 3100b, 3200a, 3200b) 각각의 칩 영역들(70) 상부면에 배치된 칩패드들(20a, 20b)과 패키지 기판(34) 상에 배치된 기판 패드들(36)은 도전성 와이어(38)에 의해 전기적으로 연결될 수 있다.
패키지 기판(34)의 하부면에는 하부 기판 범프 패드들(40) 및 기판 범프들(42)이 배치될 수 있다. 하부 기판 범프 패드들(40)은 기판 패드(36)와 전기적으로 연결될 수 있다. 기판 범프들(42)은 마더 보드 또는 모듈 보드와 전기적인 연결을 제공할 수 있다. 패키지 기판(34) 상에 몰딩부재(44)가 형성되어 반도체 칩들(3100, 3200)과 도전성 와이어(38)를 덮는다. 몰딩 부재(44)는 외부 환경으로부터 반도체 칩들(3100, 3200)과 도전성 와이어(38)를 보호한다. 몰딩부재(44)는 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
몰딩 부재(44)는 상부 반도체 칩(3200)의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 예를 들어, 상부 반도체 칩(3200)의 그루브(30)의 상부는 몰딩부재(44)로 채워지고, 상부 반도체 칩(3200)의 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 다른 한편, 그루브(30)는 몰딩부재(44)로 완전히 채워질 수 있다. 상부 반도체 칩(3200)과 하부 반도체 칩(3100)들 사이에 형성된 접착부재(32)는 하부 반도체 칩(3100)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 하부 반도체 칩(3100)의 그루브(30)의 상부는 접착부재(32)로 채워지고, 하부 반도체 칩(3100)의 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 하부 반도체 칩(3100)의 그루브(30)는 접착부재(32)로 완전히 채워질 수 있다. 반도체 칩들(3100, 3200) 각각의 경계 영역들(80)은 수직으로 정렬될 수 있다. 도 11a 내지 도 11c에는 2층으로 적층된 반도체 칩들(3100, 3200)이 예시되었으나, 3층 이상으로 반도체 칩들이 더 많이 적층될 수 있다.
도 12a는 본 발명의 일 실시예에 의한 반도체 패키지(4000)의 개략적인 사시도이다. 12b는 도 12a의 절취선 II-II'을 따라 절단한 단면도이고, 도 12c는 도 12a의 절취선 III-III'을 따라 절단한 단면도이다.
도 12a 내지 도 12c를 참조하면, 본 발명에 일 실시예에 의한 반도체 패키지(4000)는 캐스케이드형 적층 반도체 칩 패키지일 수 있다. 반도체 칩들(4100, 4200) 각각은 도 1a 내지 도 1d에서 예시하고 설명한 반도체 칩(100)일 수 있다. 이와 달리 반도체 칩들(4100, 4200) 각각은 도 2a 내지 도 8b에 예시하고 설명한 반도체 칩들(120, 140, 160, 180, 300, 400, 500, 600, 700)중 어느 하나일 수 있다. 반도체 칩들(4100, 4200)은, 하부 반도체 칩(4100)의 상부면의 일부가 노출되도록, 캐스캐이드(cascade) 형태로 적층되어, 반도체 패키지(4000)는 반도체 칩들(4100, 4200)이 서로 중첩되는 중첩 영역과 서로 중첩되지 않는 비중첩 영역을 가질 수 있다.
도 12b에서 예시된 바와 같이, 중첩 영역에서, 하부 반도체 칩(4100)의 단위 반도체 칩들(4100a, 4100b) 사이의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부는 접착부재(32)로 채워질 수 있다. 예를 들어, 중첩 영역의 그루브(30)의 상부는 접착부재(32)로 채워지고, 중첩 영역의 그루브(30)의 하부에는 빈 공간 (air gap)이 제공될 수 있다, 이와는 달리 중첩 영역의 그루브(30)는 접착부재(32)로 완전히 채워질 수 있다.
도 12c에서 예시된 바와 같이, 비중첩 영역에서, 하부 반도체 칩(4100)의 단위 반도체 칩들(4100a, 4100b) 사이의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부는 몰딩부재(44)로 채워질 수 있다. 상부 반도체 칩(4200)의 단위 반도체 칩들(4200a, 4200b) 간의 경계 영역(80)에 형성된 그루브(30)는 적어도 일부가 몰딩부재(44)로 채워질 수 있다. 예를 들어, 상부 반도체 칩(4200)의 그루브(30)의 상부는 몰당부재(44)로 채워지고, 상부 반도체 칩(4200)의 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 상부 반도체 칩(4200)의 그루브(30)는 몰딩부재(44)로 완전히 채워질 수 있다.
반도체 칩들(4100,4200) 각각의 상부면에 형성된 칩 패드들(20a, 20b)은, 반도체 칩들(4100,4200) 각각의 단위 반도체 칩들(4100a, 4100b, 4200a, 4200b)의 그루브(30)의 연장 방향과 교차하는 일 변에 인접하여 배치될 수 있다. 도전성 와이어(38)에 의해 반도체 칩들(4100,4200) 각각의 칩 패드들(20a, 20b)이 서로 연결되어 기판 패드(34)와 전기적으로 연결될 수 있다. 도 12a 내지 도 12c에는 2층으로 적층된 반도체 칩들(4100, 4200)이 예시되었으나, 반도체 칩들은 3층 이상으로 더 많이 적층될 수 있다.
도 13a는 본 발명의 일 실시예에 의한 반도체 패키지(5000)의 개략적인 사시도이다. 도 13b는 도 13a의 절취선 II-II'을 따라 절단한 단면도이고, 도 13c는 도 13a의 절취선 III-III'을 따라 절단한 단면도이다.
도 13a 내지 도 13c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(5000)는 관통 비아들(68)을 구비한 적층 반도체 칩 패키지일 수 있다. 본 발명의 반도체 칩들(5100, 5200) 각각은 도 10a에서 예시하고 설명한 반도체 칩(2210)들과 동일한 것일 수 있다.
반도체 칩들(5100, 5200)은 단위 반도체 칩들(5100a, 5100b, 5200a, 5200b) 각각의 적어도 어느 한 변에 인접하게 배치된 칩 범프들(62)을 가질 수 있다. 반도체 칩들(5100, 5200)은 관통 비아들(68)을 포함할 수 있다. 칩 범프들(62)은 칩 범프 패드들(64a, 64b, 66a, 66b)과 접속하고 관통 비아들(68)과 전기적으로 연결될 수 있다. 패키지 기판(34)과 하부 반도체 칩(5100) 사이, 및 반도체 칩들(5100, 5200)의 사이에는 접착부재(32)가 형성될 수 있다, 접착부재(32)는 언더필 물질, 몰딩재, 또는 다이 접착 필름일 수 있다. 하부의 반도체 칩(5100)은 하부의 칩 범프들(62)을 통하여 기판 패드(36)와 전기적으로 연결될 수 있다. 기판 패드(36)는 하부 기판 범프 패드들(40) 및 기판 범프들(42)과 전기적으로 연결될 수 있다.
패키지 기판(34) 상에 형성된 몰딩 부재(44)는 상부 반도체 칩(5200)의 경계 영역(80)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 예를 들어, 상부 반도체 칩(5200)의 그루브((30)의 상부는 몰딩부재(44)로 채워지고, 상부 반도체 칩(5200)의 그루브((30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 그루브(30)는 몰딩부재로 완전히 채워질 수 있다. 상부 반도체 칩(5200)과 하부 반도체 칩(5100)의 사이에 형성된 접착부재(32)는 하부 반도체 칩(5100)에 형성된 그루브(30)의 적어도 일부를 채울 수 있다. 하부 반도체 칩(5100)의 그루브(30)의 상부는 접착부재(32)로 채워지고, 하부 반도체 칩(5100)의 그루브(30)의 하부에는 빈 공간(air gap)이 제공될 수 있다. 이와는 달리 하부 반도체 칩(5100)의 그루브(30)는 접착부재(32)로 완전히 채워질 수 있다. 도 13a 내지 도 13c에는 2층으로 적층된 반도체 칩들(5100, 5200)이 예시되었으나, 반도체 칩들이 3층 이상으로 더 많이 적층될 수 있다.
도 14는 본 발명의 일 실시예에 의한 반도체 패키지(6000)의 개략적인 단면도이다.
도 14를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(6000)는 POP(Package On Package) 구조로 패키지들(6100,6200)이 적층된 구조일 수 있다. 패키지들(6100, 6200) 중 적어도 하나는 각각 도 9a 내지 13c에서 예시하고 설명한 본 발명의 다양한 실시예들에 의한 반도체 패키지들(1000, 2000, 2200, 2400, 2600, 3000, 4000, 5000) 중 어느 하나일 수 있다. 도 14에는 2층으로 적층된 패키지들을 예시하고 있으나, 3층 이상의 패키지들이 적층될 수 있다.
상부 패키지(6200)의 하부 기판 범프패드들(40)과 연결된 기판 범프들(42)은 하부 패키지(6100)의 몰딩부재(44) 내에 형성될 수 있다. 상부 패키지(6200)의 기판 범프들(42)은, 하부 패키지(6100)의 몰딩부재(44)를 관통하는 도전 기둥 부재들(370)과 접속하여, 하부 패키지(6100)의 상부 기판 범프 패드들(360)과 연결될 수 있다. 하부 패키지(6100)의 상부 기판 범프 패드들(360)은 하부 기판 범프 패드들(40) 및 기판 범프들(42)과 전기적으로 연결될 수 있다. 도전 기둥부재(370)는 솔더 볼을 포함할 수 있다.
도 15a는 본 발명의 일 실시예에 의한 단위 반도체 칩들이 형성된 반도체 기판의 개략적인 평면도이고, 도 15b는 도 15a의 B의 확대도이다.
도 15a 및 도 15b를 참조하면, 반도체 기판(1)은 단위 반도체 칩들(50)을 구성하는 칩 영역들(70) 및 칩 영역들(70) 사이의 경계 영역(80)을 포함할 수 있다. 경계 영역(80)은, 예를 들어 스크라이브 레인(scribe lane)일 수 있다. 칩 영역들(70)은 반도체 기판(1)의 전면에 매트릭스 형태로 2차원적으로 배열될 수 있으며, 칩 영역들(70) 각각은 경계 영역(80)에 의해 둘러싸일 수 있다. 칩 영역들(70) 각각은 평행한 한 쌍의 장변과 단변을 가질 수 있다.
반도체 기판(1)의 칩 영역들(70)에 도 1a 내지 1d를 참조하여 설명한 바와 같은 반도체 집적 회로들이 반도체 제조 공정들을 통해서 형성될 수 있다. 반도체 집적 회로들은 칩 패드들(20)을 통해 외부 전자 소자들과 전기적으로 연결될 수 있다. 일 실시예에서, 칩 패드들(20)은 경계 영역(80)에 인접하게 배열될 수 있다.
반도체 기판(1)의 하부면은 그라인딩(grinding)으로 약 30㎛ 내지 600㎛의 두께로 박막화될 수 있다.
도 16은 본 발명의 일 실시예에 의한 반도체 칩들을 구현하기 위한 공정을 설명하는 개략적인 평면도이고, 도 17a 및 도 17b는 도 16의 개략적인 단면도들이다.
도 16, 도 17a, 및 도 17b를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩들을 구현하기 위해 접착부재(32)가 그라인딩된 반도체 기판(1)의 후면에 제공될 수 있다. 본 발명의 일 실시예에 의한 반도체 칩들, 예를 들어 도 1a 내지 도 1b에서 예시된 반도체 칩(100)을 구현하기 위해 한 쌍의 쏘잉 블레이드들(90, 91)을 이용할 수 있다. 제1 쏘잉 블레이드(90)와 제2 쏘잉 블레이드(91)를 X 방향으로 평행하게 1개의 단위 반도체 칩(50) 간격을 두고 경계 영역(80y) 상에 배치하고 Y 방향으로 쏘잉을 실시한다. 이때 제1 쏘잉 블레이드(90)를 이용하여 반도체 기판(1)과 접착부재(32)가 단절될 수 있는 깊이로 쏘잉하고 제2 쏘잉 블레이드(91)를 이용하여 인접 단위 반도체 칩(50)과 물리적으로 분리되지 않고 전기적으로 분리될 수 있는 깊이, 예를 들어 도 1d에 예시한 칩 영역(70)에 형성된 웰 영역(2) 보다 깊게 쏘잉할 수 있다. 따라서 단위 칩들(50)의 경계 영역(80)에 리세스 영역인 그루브(30)가 형성될 수 있다.
도 16과 도 17b를 참조하면, Y 방향의 경계 영역들(80y)이 쏘잉이 된 후, 제1 쏘잉 블레이드(90)와 제2 쏘잉 블레이드(91)를 Y 방향으로 평행하게 1개의 단위 반도체 칩(50) 간격을 두고 경계 영역(80x) 상에 배치하고. 제1 쏘잉 블레이드(90)와 제2 쏘잉 블레이드(91)를 이용하여 반도체 기판(1)과 접착부재(32)가 절단될 수 있는 깊이로 X 방향으로 쏘잉할 수 있다. 따라서 본 발명의 일 실시예에 의한 그루브(30)를 갖는 경계 영역(80)에 의해 구분되는 단위 반도체 칩들(50)을 각각 갖는 반도체 칩들(100)이 개별적으로 분리될 수 있다.
도 18a 내지 18c는 본 발명의 일 실시예에 의한 반도체 칩들을 구현하기 위한 다른 공정을 설명하기 위한 개략적인 단면도들이다.
도 16과 도 18a를 참조하면, Y 방향의 경계 영역들(80y)을 제1 쏘잉 및 제2 쏘잉 블레이드들(90, 91)을 사용하여 1차적으로 쏘잉할 수 있다. 쏘잉 깊이는 인접 단위 반도체 칩(50)과 물리적으로 분리되지 않고 전기적으로 분리될 수 있는 깊이, 예를 들어 도 1d에 예시한 칩 영역(80)에 형성된 웰 영역(2) 보다 깊게 쏘잉할 수 있다. 따라서 단위 반도체 칩들(50)의 경계 영역(80)에 리세스 영역인 그루브(30)가 형성될 수 있다. 그루브(30) 형성은 레이저를 이용하여 형성할 수 있다.
도 16과 도 18b를 참조하면, 본 발명의 일 실시예에 의한 2개의 단위 칩들이 일체화되도록 Y 방향의 경계 영역들(80y)을 제1 및 제2 쏘잉 블레이드들(90, 91)을 사용하여 반도체 기판(1)과 접착부재(32)를 절단할 수 있다.
도 16과 도 18c를 참조하면, Y 방향의 경계 영역들(80y)이 쏘잉된 후 제1 쏘잉 블레이드(90)와 제2 쏘잉 블레이드(91)를 Y 방향으로 평행하게 1개의 단위 칩(50) 간격을 두고 경계 영역(80x) 상에 배치하고. 제1 쏘잉 블레이드(90)와 제2 쏘잉 블레이드(91)를 이용하여 반도체 기판(1)과 접착부재(32)가 절단될 수 있는 깊이로 X 방향으로 쏘잉할 수 있다. 따라서, 본 발명의 일 실시예에 의한 그루브(30)를 갖는 경계 영역(80)에 의해 구분되는 단위 반도체 칩들(50)을 각각 갖는 반도체 칩들(100)이 개별적으로 분리될 수 있다. 한 쌍의 쏘잉 블레이드들 대신에 1 개의 쏘잉 블레이드를 사용하여 본 발명의 일 실시예에 의한 반도체 칩(100)을 구현할 수 있다
이상의 개별적으로 분리된 반도체 칩들(100)을 도 9a 내지 도 14에서 예시하고 설명한 바와 같은 패키지 구조를 형성하기 위해 패키지 기판(34)에 실장 및 일반적인 조립공정을 수행할 수 있다.
일반적으로, 패키지 실장용 반도체 칩들은 두께가 얇기 때문에, 반도체 칩들이 휘어져서 패키지 기판 또는 하부 반도체 칩에 잘 부착되지 않고 반도체 칩의 단부가 들뜨는 현상이 발생할 수 있다. 하지만, 본 발명의 실시예들에 의하면, 그루브(30)에 의해 반도체 칩의 휨 스트레스가 완화되어 반도체 칩의 들뜸이 방지되므로 반도체 패키지 조립 시에 공정 수율 및 신뢰성이 향상되는 효과가 있을 수 있다, 경계 영역의 그루브(30)가 웰 영역(2)보다 더 깊게 형성되어 단위 반도체 칩들(50) 간의 전기적 절연으로 반도체 패키지의 신뢰성을 더 확보할 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들과 반도체 칩들 중 적어도 어느 하나를 포함하는 반도체 패키지 모듈(7000)을 개념적으로 도시한 도면이다.
도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 모듈(7000)은 반도체 패키지 모듈 기판(7100) 상에 실장된 반도체 모듈(7200)과 마이크로프로세서(7300)를 포함할 수 있다. 반도체 모듈(7200)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(1000, 2000, 2200, 2400, 2600, 3000, 4000, 5000, 6000) 또는 반도체 칩들(100, 120. 140, 160, 180, 200, 300, 400, 500, 600, 700) 중 적어도 어느 하나일 수 있다. 반도체 패키지 모듈 기판(7100)의 적어도 한 변에 배치된 입출력 터미널들(7400)을 통해서 외부전자장치와 연결될 수 있다.
도 20은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 패키지들 1000, 2000, 2200, 2400, 2600, 3000, 4000, 5000, 6000) 중 적어도 하나를 포함하는 전자 시스템(8000)을 개략적으로 도시한 블록도이다
도 20을 참조하면, 전자 시스템(8000)은 제어기(8500), 입출력 장치(8300) 및 기억 장치(8200)를 포함할 수 있다. 상기 제어기(8500), 입출력 장치(8300) 및 기억 장치(8200)는 버스(8100, bus)를 통하여 결합될 수 있다. 상기 버스(8100)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(8500)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 램(8600)은 제어기(8500)의 동작 메모리로 사용될 수 있다. 제어기(8500), 기억 장치(8200) 및 램(8600)은 본 발명에 따른 반도체 칩 패키지(1000, 2000, 2200, 2400, 2600, 3000, 4000, 5000, 6000)를 포함할 수 있다. 상기 입출력 장치(8300)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(8200)는 데이터를 저장하는 장치이다. 상기 기억 장치(8200)는 데이터 및/또는 상기 제어기(8500)에 의해 실행되는 명령어 등을 저장할 수 있다. 전자 시스템(8000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(8400)를 더 포함할 수 있다. 상기 인터페이스(8400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(8400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고 도시되지 않았지만, 상기 전자 시스템(8000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 기판 2: 웰영역
20, 20a, 20b, 20c, 20d, 20e, 20f, 20g, 20h: 칩패드
30: 그루브 31: 그루브의 바닥면
32: 접착부재 34: 패키지 기판
36: 기판패드 38: 도전성 와이어
44: 몰딩부재 48: 재배선
50: 단위 반도체 칩
50a: 제1 단위 반도체 칩 50b: 제2 단위 반도체 칩
70: 칩 영역 80: 경계 영역
100,120, 140,160,180, 200, 300, 400, 500, 600, 700: 반도체 칩
1000, 2200,2400,2600, 3000, 4000, 5000, 6000: 반도체 패키지

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 제1 칩 영역 및 상기 제1 칩 영역 상부면에 형성된 제1 칩 패드들을 구비한 제1 단위 반도체 칩; 및
    상기 패키지 기판 상에 배치되고, 제2 칩 영역 및 상기 제2 칩 영역 상부면에 형성된 제2 칩 패드들을 구비한 제2 단위 반도체 칩을 포함하고,
    상기 제1 칩 영역과 상기 제2 칩 영역은 그루브를 갖는 경계 영역에 의하여 구분되고, 상기 제1 칩 영역, 상기 제2 칩 영역 및 상기 경계 영역은 일체(one body)의 반도체 기판을 공유하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 및 제2 반도체 칩 영역들 각각은 웰 영역을 더 포함하고, 상기 그루브의 바닥면은 상기 웰 영역보다 낮은 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 및 제2 단위 반도체 칩들 각각은　네 개의 변들을 구비하고,
    상기 제1 및 제2 단위 반도체 칩들은 상기 그루브의 연장방향에 교차하는 적어도 어느 하나의 변에 인접하여 배치된 제1 칩 패드들 및 제2 칩 패드들을 각각 포함하는 반도체 패키지.
  4. 패키지 기판; 및
    상기 패키지 기판 상에 병렬로 배치되고, 경계 영역에 의해 구분된 적어도 2개의 단위 반도체 칩들을 구비한 반도체 칩을 포함하고,
    상기 적어도 2개의 단위 반도체 칩들과 상기 경계 영역은 일체(one body)의 반도체 기판을 공유하고, 상기 경계 영역은 적어도 하나의 그루브를 구비한 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 패키지 기판 상에 형성된 몰딩부재를 더 포함하고 상기 그루브의 적어도 일부는 상기 몰딩부재로 채워지는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 제1 및 제2 반도체 칩 영역들 각각은 웰 영역을 더 포함하고 상기 그루브의 바닥면은 상기 웰 영역 보다 낮은 반도체 패키지.
  7. 패키지 기판 상에 순차적으로 적층된 반도체 칩들;
    상기 반도체 칩들 사이에 형성된 접착부재들; 및
    상기 패키지 기판 상에 형성된 몰딩부재를 포함하고,
    상기 반도체 칩들 각각은 적어도 2개의 단위 반도체 칩들 및 상기 단위 반도체 칩들 사이에서 적어도 하나의 그루브를 갖는 경계 영역을 구비하고, 상기 단위 반도체 칩들 및 상기 경계 영역은 일체(one body)의 반도체 기판을 공유하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 적층된 반도체 칩들 중 상기 적어도 하나의 그루브의 적어도 일부는 상기 접착부재로 채워지는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 적층된 반도체 칩들 각각은 상기 적층된 반도체 칩들이 서로 중첩되는 중첩 영역과 서로 중첩되지 않는 비중첩 영역을 갖도록 적층되는 반도체 패키지. 　
  10. 제7 항에 있어서,
    상기 적층된 반도체 칩들 중 상기 적어도 하나의 그루브의 적어도 일부는 상기 접착부재와 상기 몰딩부재로 채워지는 반도체 패키지.
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