KR20050059791A - 적층패키지의 제조방법 - Google Patents

Abstract

본 발명은 반도체 칩 상태에서 여러개를 적층시켜 메모리 용량을 증대시킴과 아울러 실장면적을 적게 차지할 수 있도록 하는데 적합한 적층형 패키지의 제조방법에 관해 개시한 것으로서, 센터패드들을 가진 다수개의 반도체칩영역이 구비된 웨이퍼를 제공하는 단계와, 웨이퍼 상에 상기 센터패드들과 연결되면서 상기 반도체 칩영역의 가장자리부위로 이어지는 각각의 금속패턴을 형성하는 단계와, 금속패턴을 포함한 웨이퍼 상에 솔더레지스트막을 형성하는 단계와, 솔더레지스트막을 선택적으로 제거하여 상기 금속패턴의 일부위를 노출시켜 외부와의 전기적 연결을 도모하는 각각의 개구부를 형성하는 단계와, 개구부를 포함한 웨이퍼를 반도체 칩 단위로 쏘잉하여 단품의 제 1패키지), 제 2패키지, 제 3패키지....제 n패키지를 제조하는 단계와, 1패키지, 제2패키지, 제3패키지, 제4패키지....제 n패키지를 일정간격으로 적층시켜 각각의 개구부를 통해 금속배선들이 노출되어 일렬로 배열된 형태를 가지도록 하는 단계와, 노출된 각각의 금속배선 위에 각각의 솔더볼을 실장하는 단계와, 상기 결과물의 솔더볼들을 피씨비 위에 실장하는 단계를 포함한다.

Description

적층패키지의 제조방법{method for manufacturing stacked package}

본 발명은 반도체패키지의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩 상태에서 여러개를 적층시켜 메모리 용량을 증대시킴과 아울러 실장면적을 적게 차지할 수 있도록 하는데 적합한 적층형 패키지의 제조방법에 관한 것이다.

메모리 반도체의 메모리 용량을 증대시키기 위한 방법으로 단품 패키지들을 적층하여 사용하는 방법이 소개되고 있는 바, 그 중 한예를 들어 설명하면 다음과 같다.

도 1은 종래 적층형 패키지의 구성을 보인 종단면도이다.

종래기술에 따른 적층형 패키지는, 도 1에 도시된 바와 같이, 반도체 칩(1)의 상면에 리드(2)의 인너리드(2a)들이 배치되어 있으며, 그 인너리드(2a)들과 칩(1)들은 금속와이어(3)로 전기적인 연결이 이루어져 있고, 상기 칩(1), 금속와이어(3), 인너리드(2a)는 봉지제(4)로 몰딩되어 있으며, 상기 인너리드(2a)에 연결됨과 아울러 봉지제(4)의 외측으로 돌출되도록 아웃리드(2b)들이 형성되어 하부 단품 패키지(5)를 이루고, 그와 동일한 구조로 되어 있는 상부 단품 패키지(5')가 하부 단품 패키지(5)의 상측에 적층된 상태로 상,하측의 아웃리드(2b)(2b')들이 솔더(6)로 접합되어 있다.

상기와 같이 구성되어 있는 본 발명 적층형 패키지의 제조방법은 상,하부 단품 패키지(5)(5')를 별도로 제작한 다음, 적층하여 패키지를 완성한다.

즉, 칩(1)의 상면에 인너리드(2a)들을 배치하고, 그 인너리드(2a)들과 칩(1)을 금속와이어(3)로 와이어본딩하며, 칩(1), 인너리드(2a), 금속와이어(3)의 일정부분을 감싸도록 봉지제(4)로 몰딩작업을 실시한 다음, 봉지제(4)의 외측으로 돌출된 아웃리드(5)를 포밍하여 하부 단품 패키지(5)를 완성한 다음, 동일 공정을 제작된 상부 단품 패키지(5')를 하부 단품 패키지(5)의 상측에 얹어 놓고, 상,하측의 아웃리드(2b)(2b')들을 솔더(6)로 솔더링접합하여 적층작업을 완료한다.

그러나, 상기와 같이 구성되어 있는 종래 적층형 패키지의 제조방법은 아웃리드(5)(5')들이 봉지제(4)(4')의 외부로 돌출되어 있어서, 실장시 면적을 넓게 차지하는 문제점이 있었고, 적층시에는 그와 같은 아웃리드(5)(5')들을 일일이 솔더(6)로 접합하여야 하기 때문에 작업이 어려운 문제점이 있었다.

또한, 상기 단품패키지들을 여러개 적층시키는 경우, 패키지 부피가 너무 커지고, 이에 따라 메모리 용량을 증대시키는 데에는 한계가 있다.

상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 실장면적을 적게 차지하면서도 적층작업이 용이한 적층형 패키지의 제조방법을 제공함에 있다.

상기 목적을 달성하고자, 본 발명에 따른 적층패키지의 제조방법은 센터패드들을 가진 다수개의 반도체칩영역이 구비된 웨이퍼를 제공하는 단계와, 웨이퍼 상에 상기 센터패드들과 연결되면서 상기 반도체 칩영역의 가장자리부위로 이어지는 각각의 금속패턴을 형성하는 단계와, 금속패턴을 포함한 웨이퍼 상에 솔더레지스트막을 형성하는 단계와, 솔더레지스트막을 선택적으로 제거하여 상기 금속패턴의 일부위를 노출시켜 외부와의 전기적 연결을 도모하는 각각의 개구부를 형성하는 단계와, 개구부를 포함한 웨이퍼를 반도체 칩 단위로 쏘잉하여 단품의 제 1패키지), 제 2패키지, 제 3패키지....제 n패키지를 제조하는 단계와, 1패키지, 제2패키지, 제3패키지, 제4패키지....제 n패키지를 일정간격으로 적층시켜 각각의 개구부를 통해 금속배선들이 노출되어 일렬로 배열된 형태를 가지도록 하는 단계와, 노출된 각각의 금속배선 위에 각각의 솔더볼을 실장하는 단계와, 상기 결과물의 솔더볼들을 피씨비 위에 실장하는 단계를 포함하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참고로하여 본 발명에 따른 에프비지에이 타입 적층패키지의 제조방법을 설명하면 다음과 같다.

도 2a 내지 도 2c는 웨이퍼 상태에서 본 발명의 일실시예에 따른 적층 패키지의 제조방법을 설명하기 위한 평면도이다.

또한, 도 3 내지 도 7은 반도체 칩 상태에서 본 발명의 일실시예에 따른 적층 패키지의 제조방법을 설명하기 위한 평면도로서, 도 3은 도 2a의 웨이퍼 상태에서 하나의 반도체 칩만을 도시한 평면도이고. 도 4는 도 2b의 웨이퍼 상태에서 하나의 반도체 칩만을 도시한 평면도이고, 도 5는 도 2c의 웨이퍼 상태에서 하나의 반도체 칩만을 도시한 평면도이다.

한편, 도 8은 본 발명의 일실시예에 따른 방법을 통해 최종적으로 제조된 적층 패키지를 도시한 도면이다.

본 발명에 따른 에프비지에이 타입 적층패키지의 제조방법은, 도 2a 및 도 3에 도시된 바와 같이, 반도체소자 제조공정이 완료된 웨이퍼(W)를 제공한다. 이때, 웨이퍼(W)는 센터패드(10a)들이 구비된 반도체 칩영역들이 다수개 배열된 상태이며, 이중에서 도면부호 10으로 나타낸 하나의 반도체 칩영역 만을 예로하여 이후의 공정을 설명한다.

이어, 도 2b및 도 4에 도시된 바와 같이, 상기 웨이퍼(W) 상에 금속막(미도시)을 형성한 다음, 상기 금속막을 선택 식각하여 센터패드(10a)와 연결되면서 반도체 칩영역의 가장자리부위로 이어지는 각각의 금속패턴(12)을 형성한다. 이때, 상기 금속패턴(12)들은 균일한 간격으로 패터닝된다.

그런 다음, 도 2c 및 도 5에 도시된 바와 같이, 상기 금속패턴(12)을 포함한 웨이퍼(W) 상에 솔더레지스트막(14)을 형성하고, 상기 솔더레지스트막(14)을 선택적으로 제거하여 상기 금속패턴(12)의 일부위를 노출시켜 외부와의 전기적 연결을 도모하는 각각의 개구부(14a)를 형성한다.

이후, 도 6에 도시된 바와 같이, 상기 개구부(14a)를 포함한 웨이퍼를 반도체 칩 단위로 쏘잉(sawing)하여 단품의 제 1패키지(100), 제 2패키지(200), 제 3패키지(300)....제 n패키지(1000) 제조를 완성한다.

이어, 상기 제1패키지, 제2패키지, 제3패키지, 제4패키지....제 n패키지(200)(300)(400)....(1000)를 일정간격으로 적층시킨다. 이때, 상기 제 1, 제 2, 제 3....제 n패키지들(200)(300)(400)....(1000)은 가장자리부위에 각각의 개구부를 통해 금속배선들이 노출되어 일렬로 배열된 형태를 가지도록 소정간격으로 적층된다. 이때, 상기 상기 제1, 제2, 제3, 제4....제 n패키지(200)(300)(400)....(1000)들은 이들 사이에 접착제(미도시)를 도포하여 상호 접착을 도모한다.

그런 다음, 도 7에 도시된 바와 같이, 상기 노출된 각각의 금속배선 위에 솔더볼(a)을 붙인다.

이후, 도 8에 도시된 바와같이, 상기 결과물의 솔더볼(a)들을 피씨비(Printed Circuit Board)(b) 위에 실장하여 본 발명의 일실시예에 따른 적층패키지 제조공정을 완료한다.

도 9는 본 발명의 다른 실시예에 따른 적층패키지의 제조방법을 설명하기 위한 도면이다.

본 발명의 다른 실시예에 따른 적층패키지의 제조방법은, 본 발명의 일실시예에 따른 솔더볼(a)들을 기판(b)에 실장하고, 상기 기판(b)의 하부에 솔더볼(c)을 부착시킨다. 이어, 상기 기판 하부의 솔더볼(c)을 파씨비(d) 위에 실장시킨다.

이상에서와 같이, 본 발명은 웨이퍼 상태에서 패드 재배열공정을 실시하고 나서, 칩단위로 쏘잉하여 얻은 반도체 칩을 여러개를 적층시키는 방식으로 패키지를 제조함으로써, 보다 많은 반도체 칩의 적층이 가능하여 메모리 용량을 증대시킬 뿐만 아니라 보다 적은 실장면적을 적게 차지할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

도 1은 종래 적층형 패키지의 구성을 보인 종단면도.

도 2a 내지 도 2c는 웨이퍼 상태에서 본 발명의 일실시예에 따른 적층 패키지의 제조방법을 설명하기 위한 평면도.

도 3 내지 도 7은 반도체 칩 상태에서 본 발명의 일실시예에 따른 적층 패키지의 제조방법을 설명하기 위한 평면도.

도 8은 본 발명의 일실시예에 따른 방법을 통해 최종적으로 제조된 적층 패키지를 도시한 도면.

도 9는 본 발명의 다른 실시예에 따른 적층 패키지의 제조방법을 설명하기 위한 도면.

Claims (1)

1. 센터패드들을 가진 다수개의 반도체칩영역이 구비된 웨이퍼를 제공하는 단계와,

   상기 웨이퍼 상에 상기 센터패드들과 연결되면서 상기 반도체 칩영역의 가장자리부위로 이어지는 각각의 금속패턴을 형성하는 단계와,

   상기 금속패턴을 포함한 웨이퍼 상에 솔더레지스트막을 형성하는 단계와,

   상기 솔더레지스트막을 선택적으로 제거하여 상기 금속패턴의 일부위를 노출시켜 외부와의 전기적 연결을 도모하는 각각의 개구부를 형성하는 단계와,

   상기 개구부를 포함한 웨이퍼를 반도체 칩 단위로 쏘잉하여 단품의 제 1패키지), 제 2패키지, 제 3패키지....제 n패키지를 제조하는 단계와,

   상기 1패키지, 제2패키지, 제3패키지, 제4패키지....제 n패키지를 일정간격으로 적층시켜 각각의 개구부를 통해 금속배선들이 노출되어 일렬로 배열된 형태를 가지도록 하는 단계와,

   상기 노출된 각각의 금속배선 위에 각각의 솔더볼을 실장하는 단계와,

   상기 결과물의 솔더볼들을 피씨비 위에 실장하는 단계를 포함하는 것을 특징으로 하는 적층패키지의 제조방법.