KR200187482Y1 - 반도체 비지에이 패키지 - Google Patents

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Abstract

본 고안은 반도체 비지에이 패키지에 관한 것으로, 종래에는 단품의 패키지를 서로 적층하기가 용이하지 못하여 고집적화에 부적합하게 됨은 물론, 설사 적층을 하더라도 하나의 패키지마다에 일정 넓이와 두께를 갖는 서브스트레이트가 구비되어 경박단소화에 한계가 있는 문제점이 있었던 바, 본 고안에서는 소정의 패턴이 양면에 형성되는 인쇄회로기판과, 그 인쇄회로기판의 양면에 각각 부착되는 베어칩과, 각 베어칩의 패드를 인쇄회로기판의 패턴에 전기적으로 연결하는 금속와이어와, 상기 인쇄회로기판의 일부를 제외하고 각 베어칩 및 금속와이어를 감싸는 몰딩부와, 상기 인쇄회로기판에서 몰딩되지 않은 부위의 랜드에 부착되는 솔더볼로 구성함으로써, 적층이 용이할 뿐만 아니라 그 적층두께가 얇아 경박단소화를 실현할 수 있다.

Description

반도체 비지에이 패키지
본 고안은 반도체 패키지에 관한 것으로, 특히 적층이 용이할 뿐만 아니라 경박단소화가 가능한 반도체 비지에이 패키지에 관한 것이다.
일반적인 비지에이(BGA : Ball Gride Package)는 주어진 면적에서 다핀을 실현할 수 있고, 외부단자가 짧아서 외부충격으로부터 휨발생이 방지되며, 전기적인 신호의 전달은 물론 패키지의 실장이 용이하여 널리 이용되고 있는 바, 도 1은 이러한 비지에이 패키지의 일례를 보인 종단면도이다.
이에 도시된 바와 같이 종래의 비지에이 패키지는, 다층회로기판인 서브스트레이트(substrate)(1)와, 그 서브스트레이트(1)의 상면 중앙에 절연접착재(2)로 고정 부착되는 반도체 칩(3)과, 그 칩(3)의 상면에 형성된 각 칩패드(chip pad)(3a)를 서브스트레이트(1)의 패턴(pattern)(미도시)에 전기적으로 연결하는 금속와이어(4)와, 상기 칩(3) 및 금속와이어(4)를 감싸는 몰딩부(5)와, 상기 서브스트레이트(1)의 저면에 부착되는 외부단자용 솔더볼(solder ball)(6)로 이루어져 있다.
상기와 같은 종래의 비지에이 패키지의 제조과정은 다음과 같다.
먼저, 상기 서브스트레이트(1)의 상면 중앙에 접착재(2)를 이용하여 반도체 칩(3)을 고정 부착하는 다이본딩을 실시하고, 그 반도체 칩(3)의 상면에 형성되어 있는 각 칩패트(3a)를 서브스트레이트(1)의 패턴(미도시)에 금속와이어(4)로 연결하는 와이어본딩을 실시하며, 상기 칩(3) 및 금속와이어(4)가 본딩된 서브스트레이트(1)를 소정의 금형(미도시)에 넣고 에폭시로 몰딩부(5)를 형성하며, 이후 상기 몰딩부(5)가 경화된 다음에는 금형을 제거하고 서브스트레이트(1)의 저면에 솔더볼(6)을 부착하는 솔더볼 어태치 및 타이바(tie bar)에 대한 절단공정을 통해 단품의 패키지를 완성하는 것이었다.
그러나, 상기와 같은 종래의 비지에이 패키지는, 단품의 패키지를 서로 적층하기가 용이하지 못하여 고집적화에 부적합하게 됨은 물론, 설사 적층을 하더라도 하나의 패키지마다에 일정 넓이와 두께를 갖는 서브스트레이트(1)가 구비되어 경박단소화에 한계가 있는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래의 비지에이 패키지가 가지는 문제점을 감안하여 안출한 것으로, 적층이 용이할 뿐만 아니라 그 적층두께가 얇아 경박단소화를 실현할 수 있는 반도체 비지에이 패키지를 제공하려는데 본 고안의 목적이 있다.
도 1은 종래 비지에이 패키지의 일례를 보인 종단면도.
도 2는 본 고안에 의한 비지에이 패키지를 보인 종단면도.
도 3a 내지 3e는 본 고안에 의한 비지에이 패키지의 제조과정을 보인 종단면도.
***도면의 주요 부분에 대한 부호의 설명***
11 : 인쇄회로기판 11a : 패턴
12 : 절연접착재 13A,13B : 베어칩
14A,14B : 금속와이어 15 : 몰딩부
16 : 솔더볼 21,22 : 금형의 상,하형
이와 같은 본 고안의 목적을 달성하기 위하여, 소정의 패턴이 양면에 형성되는 인쇄회로기판과, 그 인쇄회로기판의 양면에 각각 부착되는 베어칩과, 각 베어칩의 패드를 인쇄회로기판의 패턴에 전기적으로 연결하는 금속와이어와, 상기 인쇄회로기판의 일부를 제외하고 각 베어칩 및 금속와이어를 감싸는 몰딩부와, 상기 인쇄회로기판에서 몰딩되지 않은 부위의 랜드에 부착되는 솔더볼로 구성되는 것을 특징으로 하는 반도체 비지에이 패키지가 제공된다.
이하, 본 고안에 의한 반도체 비지에이 패키지를 첨부도면에 도시된 일실시예에 의거하여 상세하게 설명한다.
도 2는 본 고안에 의한 비지에이 패키지를 보인 종단면도이고, 도 3a 내지 3e는 본 고안에 의한 비지에이 패키지의 제조과정을 보인 종단면도이다.
이에 도시된 바와 같이 본 고안에 의한 반도체 비지에이 패키지는, 소정의 패턴(11a)이 양측 표면에 노출되게 형성되는 인쇄회로기판(11)과, 그 인쇄회로기판(11)의 양면에 절연접착재(12)를 이용하여 각각 엇갈리게 부착되는 제1,제2 베어칩(13A,13B)과, 그 제1,제2 베어칩(13A,13B)의 각 패드(미도시)를 인쇄회로기판(11)의 일측 패턴(11a)에 전기적으로 연결하는 금속와이어(14A,14B)와, 상기 인쇄회로기판(11)의 일부(정확하게는, 후술할 솔더볼이 부착될 위치)를 제외하고 각 베어칩(13A,13B) 및 금속와이어(14A,14B)를 외부의 충격으로부터 보호하기 위하여 감싸는 몰딩부(15)와, 상기 인쇄회로기판(11)에서 몰딩되지 않은 부위의 랜드(미도시)에 각각 부착되는 다수개의 외부단자용 솔더볼(16)로 구성된다.
상기 제1 베어칩(13A)은 인쇄회로기판(11)의 상면 중앙에 부착되는 반면, 제2 베어칩(13B)은 인쇄회로기판(11)의 저면 일측에 돌출되게 부착되는 것이 금속와이어(14B)를 본딩하는 것은 물론 몰딩부를 얇게 형성하는데 유리하다.
도면중 미설명 부호인 21,22는 상형 및 하형이다.
상기와 같이 구성되는 본 고안에 의한 비지에이 패키지는 다음과 같은 과정을 통해 제조된다.
즉, 소정의 패턴(11a)이 양면에 형성된 인쇄회로기판(11)의 각 면에 양면 절연접착재(12)를 이용하여 베어칩(13A,13B)을 어긋나게 부착하는 다이본딩을 실시하고, 그 각 베어칩(13A,13B)의 칩패트(미도시)를 인쇄회로기판(11)의 패턴(미도시)에 전기적으로 연결하는 와이어본딩을 실시하며, 이렇게 베어칩(13A,13B)과 금속와이어(14A,14B)가 부착된 인쇄회로기판(11)을 소정형상의 금형(21,22)에 넣어 에폭시(15)로 몰딩하는 인캡슐레이션을 실시하는데, 이때 상기 하형(22)의 캐비티(미부호)는 인쇄회로기판(11)의 저면 일측(정확하게는, 저면측 패턴)이 외부로 노출되도록 형성되어 그 인쇄회로기판(11)의 일부가 몰딩되지 않고 노출된다.
이후, 일정시간을 경과시켜 상기 에폭시(15)가 경화되도록 한 다음에는 금형(21,22)을 제거하고, 상기 인쇄회로기판(11)의 노출된 패턴(11a)부위에 외부단자용 솔더볼(16)을 얹어 부착시키는 리플로우를 실시하여 단품의 비지에이 패키지를 완성하는 것이다.
이상에서 설명한 바와 같이 본 고안에 의한 반도체 비지에이 패키지는, 소정의 패턴이 양면에 형성되는 인쇄회로기판과, 그 인쇄회로기판의 양면에 각각 부착되는 베어칩과, 각 베어칩의 패드를 인쇄회로기판의 패턴에 전기적으로 연결하는 금속와이어와, 상기 인쇄회로기판의 일부를 제외하고 각 베어칩 및 금속와이어를 감싸는 몰딩부와, 상기 인쇄회로기판에서 몰딩되지 않은 부위의 랜드에 부착되는 솔더볼로 구성함으로써, 패키지의 적층이 용이할 뿐만 아니라 그 적층두께가 얇아 경박단소화를 실현할 수 있다.

Claims (1)

  1. 소정의 패턴이 양면에 형성되는 인쇄회로기판과, 그 인쇄회로기판의 양면에 각각 부착되는 베어칩과, 각 베어칩의 패드를 인쇄회로기판의 패턴에 전기적으로 연결하는 금속와이어와, 상기 인쇄회로기판의 일부를 제외하고 각 베어칩 및 금속와이어를 감싸는 몰딩부와, 상기 인쇄회로기판에서 몰딩되지 않은 부위의 랜드에 부착되는 솔더볼로 구성되는 것을 특징으로 하는 반도체 비지에이 패키지.
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