KR101056747B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 적층을 위하여 기판상에 반도체 칩과 함께 몰딩수지로 몰딩된 솔더볼을 간단한 코이닝 공정을 통해 노출시킬 수 있도록 한 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 기판과; 상기 기판상의 칩부착영역에 부착된 반도체 칩과; 상기 기판과 반도체 칩간에 연결되는 와이어와; 상기 기판의 테두리 영역의 전도성패턴에 부착된 다수의 상부 솔더볼과; 상기 반도체 칩과, 와이어와, 상부 솔더볼들을 내재시키며, 상기 기판의 상면에 걸쳐 몰딩된 몰딩 컴파운드 수지를 포함하는 반도체 패키지에 있어서, 상기 상부 솔더볼의 상면이 평평한 면을 이루면서 동일한 높이가 되도록 소정의 프레스툴에 의하여 가압되는 코이닝 공정을 통해 납작하게 만들어지고, 상기 몰딩 컴파운드 수지의 제거에 의하여 상기 상부 솔더볼의 평평한 상면이 균일한 높이를 유지하면서 외부로 노출된 것을 특징으로 하는 반도체 패키지를 제공한다.
반도체 패키지, 코이닝, 솔더볼, 몰딩 컴파운드 수지, 기판, 적층

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 적층을 위하여 기판상에 반도체 칩과 함께 몰딩수지로 몰딩된 솔더볼을 간단한 코이닝 공정을 통해 노출시킬 수 있도록 한 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지, 또는 복수개의 반도체 패키지를 적층시킨 패키지 등이 있다.
반도체 패키지를 적층시키는 적층형 패키지에 있어서, 상부 및 하부 패키지간의 전기적 연결을 소위 TMV(Through Mold Via) 방식으로 연결하고 있다.
여기서, 종래의 적층형 패키지에서 상부 및 하부 패키지가 TMV 방식으로 적 층 연결되는 구조를 첨부한 도 4를 참조로 설명하면 다음과 같다.
먼저, 상기 하부 패키지(100)는 기판(102: 예를들어, 인쇄회로기판)의 상면 중앙 위치에 구획된 칩부착영역에 반도체 칩(104)을 부착하는 공정과; 상기 기판(102)의 전도성패턴과 상기 반도체 칩(104)의 본딩패드간을 와이어(106)로 통전 가능하게 연결하는 와이어 본딩 공정과; 상기 기판(102)의 테두리 위치에 노출된 전도성패턴에 상부 솔더볼(108)을 통전 가능하게 융착시키는 공정과; 상기 반도체 칩(104)과, 와이어(106)와, 상부 솔더볼(108)을 내재시키면서 기판(102)상에 몰딩 컴파운드 수지(110)를 몰딩하는 몰딩공정과; 상기 몰딩 컴파운드 수지(110)의 상부 솔더볼(108)을 봉지하고 있는 위치를 레이저 가공을 이용하여 제거하여 상부 솔더볼(108)을 노출시키는 TMV의 형성 공정; 등을 통하여 완성된다.
한편, 리플로우 공정과 같은 열공정을 진행하여, 상기 상부 패키지(200)의 기판(202) 저면에 융착된 솔더볼(204) 등과 같은 입출력단자를 상기 몰딩 컴파운드 수지(110)의 제거를 통해 노출된 상부 솔더볼(108)상에 접촉 결합시킴으로써, 하부 및 상부패키지(100,200)간의 적층이 이루어지고, 물론 상기 하부 패키지(100)의 저면에 형성된 볼랜드에 마더보드 등에 연결시키기 위한 하부 솔더볼(112)이 융착된다.
그러나, 상기 몰딩 컴파운드 수지를 레이저 가공 또는 기타 다른 방법 등으로 제거하여 TMV를 형성하는 공정에 있어서, 몰딩 컴파운드 수지의 재료 특성상 깨끗하게 제거하는데 어려움이 있고, 또한 몰딩 컴파운드 수지를 일정한 깊이로 제거하는데 어려움이 있다.
특히, 상기 상부 솔더볼(108)의 상단면이 원호를 띠며 볼록하게 되어 있기 때문에 상부 패키지(200)의 솔더볼(204)과의 접촉면적이 작고, 이에 상부 솔더볼(108)과 상부패키지(200)의 솔더볼(204)간의 용이한 연결을 위한 상호간의 접촉면적을 증대시키고자, 도 4에 도시된 바와 같이 상부 솔더볼(108)의 측둘레부가 노출되는 깊이까지 몰딩 컴파운드 수지(110)를 제거해야 함에 따라 몰딩 컴파운드 수지의 제거량이 많아지면서 가공시간이 오래 걸리는 단점이 있으며, 그에 따른 생산성도 크게 떨어지는 단점이 있었다.
본 발명은 상기와 같은 단점을 해결하기 위하여 안출한 것으로서, 몰딩 공정전에, 하부패키지의 기판상에 융착되는 상부 솔더볼을 납작하게 만들어주는 코이닝 공정을 미리 진행함으로써, 몰딩 컴파운드 수지의 제거시 코이닝된 솔더볼의 평평한 상면만을 노출시키면 되므로 몰딩 컴파운드 수지의 제거 공정이 매우 손쉽게 진행될 수 있고, 솔더볼의 노출면이 균일한 높이로 유지되어 상부패키지의 적층이 안정적으로 이루어질 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예 따르면, 기판과; 상기 기 판상의 칩부착영역에 부착된 반도체 칩과; 상기 기판과 반도체 칩간에 연결되는 와이어와; 상기 기판의 테두리 영역의 볼랜드에 부착된 다수의 상부 솔더볼과; 상기 반도체 칩과, 와이어와, 상부 솔더볼들을 내재시키며, 상기 기판의 상면에 걸쳐 몰딩된 몰딩 컴파운드 수지를 포함하는 반도체 패키지에 있어서, 상기 상부 솔더볼의 상면이 평평한 면을 이루면서 동일한 높이가 되도록 소정의 프레스툴에 의하여 가압되는 코이닝 공정을 통해 납작하게 만들어지고, 상기 몰딩 컴파운드 수지의 제거에 의하여 상기 상부 솔더볼의 평평한 상면이 균일한 높이를 유지하면서 외부로 노출된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 코이닝 공정을 통해 납작하게 된 상부 솔더볼을 녹는점까지 재가열함으로써, 상기 상부 솔더볼이 구 형상으로 복원되는 동시에 상부 솔더볼의 상단부가 상기 몰딩 컴파운드 수지의 표면보다 더 높게 돌출되도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예 따르면, 기판과; 상기 기판상의 칩부착영역에 부착된 반도체 칩과; 상기 기판과 반도체 칩간에 연결되는 와이어와; 상기 기판의 테두리 영역의 볼랜드에 부착된 다수의 상부 솔더볼과; 상기 반도체 칩과, 와이어와, 상부 솔더볼들을 내재시키며, 상기 기판의 상면에 걸쳐 몰딩된 몰딩 컴파운드 수지를 포함하는 반도체 패키지에 있어서, 상기 몰딩 컴파운드 수지의 테두리 부위 및 그 내부에 존재하는 다수의 상부솔더볼의 상단면을 레이저 가공을 통해 동시에 제거하여, 상기 상부 솔더볼들의 상단면이 균일한 높이를 갖는 평면 상태가 되면서 외부로 노출되도록 한 것을 특징으로 하는 반도체 패키지 를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예에 따르면, 기판의 테두리 영역에 노출된 볼랜드에 구형의 상부 솔더볼을 융착시키는 단계와; 상기 상부 솔더볼의 상면을 소정의 프레스툴로 가압하여, 각 솔더볼의 상면이 균일한 높이를 유지하는 평평한 면을 이루면서 납작하게 만들어지는 단계와; 상기 기판의 칩부착영역에 반도체 칩을 부착하는 단계와; 상기 기판과 반도체 칩간을 와이어로 통전 가능하게 연결하는 단계와; 상기 반도체 칩과, 와이어와, 상부 솔더볼을 내재시키면서 상기 기판의 상면에 걸쳐 몰딩 컴파운드 수지가 몰딩되는 단계와; 상기 상부 솔더볼가 노출되도록 몰딩 컴파운드 수지의 일부를 제거하되, 상기 상부 솔더볼의 평평한 상면이 노출될 때까지만 몰딩 컴파운드 수지를 제거하는 단계; 로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
바람직하게는, 상기 상부 솔더볼이 구 형상으로 복원되는 동시에 상부 솔더볼의 상단부가 상기 몰딩 컴파운드 수지의 표면보다 더 높게 돌출되도록 상기 코이닝 공정을 통해 그 상면이 납작하게 된 상부 솔더볼을 녹는점까지 재가열하는 단계가 더 진행될 수 있는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예에 따르면, 기판의 테두리 영역에 노출된 볼랜드에 구형의 상부 솔더볼을 융착시키는 단계와; 상기 기판의 칩부착영역에 반도체 칩을 부착하는 단계와; 상기 기판과 반도체 칩간을 와이어로 통전 가능하게 연결하는 단계와; 상기 반도체 칩과, 와이어와, 상부 솔더볼을 내재시키면서 상기 기판의 상면에 걸쳐 몰딩 컴파운드 수지가 몰딩되는 단계를 포 함하는 반도체 패키지 제조 방법에 있어서, 상기 몰딩 컴파운드 수지의 테두리 부위 및 그 내부에 존재하는 다수의 상부 솔더볼의 상단면을 레이저 가공을 통해 동시에 제거하는 단계를 더 진행하여, 상기 상부 솔더볼들의 상단면이 균일한 높이를 갖는 평면 상태가 되면서 외부로 노출되도록 한 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 하부패키지의 기판상에 융착되는 상부 솔더볼을 납작하게 만들어주는 코이닝 공정을 미리 진행함으로써, 상부 솔더볼의 평평한 상면까지만 몰딩 컴파운드 수지가 제거되면 되므로, 몰딩 컴파운드 수지의 제거 두께 및 제거량을 최소화할 수 있고, 그에 따른 몰딩 컴파운드 수지의 제거를 위한 가공작업성 향상 및 가공 시간의 단축을 도모할 수 있다.
또한, 하부패키지의 상부 솔더볼은 그 상면이 평평한 상태이면서 동일한 높이를 유지하는 상태이므로, 상부 및 하부패키지의 적층시 상부 솔더볼의 상면에 상부패키지의 솔더볼들이 동시에 접촉될 수 있고, 또한 하부패키지의 상부 솔더볼과 상부패키지의 솔더볼간의 상호 접촉면적이 증대되어, 상부 및 하부패키지간의 안정적인 적층을 유도할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
먼저, 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 방법을 첨부한 도 1을 참조로 설명하면 다음과 같다.
본 발명의 제1실시예에 따른 반도체 패키지를 제조하기 위한 기판이 구비되는 바, 기판(102: 인쇄회로기판, 회로필름 등)의 상면에서 중앙 위치에는 절연재인 솔더마스크로 덮혀진 칩부착영역이 구획되어 있고, 칩부착영역의 사방 인접 위치에는 와이어 본딩을 위한 전도성패턴이 솔더마스크를 통해 노출되어 있으며, 기판의 상면에서 사방 테두리 영역에는 다수의 상부 볼랜드가 노출되어 있다.
이렇게 기판이 구비된 상태에서, 상기 기판(102)의 상부 볼랜드에 구형의 상부 솔더볼(108)을 융착시키는 단계가 선행된다.
이어서, 상기 기판(102)의 상부 볼랜드에 융착된 상부 솔더볼(108)의 상면을 소정의 프레스툴로 가압하여 납작하게 만들어주는 코이닝(coining) 공정이 진행됨으로써, 각 상부 솔더볼(108)의 상면이 동시에 가압됨에 따라 균일한 높이를 유지하는 동시에 평평한 면으로 형성된다.
보다 상세하게는, 넓은 면적의 단일 프레스툴을 이용하여 상기 상부 솔더볼(108)들을 한꺼번에 가압시켜줌으로써, 소프트한 재질 특성을 갖는 각 상부 솔더볼(108)들의 상면이 동시에 가압되면서 동일한 높이를 이루는 평평한 면으로 형성된다.
다음으로, 상기 기판(102)상의 중앙 위치에 구획된 칩부착영역에 반도체 칩(104)이 부착된 후, 상기 기판(102)상에서 칩부착영역의 인접한 부위에 노출된 전도성패턴과 상기 반도체 칩(104)의 본딩패드가 전기적 신호 교환을 위한 와이어로 본딩된다.
연이어, 상기 반도체 칩(104)과, 와이어(106)와, 상부 솔더볼(108)을 포함하는 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)로 몰딩되는 단계가 진행되며, 이에 상기 반도체 칩(104)과, 와이어(106)와, 상부 솔더볼(108)들이 몰딩 컴파운드 수지(110)에 의하여 봉지된 상태가 된다.
이어서, 상기 상부 솔더볼(108)의 상단면 즉, 코이닝 공정을 통해 평평하게 된 면이 노출되도록 몰딩 컴파운드 수지(110)의 일부를 제거하는 단계가 진행된다.
보다 상세하게는, 상기 상부 솔더볼(108)이 봉지된 위치의 몰딩 컴파운드 수지(110)를 레이저 가공 및 기타 다른 방법으로 제거하되, 종래에 도 4에 도시된 바와 같이 상부 솔더볼(108)의 측둘레부 위치까지 몰딩 컴파운드 수지(110)를 깊게 제거하는 것과 달리, 본 발명에서는 도 1에 도시된 바와 같이 상기 상부 솔더볼(108)의 평평한 상면이 노출될 때까지만 몰딩 컴파운드 수지(110)를 제거하게 된다.
이에, 본 발명에 따르면, 상기 상부 솔더볼(108)의 평평한 상면까지만 몰딩 컴파운드 수지(110)가 제거되면 되므로, 몰딩 컴파운드 수지(110)의 제거 두께 및 제거량을 최소화할 수 있고, 그에따라 몰딩 컴파운드 수지(110)의 제거를 위한 가공작업성의 향상과 더불어 가공작업 시간을 크게 단축시킬 수 있다.
이후, 상기와 같이 제조된 하부패키지(100)에 상부 패키지(200)를 적층시키 는 공정이 후공정으로 진행되는 바, 상부 패키지(200)의 기판(202) 저면에 융착된 솔더볼(204)이 상기 하부패키지(100)의 상부 솔더볼(108)에 전기적으로 접합되면서 하부 및 상부패키지(100,200)간의 적층이 이루어진다.
이때, 상기 하부패키지(100)의 상부 솔더볼(108)은 그 상면이 평평한 상태이면서 동일한 높이를 유지하는 상태이므로, 적층시 상부 솔더볼(108)의 상면에 상기 상부패키지(200)의 솔더볼(204)들이 동시에 접촉될 수 있고, 또한 하부패키지(100)의 상부 솔더볼(108)과 상부패키지(200)의 솔더볼(204)간의 상호 접촉면적 또한 증대됨에 따라, 상부 및 하부패키지간의 안정적인 적층을 유도할 수 있다.
여기서, 본 발명의 제2실시예에 따른 반도체 패키지를 첨부한 도 2를 참조로 설명하면 다음과 같다.
본 발명의 제2실시예에 따른 반도체 패키지는 제1실시예의 반도체 패키지와 동일하게 제조되되, 코이닝 공정에 의하여 그 상면이 납작하게 된 상부 솔더볼(108)을 재가열하여 구 형상을 복원시키는 점에 특징이 있다.
즉, 상기 코이닝 공정을 통해 납작하게 된 상부 솔더볼(108)을 녹는점까지 재가열함으로써, 상기 상부 솔더볼(108)이 구 형상으로 복원되는 동시에 상부 솔더볼(108)의 상단부가 상기 몰딩 컴파운드 수지(110)의 표면보다 더 높게 돌출되도록 한다.
따라서, 상기 하부 및 상부패키지(100,200)간의 적층시, 상기 몰딩 컴파운드 수지(110)의 표면보다 더 높게 돌출된 상부 솔더볼(108)에 상기 상부패키지(200)의 솔더볼(204)이 보다 용이하게 닿으면 융착될 수 있다.
여기서, 본 발명의 제3실시예에 따른 반도체 패키지를 첨부한 도 3을 참조로 설명하면 다음과 같다.
본 발명의 제3실시예에 따른 반도체 패키지는 기판의 테두리 영역에 노출된 상부 볼랜드에 구형의 상부 솔더볼(108)을 융착시키는 단계와, 상기 기판(102)의 칩부착영역에 반도체 칩(104)을 부착하는 단계와, 상기 기판(102)과 반도체 칩(104)간을 와이어(106)로 통전 가능하게 연결하는 단계와, 상기 반도체 칩(104)과 와이어(106)와 상부 솔더볼(108)을 내재시키면서 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)가 몰딩되는 단계를 통하여 하부 패키지(100)를 우선 제조한다.
이어서, 상기 몰딩 컴파운드 수지(110)의 사방 테두리 부위 및 그 내부에 봉지되어 있던 다수의 상부 솔더볼(108)의 상단면을 레이저 가공을 통해 동시에 제거하는 단계를 진행함으로써, 첨부한 도 3에 도시된 바와 같이 상기 상부 솔더볼(108)들의 상단면이 균일한 높이를 갖는 평면 상태가 되면서 외부로 노출된다.
이러한 본 발명의 제3실시예에 따르면, 제1실시예에서 진행하던 코이닝 공정을 별도로 진행하지 않고도, 최종 완성된 하부패키지(100)의 몰딩 컴파운드 수지(110) 및 그 내부에 봉지된 상부 솔더볼(108)의 상단부를 동시에 제거함으로써, 상기 상부 솔더볼들의 상단면이 균일한 높이를 갖는 평면 상태가 되면서 외부로 노출되어 상기한 제1실시예와 동일한 효과를 얻을 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 단면도,
도 2는 본 발명의 제2실시예에 따른 반도체 패키지를 나타내는 단면도,
도 3은 본 발명의 제3실시예에 따른 반도체 패키지를 나타내는 단면도,
도 4는 종래의 적층형 패키지에서 상부 및 하부 패키지가 TMV 방식으로 적층 되는 구조를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 하부패키지
102 : 기판
104 : 반도체 칩
106 : 와이어
108 : 상부 솔더볼
110 : 몰딩 컴파운드 수지
112 : 하부 솔더볼
200 : 상부패키지
202 : 기판
204 : 솔더볼

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판의 테두리 영역에 노출된 볼랜드에 구형의 상부 솔더볼을 융착시키는 단계와;
    상기 상부 솔더볼의 상면을 소정의 프레스툴로 가압하여 납작하게 만들어주는 코이닝(coining) 공정이 진행됨으로써, 각 솔더볼의 상면이 균일한 높이를 유지하는 평평한 면을 이루면서 납작하게 만들어지는 단계와;
    상기 기판의 칩부착영역에 반도체 칩을 부착하는 단계와; 상기 기판과 반도체 칩간을 와이어로 통전 가능하게 연결하는 단계와;
    상기 반도체 칩과, 와이어와, 상부 솔더볼을 내재시키면서 상기 기판의 상면에 걸쳐 몰딩 컴파운드 수지가 몰딩되는 단계와;
    상기 상부 솔더볼가 노출되도록 몰딩 컴파운드 수지의 일부를 제거하되, 상기 상부 솔더볼의 평평한 상면이 노출될 때까지만 몰딩 컴파운드 수지를 제거하는 단계;
    상기 상부 솔더볼이 구 형상으로 복원되는 동시에 상부 솔더볼의 상단부가 몰딩 컴파운드 수지의 표면보다 더 높게 돌출되도록 상기 코이닝 공정을 통해 그 상면이 납작하게 된 상부 솔더볼을 녹는점까지 재가열하는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 삭제
  6. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252609A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package Structure and Methods for Forming the Same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101078743B1 (ko) 2010-04-14 2011-11-02 주식회사 하이닉스반도체 스택 패키지
KR101719630B1 (ko) * 2010-12-21 2017-04-04 삼성전자 주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
KR101107660B1 (ko) * 2011-08-01 2012-01-20 주식회사 하이닉스반도체 스택 패키지
KR101107661B1 (ko) * 2011-08-01 2012-01-20 주식회사 하이닉스반도체 스택 패키지
US9679836B2 (en) * 2011-11-16 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
KR101923535B1 (ko) 2012-06-28 2018-12-03 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR102067155B1 (ko) * 2013-06-03 2020-01-16 삼성전자주식회사 연결단자를 갖는 반도체 장치 및 그의 제조방법
CN104103536A (zh) * 2014-07-15 2014-10-15 南通富士通微电子股份有限公司 Pop封装方法
KR101563909B1 (ko) * 2014-08-19 2015-10-28 앰코 테크놀로지 코리아 주식회사 패키지 온 패키지 제조 방법
KR101780541B1 (ko) 2015-03-24 2017-09-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR102463386B1 (ko) 2017-06-20 2022-11-04 가부시키가이샤 무라타 세이사쿠쇼 모듈 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493063B1 (ko) 2003-07-18 2005-06-02 삼성전자주식회사 스택 반도체 칩 비지에이 패키지 및 그 제조방법
US20080073769A1 (en) * 2006-09-27 2008-03-27 Yen-Yi Wu Semiconductor package and semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493063B1 (ko) 2003-07-18 2005-06-02 삼성전자주식회사 스택 반도체 칩 비지에이 패키지 및 그 제조방법
US20080073769A1 (en) * 2006-09-27 2008-03-27 Yen-Yi Wu Semiconductor package and semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252609A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package Structure and Methods for Forming the Same
US9165876B2 (en) * 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and methods for forming the same

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