KR101020612B1 - 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지제조 방법 - Google Patents

반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 적층형 반도체 패키지를 제조함에 있어서 기판의 워피지 현상을 방지함과 더불어 제조공정수의 단축 및 비용절감을 도모할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
이를 위해, 본 발명은 제1기판을 이용한 상부 패키지와, 제2기판을 이용한 하부 패키지가 상하로 적층된 구조의 반도체 패키지 제조용 몰드에 있어서, 상기 몰드의 상형 저면에 소정 길이의 홀 형성용 돌출단을 일체로 형성하여, 상기 하부 패키지의 제2기판의 상면에 형성된 적층용 볼랜드에 밀착될 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 제조 방법을 제공한다.
반도체 패키지, POP, 몰드, 기판, 상부 패키지, 하부 패키지, 클램핑수단

Description

반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 제조 방법{Mold for semiconductor package and method for manufacturing semiconductor package using the same}
본 발명은 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 적층형 반도체 패키지를 제조함에 있어서 기판의 워피지 현상을 방지함과 더불어 제조공정수의 단축 및 비용절감을 도모할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
최근 휴대기기 및 전자 통신을 위한 제품의 급속한 발전과 더불어 반도체 칩에 대한 소형화, 대용량화 및 고속화가 이루어짐에 따라 반도체 패키지도 박형화, 다핀화하는 고집적화 추세로 기술개발이 이루어지고 있으며, 이에 따라 칩 크기와 거의 같은 크기의 패키지인 CSP(Chip Size Package), 스택 패키지(SCSP : Stacked CSP), 칩 위에 또 칩을 올려 쌓아 올리거나 기능이 다른 여러 개의 반도체 칩을 하 나의 패키지 안에 배열하는 MCM(Multi Chip Module) 패키지, 패키지 위에 패키지를 쌓는 POP(Package On Package) 패키지 등의 고밀도 패키지가 대안으로 제시되고 있다.
상기 POP 패키지는 메모리 디바이스인 상부 패키지와, 로직 디바이스(Logic device)인 하부 패키지가 서로 상하로 적층된 것으로서, 첨부한 5를 참조하여 그 구조를 간략하게 살펴보면 다음과 같다.
상기 상부 패키지(100)는 제1기판(102)상에 실장된 제1반도체 칩(104)과; 상기 제1기판(102)의 상면에 노출된 와이어 본딩용 전도성패턴(106)과 상기 제1반도체 칩(104)의 본딩패드간에 연결된 제1와이어(108)와; 상기 제1반도체 칩(104)과 제1와이어(108)를 포함하는 제1기판(102)의 상면 전체에 걸쳐 수지로 몰딩된 제1봉지체(110); 로 구성되어 있으며, 이때 제1기판(102)의 저면에는 제1적층용 볼랜드(112)가 노출된 상태가 된다.
상기 하부 패키지(200)는 제2기판(202)상에 실장된 제2반도체 칩(204)과; 상기 제2기판(202)의 상면에 노출된 와이어 본딩용 전도성패턴(206)과 상기 제2반도체 칩(204)의 본딩패드간에 연결된 제2와이어(208)와; 상기 제2반도체 칩(204)과 제2와이어(208)를 포함하는 제2기판(202)의 상면에 걸쳐 수지로 몰딩된 제2봉지체(210); 로 구성되며, 특히 상기 제2봉지체(210)의 외둘레면과 인접된 제2기판(202)의 상면에는 제2적층용 볼랜드(212)가 노출되고, 제2기판(202)의 저면에는 입출력단자용 볼랜드(214)가 노출되는 상태가 된다.
따라서, 상기 하부패키지(200)의 제2기판(202)의 제2적층용 볼랜드(212)와, 상기 상부패키지(100)의 제1기판(102)의 제1적층용 볼랜드(112)간에 적층용 솔더볼(18)이 융착됨에 따라 상부 및 하부패키지(100,200)의 적층이 이루어지고, 상기 제2기판(202)의 입출력단자용 볼랜드(214)에 입출력용 솔더볼(22)이 융착됨에 따라 상부 및 하부 패키지(100,200)가 적층된 POP 패키지가 완성된다.
그러나, 상기와 같은 구조로 제조된 POP 패키지의 구성중 하부 패키지의 제2기판은 제2적층용 볼랜드를 포함하는 그 테두리 영역이 몰딩된 상태가 아니므로, 시간이 지남에 따라 경화 또는 열 등의 영향에 의한 휨(warpage) 현상이 발생하는 문제점이 있고, 휨 현상이 발생하면 제2적층용 볼랜드에 융착되어 있던 적층용 솔더볼이 단락되어 이탈되는 문제점이 있었다.
따라서, POP 패키지에 있어서, 휨에 의한 변형에도 충분히 견딜만큼 견고한 접속 구조가 요구되며, 이러한 요구를 감안하여 첨부한 도 4에 도시된 바와 같은 POP 패키지 제조 방법이 제안된 바 있다.
도 4에 도시된 바와 같이, 상기 제2반도체 칩(204)과 제2와이어(208)를 포함하는 하부패키지(200)의 제2기판(202) 전체 상면, 즉 상기 와이어 본딩용 전도성패턴(206)과 제2적층용 볼랜드(212)를 포함하는 제2기판(202)의 전체 상면에 걸쳐 수지로 몰딩한 제2봉지체(210)를 구성한 후, 상기 제2봉지체(210)의 상면으로부터 제2적층용 볼랜드(212)까지 레이저 가공을 통해 적층용 홀(20)을 가공한다.
이에, 레이저 가공을 통해 외부로 노출된 상기 하부패키지(200)의 제2기판(202)의 제2적층용 볼랜드(212)와, 상기 상부패키지(100)의 제1기판(102)의 제1적층용 볼랜드(112)간에 적층용 솔더볼(18)이 융착됨에 따라, 상부 및 하부패키 지(100,200)간의 적층이 이루어지고, 이때 적층용 솔더볼(18)이 상기 적층용 홀(20)내에 내재되는 상태가 된다.
따라서, 상기 하부 패키지(200)의 제2기판(202) 전체 상면이 수지로 몰딩됨에 따라 워피지 현상을 감소시킬 수 있고, 또한 적층용 솔더볼(18)이 제2봉지체(210)의 적층용 홀(20)내에 내재된 상태이므로 그 융착 상태가 견고하게 보호될 수 있다.
그러나, 상기 하부 패키지의 제2기판상에 몰딩된 제2봉지체에 적층용 홀을 뚫는 레이저 드릴링(Laser drilling) 장비가 매우 고가이므로, 상대적으로 단위생산성(UPH)가 낮아지는 원인이 되어 실제 생산성이 떨어지는 단점이 있다.
또한, 레이저 가공 공정이 추가로 더 진행됨에 따른 패키징 원가가 상승하는 단점이 있었다.
본 발명은 상기와 같은 점을 해결하기 위하여 안출한 것으로서, 상부 및 하부 패키지를 적층 제조하는 POP 패키지를 제조함에 있어서, 기존에 레이저 가공에 의하여 하부패키지에 홀 가공을 하는 공정을 배제하고, 하부패키지의 몰딩용 몰드에 홀 형성용 돌출단을 일체로 형성하여 하부패키지의 몰딩시 몰딩수지체에 적층용 홀이 동시에 형성될 수 있도록 함으로써, 공정수 단축 및 원가 절감을 크게 실현할 수 있고, 생산성을 크게 향상시킬 수 있도록 한 반도체 패키지 제조용 몰드 및 이 를 이용한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은: 제1기판을 이용한 상부 패키지와, 제2기판을 이용한 하부 패키지가 상하로 적층된 구조의 반도체 패키지 제조용 몰드에 있어서, 상기 몰드의 측면에 수지주입구를 형성하고, 상기 몰드의 상형 저면에 소정 길이의 홀 형성용 돌출단을 일체로 형성하되, 상기 홀 형성용 돌출단은 하방향으로 테이퍼진 형상을 가지며, 수지의 흐름을 방해하지 않도록 상기 수지주입구를 통해 유입되는 수지의 흐름방향과 평행한 방향으로 연장 형성되어, 상기 하부 패키지의 제2기판의 상면에 형성된 적층용 볼랜드에 밀착될 수 있도록 이루어진 것을 특징으로 하는 반도체 패키지 제조용 몰드를 제공한다.
특히, 상기 홀 형성용 돌출단은 몰드의 수지주입구를 통해 유입되는 수지의 흐름방향과 평행한 방향으로 연장된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명은 제1기판상에 제1반도체 칩을 실장한 후 제1기판의 상면에 노출된 와이어 본딩용 전도성패턴과 제1반도체 칩의 본딩패드간을 제1와이어로 연결하는 과정과, 상기 제1반도체 칩과 제1와이어를 포함하는 제1기판의 상면 전체에 걸쳐 수지로 몰딩하여 제1봉지체를 형성하는 과정을 통하여, 상부 패키지를 구비하는 단계와; 제2기판상에 제2반도체 칩을 실장한 후 제2기판의 상면에 노출된 와이어 본딩용 전도성패턴과 제2반도체 칩의 본딩패드간을 제2와이어로 연결하는 과정과, 상기 제2반도체 칩과 제2와이어를 포함하는 제2기판의 상면 전체에 걸쳐 수지로 몰딩하여 제2봉지체를 형성하는 과정을 통하여, 하부패키지를 구비하는 단계와, 상기 상부 및 하부패키지를 솔더볼로 적층시키는 단계; 를 포함하는 반도체 패키지 제조 방법에 있어서, 상기 하부패키지의 제2봉지체를 형성하는 과정은, 측면의 수지주입구로부터 유입되는 수지 흐름 방향을 따라 저면에 소정 길이로 형성되며, 하방향으로 테이퍼진 형상의 홀 형성용 돌출단이 일체로 형성된 몰드의 제공 단계와; 제2기판의 상면에 노출된 제2적층용 볼랜드를 몰드의 홀 형성용 돌출단으로 밀착한 후 몰딩하여 하부 패키지의 제2봉지체에 홀 형성용 돌출단에 의한 적층용 홀이 형성되도록 한 단계; 로 진행되어, 상기 적층용 홀내에 적층용 솔더볼이 삽입될 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
바람직하게는, 상기 몰드의 클램핑 수단은 상형의 저면에 일체로 형성된 홀 형성용 돌출단으로서, 상기 하부 패키지의 몰딩시 제2기판의 제2적층용 볼랜드에 밀착시키는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.
상부 및 하부 패키지를 적층 제조하는 POP 패키지를 제조함에 있어서, 기존에 레이저 가공에 의하여 하부패키지에 적층용 홀을 가공을 하는 공정을 배제하고, 몰드의 상형에 홀 형성용 돌출단을 일체로 형성하여 하부패키지의 몰딩시 하부패키지의 수지봉지체에 적층용 홀이 형성되도록 함으로써, 공정수 단축 및 원가 절감을 크게 실현할 수 있고, 생산성을 크게 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1 및 도 2는 본 발명에 따른 반도체 패키지 제조용 몰드 구조를 설명하는 평면도 및 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 패키지 제조용 몰드(10)중 상형(12)의 저면에 소정 길이의 홀 형성용 돌출단(14)이 일체로 형성된다.
상기 상형(12)의 저면에 형성된 홀 형성용 돌출단(14)은 상부 및 하부 패키지가 적층된 적층형 패키지를 제조하는 공정중, 그 몰딩 공정에서 하부패키지(200)를 구성하는 제2기판(202)의 제2적층용 볼랜드(204)에 밀착되는 클램핑 수단으로 형성된 것이며, 홀 형성용 돌출단(14)에 의하여 제2기판(202)의 제2적층용 볼랜드(212)는 몰딩수지로 봉지되지 않고 외부로 노출되는 상태가 된다.
특히, 상기 홀 형성용 돌출단(14)은 평면상으로 보았을 때, 하방향으로 테이퍼진 채 길게 연장된 형상을 갖기 때문에 상기 몰드(10)의 수지주입구(16)를 통해 유입되는 수지의 흐름방향과 평행한 방향으로 배열되도록 함으로써, 수지의 흐름을 방해하지 않도록 한다.
상기한 구조를 갖는 본 발명의 몰드를 이용하여 상부 및 하부 패키지가 적층된 적층형 패키지의 제조 방법을 첨부한 도 3을 참조로 상세하게 설명하면 다음과 같다.
먼저, 상부 패키지(100)를 제조하여 구비한다.
즉, 상기 제1기판(102)의 상면에서 중앙부에 구획된 반도체 칩 부착영역에 제1반도체 칩(104)을 실장하는 단계와, 상기 제1기판(102)의 반도체 칩 부착영역에 인접된 부분에서 외부로 노출된 와이어 본딩용 전도성패턴(106)과 상기 제1반도체 칩(104)의 본딩패드간을 제1와이어(108)로 연결하는 단계와, 상기 제1반도체 칩(104)과 제1와이어(108)를 포함하는 제1기판(102)의 상면 전체에 걸쳐 수지로 몰딩하여 제1봉지체(110)를 형성하는 단계를 통하여, 상부 패키지(100)가 완성된다.
이때, 상기 상부 패키지(100)를 구성하는 제1기판(102)의 저면에는 제1적층용 볼랜드(112)가 노출된 상태가 된다.
다음으로, 상기 상부 패키지가 적층되는 하부 패키지를 다음과 같이 제조하여 구비한다.
상기 제2기판(202)상에서 중앙부에 구획된 반도체 칩 부착영역에 제2반도체 칩(204)을 실장한 후, 상기 제2기판(202)의 반도체 칩 부착영역에 인접된 부분에서 외부로 노출된 와이어 본딩용 전도성패턴(206)과 상기 제2반도체 칩(204)의 본딩패드간을 제2와이어(208)로 연결하는 단계가 우선 진행된다.
이어서, 상기 제2반도체 칩(204)과 제2와이어(208)를 포함하는 제2기판(202)의 상면 전체에 걸쳐 수지로 몰딩하여 제2봉지체(210)를 형성하는 단계가 진행된다.
이때, 상기 제2기판(202)의 와이어 본딩용 전도성패턴(206)으로부터 외측방향으로 인접된 위치에 제2적층용 볼랜드(212)가 형성되어 있는 바, 이 제2적층용 볼랜드(212)에 상기 몰드(10)의 상형(12)에 형성된 홀 형성용 돌출단(14)이 밀착되는 클램핑 상태가 되도록 한다.
이때, 상기 몰드(10)의 상형(12)내의 캐비티로 몰딩수지가 공급될 때, 몰딩수지의 흐름방향과 상기 홀 형성용 돌출단(14)의 길이방향은 서로 평행한 방향을 이루게 되어, 수지의 흐름이 홀 형성용 돌출단(14)에 의하여 방해받지 않고 용이하게 진행될 수 있다.
따라서, 상기 홀 형성용 돌출단(14)이 상기 제2기판(202)의 제2적층용 볼랜드(212)에 밀착된 상태에서 몰딩이 진행됨에 따라, 몰딩된 후의 제2봉지체(210)에는 홀 형성용 돌출단(14)에 의한 적층용 홀(20)이 형성된 상태가 된다.
이렇게 상부 및 하부 패키지가 완성된 후, 서로를 적층하는 단계가 아래와 같이 진행된다.
즉, 상기 하부 패키지(200)의 제2봉지체(210)에 형성된 적층용 홀(20)내에 적층용 솔더볼(18)을 삽입하되, 이 적층용 솔더볼(18)의 하단을 상기 적층용 홀(20)을 통해 외부로 노출된 상기 하부 패키지(200)의 제2기판(202)의 제2적층용 볼랜드(212)에 융착시키고, 상기 적층용 솔더볼(18)의 상단을 상기 상부 패키지(100)의 제1기판(102)의 저면을 통해 노출된 제1적층용 볼랜드(112)에 융착시킴으로써, 상부 및 하부 패키지(100,200)간의 적층이 이루어지게 된다.
이와 같이, 본 발명에 따르면 몰딩 공정시 하부패키지의 수지봉지체에 적층용 홀을 형성함으로써, 기존과 같이 레이저 가공에 의한 홀 가공 단계를 별도로 진행하는 것을 배제할 수 있고, 그에 따라 적층형 패키지의 공정수 단축 및 원가 절 감을 크게 실현할 수 있고, 생산성을 크게 향상시킬 수 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 몰드 구조를 설명하는 평면도,
도 2는 도 1의 A-A선 단면도,
도 3은 본 발명에 따른 반도체 패키지 제조 방법을 순서대로 설명하는 개략도,
도 4 및 도 5는 종래의 반도체 패키지를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 몰드 12 : 상형
14 : 홀 형성용 돌출단 16 : 수지주입구
18 : 적층용 솔더볼 20 : 적층용 홀
22 : 입출력용 솔더볼
100 : 상부 패키지 102 : 제1기판
104 : 제1반도체 칩 106 : 와이어 본딩용 전도성패턴
108 : 제1와이어 110 : 제1봉지체
112 : 제1적층용 볼랜드 200 : 하부 패키지
202 : 제2기판 204 : 제2반도체 칩
206 : 와이어 본딩용 전도성패턴 208 : 제2와이어
210 : 제2봉지체 212 : 제2적층용 볼랜드
214 : 입출력단자용 볼랜드

Claims (4)

  1. 제1기판을 이용한 상부 패키지와, 제2기판을 이용한 하부 패키지가 상하로 적층된 구조의 반도체 패키지 제조용 몰드에 있어서,
    상기 몰드의 측면에 수지주입구를 형성하고, 상기 몰드의 상형 저면에 소정 길이의 홀 형성용 돌출단을 일체로 형성하되, 상기 홀 형성용 돌출단은 하방향으로 테이퍼진 형상을 가지며, 수지의 흐름을 방해하지 않도록 상기 수지주입구를 통해 유입되는 수지의 흐름방향과 평행한 방향으로 연장 형성되어, 상기 하부 패키지의 제2기판의 상면에 형성된 적층용 볼랜드에 밀착될 수 있도록 이루어진 것을 특징으로 하는 반도체 패키지 제조용 몰드.
  2. 삭제
  3. 제1기판상에 제1반도체 칩을 실장한 후 제1기판의 상면에 노출된 와이어 본딩용 전도성패턴과 제1반도체 칩의 본딩패드간을 제1와이어로 연결하는 과정과, 상기 제1반도체 칩과 제1와이어를 포함하는 제1기판의 상면 전체에 걸쳐 수지로 몰딩하여 제1봉지체를 형성하는 과정을 통하여, 상부 패키지를 구비하는 단계와; 제2기판상에 제2반도체 칩을 실장한 후 제2기판의 상면에 노출된 와이어 본딩용 전도성패턴과 제2반도체 칩의 본딩패드간을 제2와이어로 연결하는 과정과, 상기 제2반도체 칩과 제2와이어를 포함하는 제2기판의 상면 전체에 걸쳐 수지로 몰딩하여 제2봉지체를 형성하는 과정을 통하여, 하부패키지를 구비하는 단계와, 상기 상부 및 하부패키지를 솔더볼로 적층시키는 단계; 를 포함하는 반도체 패키지 제조 방법에 있어서,
    상기 하부패키지의 제2봉지체를 형성하는 과정은,
    측면의 수지주입구로부터 유입되는 수지 흐름 방향을 따라 저면에 소정 길이로 형성되며, 하방향으로 테이퍼진 형상의 홀 형성용 돌출단이 일체로 형성된 몰드의 제공 단계와;
    제2기판의 상면에 노출된 제2적층용 볼랜드를 몰드의 홀 형성용 돌출단으로 밀착한 후 몰딩하여 하부 패키지의 제2봉지체에 홀 형성용 돌출단에 의한 적층용 홀이 형성되도록 한 단계;
    로 진행되어,
    상기 적층용 홀내에 적층용 솔더볼이 삽입될 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 삭제
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