JP5501562B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体チップがパッケージ基板上に実装されてなる半導体装置、及び該半導体装置が搭載された電子装置に関する。
近年、半導体チップの集積度が年々向上し、それに伴って配線の微細化や多層化などが進んでいる。一方、半導体パッケージ（半導体装置）の高密度実装化のためには、パッケージサイズの小型化が必要となっている。例えば、ＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ)やＣＳＰ(Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ)などの半導体パッケージは、パッケージ基板上に半導体チップを実装し、この半導体チップとパッケージ基板との間をワイヤボンディング等で接続した構造を有している。この場合、パッケージ基板の裏面全面に外部接続用の半田ボールを配置することができるため、多ピン化に対応可能なパッケージ形態となっている
従来のＢＧＡ型半導体装置は、一面に複数の接続パッドを有し、他面に接続パッドと電気的に接続された複数のランドとを有する配線基板（パッケージ基板）と、配線基板の一面に搭載された半導体チップと、半導体チップに設けられた電極パッドと接続パッドとを電気的に接続するワイヤと、半導体チップとワイヤを覆う絶縁性樹脂からなる封止体と、ランドに設けられた外部端子とから概略構成されている。
このようなＢＧＡ型半導体装置は、携帯電話等の小型電子機器に搭載されているため、配線基板とチップの熱膨張係数の差による応力や、電子機器の落下等による機械的な衝撃にも耐えることが必要になっている。
しかし、図９に示すように、配線基板１０２のコーナー部Ｋ‘近辺に配置される半田ボール１０８は破断をおこしやすく、例えば図１０に示すように、コーナー部Ｋ’側のソルダーレジスト１０６から圧力を受け、半田ボール１０８のランド１０４付近にクラックが進行する。これは、チップと基板やレジンとの熱膨張係数の差から応力を受けてダメージを受けるケースや、ボール配列の最外に配置されることに起因する、衝撃によるダメージが原因である。従って、２次実装の信頼性向上の為には、コーナー部Ｋ‘近辺の半田ボール１０８接続を強化する必要がある。ダメージの進行については、構造に大きく起因する為、方向性があり、その対策が必要となる。
このようなボールダメージ（クラック等）を防ぐために、半田ボールの接合強度を向上する技術が、例えば特許文献１などに記載されている。その概要は、ＳＭＤ （Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）構造のランドにおいて、ソルダーレジストの開口ランドを意図的にシフトして設計されることにより、ＳＭＤ構造の一部分のみランド側面が露出して、この部分のみＮＳＭＤ（Ｎｏｎ Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）とすることで、接続強度を向上させることを特徴としている。
特開２００１−２３０５１３号公報
しかしながら、特許文献１に記載の技術では、接合強度がある程度向上できるが必ずしも十分ではない。それは、ソルダーレジストのシフトによるランド側面の露出のみでは、従来のＮＳＭＤ構造のランドの接続強度しか得られないからである。ＮＳＭＤ構造の接続強度では不十分な製品においては、更なる接続強度の向上が必要となるのである。
本発明は、上記事情に鑑みてなされたものであり、ＢＧＡ型半導体装置において、半田ボールの接合強度を向上させた半導体装置、及びその製造方法を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
［１］本発明の半導体装置は、一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板と、
前記配線基板の一面に搭載されて、前記接続パッドと電気的に接続される半導体チップと、
前記配線基板の他面に積層されるとともに、前記ランドを露出させる開口部を有するソルダーレジストと、
前記開口部を介して前記ランドに接続された外部端子と、を有し、
前記開口部を前記ランドに対してシフトして配置すると共に、前記開口部周縁において、前記ランドと対向する領域に、当該開口部内の前記ランドと対向する領域で前記ランドと分離されたダミー配線が配置されていることを特徴とする。
［２］また、本発明の半導体装置は、前記ランドと対向する領域の前記開口部周縁における前記ソルダーレジストの厚さが、前記ランド側の前記ソルダーレジストの厚さより薄いことが好ましい。
［３］また、本発明の半導体装置は、前記配線基板のコーナー部および外縁に向かって、前記ソルダーレジストの開口部がシフトしていることが好ましい。
［４］また、本発明の半導体装置は、前記ダミー配線は、前記開口部の複数箇所に設けられていることが好ましい。
［５］また、本発明の半導体装置は、前記ダミー配線は、先端に幅広部が形成されていることが好ましい。
［６］また、本発明の半導体装置は、前記ダミー配線の他端が、当該前記ランドの配線に接続されていることが好ましい。
本発明の半導体装置は、一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板と、前記配線基板の一面に搭載されて、前記接続パッドと電気的に接続される半導体チップと、前記配線基板の他面に積層されるとともに、前記ランドを露出させる開口部を有するソルダーレジストと、前記開口部を介して前記ランドに接続された外部端子と、を有し、前記開口部を前記ランドに対してシフトして配置すると共に、前記開口部周縁において、前記ランドと対向する領域にダミー配線が配置されていることで、クラックに対する耐性が要求される半田ボールの基板ランド部について、ソルダーレジストの開口がランドに対してシフトし、ランド搭載後の半田ボール自体をランドに対してシフトするため、クラックの耐性を向上させることができ、得られる半導体パッケージにおいて、半田ボールの接合強度の向上と、ひいては２次実装の信頼性向上を可能とする。
また、本発明の半導体装置は、前記ランドと対向する領域の前記開口部周縁における前記ソルダーレジストの厚さが、他の領域の前記ソルダーレジストの厚さより薄いことで、クラックの耐性をより向上させることができる。
また、本発明の半導体装置は、前記配線基板のコーナー部および外縁に向かって、前記ソルダーレジストの開口部がシフトしていることで、クラックの耐性をより向上させることができる。
また、本発明の半導体装置は、前記ダミー配線は、前記開口部の複数箇所に設けられていることで、クラックの耐性をより向上させることができる。
また、本発明の半導体装置は、前記ダミー配線は、先端に幅広部が形成されていることで、クラックの耐性をより向上させることができる。
また、本発明の半導体装置は、前記ダミー配線の他端が、当該前記ランドの配線に接続されていることで、クラックの耐性をより向上させることができる。
以下、本発明の実施の形態である半導体装置及びその製造方法について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
＜半導体装置＞
（第１実施形態）
図１は、第１実施形態であるＢＧＡ型の半導体装置を示す図であり、図１（ａ）は外部端子構造を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ’線における断面図である。図２は、第１実施形態である半導体装置のランド構造を示す図であり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ’線における断面図である。
図１（ａ）に示すように、本実施形態の半導体装置１は、略四角形で所定の配線が形成された配線基板２を有している。配線基板２は、例えば０．２５ｍｍのガラスエポキシ基板などからなる基材に、所定の配線が形成されている。図１（ｂ）に示すように、配線基板２の一面２ａには、複数の接続パッド３が形成されている。また配線基板２の他面２ｂには、複数のランド４が格子状に形成されている。そして接続パッド３とこれに対応するランド４とは、配線基板２の中に形成された配線５により電気的に接続されている。配線基板２の他面２ｂには、ソルダーレジスト６が積層され、ソルダーレジスト６には開口部６ａが設けられている。
図２（ａ）、（ｂ）に示すように、ランド４が形成されている部分には、ソルダーレジスト６の開口部６ａが、ランド４に対してシフトするように配置している。開口部６ａのシフトは、外部端子にかかる応力の集中する方向、例えば配線基板２の４コーナー或いは、配線基板２の端部に向かう方向に、例えば１０〜２０μｍ程度、シフトして配置している。ランド部分は、開口部６で露出する。また開口部６の応力の集中する方向、図２（ａ）では開口部６のランド４から一番遠い位置には、ダミー配線７が配置されている。ダミー配線７は、配線基板２の他面２ｂ上にあり、ダミー配線７の一部が開口部６ａから露出している。
また、複数のランド４には、それぞれ外部端子となる半田ボール８がそれぞれ搭載されており、前記外部端子は所定の間隔で格子状に配置されている。半田ボール８は開口部６のシフトによりランド４とダミー配線７に跨るように搭載され、応力の集中する方向が厚くなるように配置されている。また、半田ボール８は、ランド４とダミー配線７の間から露出する配線基板の露出部２ｃにも接合されている。この露出部２ｃは、ランド４に対して半田ボール８に応力が集中する方向に位置している。これにより、半田ボール８のうち、露出部２ｃ上に位置する半田ボール８の厚みｔ１が、ランド４上に位置する半田ボール８の厚みｔ２よりも、ランド４の厚み分だけ厚くなっており、半田ボール８が壊れ難くできる。また開口部６では、ランド４とダミー配線７が分離されて配置されているために半田ボール８の破断の基点となりにくい構造となり、半田ボール８のダメージ進行を遅くすることができる。
また、配線基板２の一面２ａの略中央部位には、半導体チップ９が絶縁性の接着剤１０を介して固定されている。半導体チップ９は、その一面に例えば論理回路や記憶回路等が形成されている。また半導体チップ９の周辺近傍位置には、複数の電極パッド１１が形成されている。
そして、半導体チップ９の電極パッド１１は、配線基板２のそれぞれ対応する接続パッド３と導電性のワイヤ１２により結線されることで、電気的に接続されている。ワイヤ１２は、例えばＡｕ、Ｃｕ、Ａｌ等からなる。
更に、配線基板２の一面２ａは、半導体チップ９及びワイヤ１２を覆うように封止体１３で覆われている。封止体１３は、例えばエポキシ樹脂等の熱硬化性樹脂からなる。
図３に示すように、本実施形態の半導体装置を、電子装置等の実装基板１４に搭載することで、応力の集中する基板の端面側の半田ボール８の厚さを厚くなるように実装基板１４に搭載することができ、半導体装置１の２次実装の信頼性を向上できる。
このように配線基板２、実装基板１４のダメージが集中する部分について、任意にＳＲ開口部６をランド４に対してシフトして配置する。その結果、開口部６のズレの為に半田ボール８がランド４に対してシフトして実装され、任意にダメージの集中する部分の半田ボール８の厚さを厚くして耐性を向上させる事が可能となる。
また、ソルダーレジスト６および半田ボール８のシフトした先に、ダミー配線７を設ける事により、シフトした先での半田ボール８と配線５（配線基板２）との接続強度を向上する事ができる。また開口部６では、ランド４とダミー配線７が離間されて配置されているために、半田ボール８の破断の基点となりにくい構造となり、半田ボール８のダメージ進行を遅くすることができる。さらにダミー配線７を設けたことにより、配線基板２と半田ボール８との接続面積を大きくすることが可能となる。
その結果、クラックや衝撃に対する耐性が高まり、パッケージ全体としての信頼性を高めることが可能となる。
＜半導体装置の製造方法＞
本実施形態の半導体装置の製造方法は、配線母基板の製品形成領域に半導体チップを設置するダイボンディング工程と、半導体チップ上の電極パッドと配線基板の接続パッドとをワイヤにより結線するワイヤボンディング工程と、複数の製品形成領域を一括的に覆う封止部を形成するモールド工程と、配線母基板の他面に半田ボールを搭載して外部端子を形成するボールマウント工程と、配線母基板のダイシングラインを回転研削することで個々の製品形成領域毎に切断・分離する基板ダイシング工程と、から概略構成されている。
次に、図４を参照して、本実施形態の半導体装置の製造方法の各工程について説明する。
図４（ａ）に示すように、本実施形態の半導体装置の製造方法に用いる配線母基板１５は、ガラスエポキシ基材などからなる基板であり、複数の製品形成領域１６を有している。製品形成領域１６はマトリックス配置し、それぞれの製品形成領域１６間にはダイシングライン１７を形成し、ダイシングライン１７で切断することにより、半導体装置１の配線基板２となる部位である。製品形成領域１６は、前述した半導体装置１の配線基板２と同様の構造であり、一面１５ａの半導体チップ９を搭載する部位の周囲には、複数の接続パッド３を形成し、他面２ｂ側には格子状に配置した複数のランド４を形成する。前述したように、ランド４を配置するソルダーレジスト６の開口部６ａは、ランド４に対して、応力の集中する方向、例えば配線基板２のコーナー或いは外縁に向かう方向にシフトして配置する。また、開口部６ａのランド４と対向する位置には、ダミー配線７を形成する。
「ダイボンディング工程」
次に、ダイボンディング工程に移行する。図４（ａ）に示すように、配線母基板１５には、それぞれの製品形成領域１６の中央領域に半導体チップ９が搭載される。半導体チップ９は、図示しないダイボンディング装置により、例えば絶縁性の接着剤を介して製品形成領域１６に固着される。
「ワイヤボンディング工程」
次に、ワイヤボンディング工程に移行する。図４（ｂ）に示すように、半導体チップ９上の電極パッド１１と、それに対応する配線基板２の接続パッド３とを、例えばＡｕ等からなる導電性のワイヤ１２により結線する。ワイヤボンディングは、図示しないワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤ１２を電極パッド１１に超音波熱圧着し、その後、所定のループ形状を描きながら後端を配線基板２の接続パッド３上に超音波熱圧着により接続することで行われる。全ての電極パッド１１と接続パッド３とをワイヤ１２にて結線する。
「モールド工程」
次に、ワイヤボンディングの完了した配線母基板１５を、モールド工程に移行する。モールド工程では、図示しないトランスファモールド装置の上型と下型により、配線母基板１５を型閉めした状態で、溶融された封止樹脂、例えば熱硬化性のエポキシ樹脂等を充填させ、充填させた状態でキュアすることで、封止樹脂が熱硬化し、図４（ｃ）に示すように複数の製品形成領域１６を一括的に覆う封止部１８が形成される。一括モールドを用いたことにより、効率よく封止部１８を形成することができる。
「ボールマウント工程」
次に、封止部１８の形成された配線母基板１５を、ボールマウント工程に移行する。ボールマウント工程では、図４（ｄ）に示すように、配線母基板１５の他面１５ｂのランド４上に半田ボール８を搭載することで、外部端子が形成される。このボールマウント工程は、例えばボールマウンターのマウントツールＭにより半田ボール８を真空吸着し、フラックスを介して半田ボール８を配線基板２のランド４上に搭載する。その後、配線母基板１５をリフローすることで、図４（ｄ）に示すように、半田ボール８をランド４上に接続する。尚、本実施形態では、開口部６をランド４に対して応力の集中する方向にシフトして配置し、開口部６にランド４から離間配置したダミー配線７を設けているため、半田ボール８は、ランド４とダミー配線７に跨るように配置される。これにより、応力の集中する方向に外部端子が厚くなるように構成することができる。
「基板ダイシング工程」
次に、半田ボール８の搭載された配線母基板１５を、基板ダイシング工程に移行する。基板ダイシング工程では、図４（ｅ）に示すように、封止部１８をダイシングテープ１９に貼着固定し、高速回転のダイシングブレードＤにより、配線母基板１５のダイシングライン１７を回転研削することで、個々の製品形成領域１６毎に切断・分離する。その後、ダイシングテープ１９からピックアップすることで、図１に示すような半導体装置１が得られる。
（第２実施形態）
図５は、本発明の第２実施形態である半導体装置１Ａのランド構造を示す断面図である。図５に示すように、配線基板２Ａ、実装基板１４Ａのダメージが集中する部分について、さらに信頼性を向上する為、ランド４Ａ周辺のソルダーレジスト６Ａの厚さを任意に変えて、例えば応力の集中する方向のソルダーレジスト６Ａの厚さが薄くなるように構成する。その結果、ソルダーレジスト６Ｂの厚い部分と薄い部分の差により、半田ボール８Ａがシフトして実装され、任意にダメージの集中する部分の半田厚を厚くする事が可能となる。その結果、クラックに対する耐性が高まり、パッケージ全体としての信頼性を高めることが可能となる。なお、高さ調整には、ソルダーレジスト６Ａのフラット加工時の治具に凹凸を付けて実現する。
（第３実施形態）
図６は、本発明の第３実施形態である半導体装置１Ｂのランド構造を示す平面図である。図６に示すようにダミー配線７Ｂを複数箇所に設け、さらに配線基板２Ｂと半田ボールとの接着面積を大きくするように構成してもよい。
（第４実施形態）
図７は、本発明の第４実施形態である半導体装置１Ｃのランド構造を示す平面図である。図７に示すように、ダミー配線７Ｃの端部を幅広にしてさらに接続面積を増やしてもよい。
（第５実施形態）
図８は、本発明の第５実施形態である半導体装置１Ｄのランド構造を示す平面図である。図８に示すように、ダミー配線７Ｄを、当該ランド４Ｄの配線５Ｄと接続させることにより、予備配線として半田ボール８Ｄとランド４Ｄ（配線）間の信頼性を向上させてもよい。これによりランド４Ｄのネック部分が切れた場合にも電気的に接続が確保できる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、ＢＧＡ型の半導体装置に基づき説明したが、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）等にも適用できる。またフリップチップ実装にも適用できる。
本発明は、半導体チップがパッケージ基板上に実装されてなる半導体装置、及び該半導体装置が搭載された電子装置に広く利用することができる。
図１は、本発明の第１実施形態である半導体装置を示す図であり、図１（ａ）は外部端子構造の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断面図である。 図２は、本発明の第１実施形態である半導体装置のランド構造を示す図であり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ’線における断面図である。 図３は、本発明の第１実施形態の半導体装置を、電子装置等の実装基板に搭載した状態を示す断面図である。 図４は、本発明の第１実施形態である半導体装置の製造方法を説明する工程断面図である。 図５は、本発明の第２実施形態である半導体装置のランド構造を示す断面図である。 図６は、本発明の第３実施形態である半導体装置のランド構造を示す平面図である。 図７は、本発明の第４実施形態である半導体装置のランド構造を示す平面図である。 図８は、本発明の第５実施形態である半導体装置のランド構造を示す平面図である。 図９は、従来の半導体装置の一例を示す平面図である。 図１０は、従来の半導体装置の一例を示す断面図である。
符号の説明
１，１Ａ，１Ｂ，１Ｃ，１Ｄ・・・半導体装置、２，２Ａ，２Ｂ・・・配線基板、２ｃ・・・露出部、３・・・接続パッド、４，４Ａ，４Ｄ・・・ランド、５・・・配線、６，６Ａ，６Ｂ・・・ソルダーレジスト、６ａ・・・開口部、７，７Ａ，７Ｂ，７Ｃ，７Ｄ・・・ダミー配線、８，８Ｂ，８Ｄ・・・半田ボール、９・・・半導体チップ、１０・・・接着剤、１１・・・電極パッド、１２・・・ワイヤ、１３・・・封止体、１４，１４Ａ・・・実装基板、１５・・・配線母基板、１６・・・製品形成領域、１７・・・ダイシングライン、１８・・・封止部、１９・・・ダイシングテープ。

Claims (6)

  1. 一面に複数の接続パッドを有し、他面に対応する前記接続パッドと電気的に接続された複数のランドを有する配線基板と、
    前記配線基板の一面に搭載されて、前記接続パッドと電気的に接続される半導体チップと、
    前記配線基板の他面に積層されるとともに、前記ランドをそれぞれ露出させる複数の開口部を有し、各々の前記開口部は対応する前記ランドに対してシフトして配置されているソルダーレジストと、
    前記開口部を介して前記ランドにそれぞれ接続された複数の外部端子と、
    対応する前記ランドと分離し、前記開口部内に一部が露出して配置されたダミー配線とを備え、対応する前記外部端子は対応する前記ランドおよび前記ダミー配線に接続している、半導体装置。
  2. 前記開口部の前記ダミー配線側の周縁部におけるソルダーレジストの厚みは、対応する前記開口部の前記ランド側の周縁部におけるソルダーレジストの厚みよりも小さい、請求項１に記載の半導体装置。
  3. 前記配線基板のコーナー部および外縁に向かって、前記ソルダーレジストの各々の開口部が、対応する前記ランドに対してシフトしている、請求項１または２に記載の半導体装置。
  4. 対応する前記ランドと分離し、対応する前記開口部内に一部が露出する複数の前記ダミー配線が配置され、対応する前記外部端子は対応する前記ランドおよび前記ダミー配線に接続している、請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記ダミー配線は、先端に幅広部が形成されている、請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記ダミー配線は、対応する前記ランドに接続された配線に接続されている、請求項１〜５の何れか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101872727A (zh) * 2009-04-24 2010-10-27 国碁电子(中山)有限公司 一种芯片焊接方法及结构
JP5970348B2 (ja) * 2012-11-16 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US9237647B2 (en) * 2013-09-12 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with through molding via
KR102408126B1 (ko) * 2015-05-29 2022-06-13 삼성전자주식회사 솔더 브릿지를 억제할 수 있는 전기적 패턴을 갖는 전기적 장치
JP6487286B2 (ja) * 2015-07-07 2019-03-20 日立オートモティブシステムズ株式会社 配線基板
JP6866778B2 (ja) * 2017-06-12 2021-04-28 富士通株式会社 パッケージ基板及びパッケージ基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859474A (en) * 1997-04-23 1999-01-12 Lsi Logic Corporation Reflow ball grid array assembly
JP3210881B2 (ja) * 1997-06-05 2001-09-25 ソニーケミカル株式会社 Ｂｇａパッケージ基板
US6303878B1 (en) * 1997-07-24 2001-10-16 Denso Corporation Mounting structure of electronic component on substrate board
JP3875407B2 (ja) * 1998-07-23 2007-01-31 シチズン時計株式会社 半導体パッケージ
US6400018B2 (en) * 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
JP2001217355A (ja) * 1999-11-25 2001-08-10 Hitachi Ltd 半導体装置
JP2001230513A (ja) * 2000-02-15 2001-08-24 Denso Corp プリント基板及びその製造方法
JP2001320155A (ja) * 2000-05-11 2001-11-16 Mitsubishi Electric Corp プリント配線板のランド構造
JP2003289122A (ja) * 2003-04-28 2003-10-10 Hitachi Ltd ボールグリッドアレイ型半導体装置
US7456493B2 (en) * 2005-04-15 2008-11-25 Alps Electric Co., Ltd. Structure for mounting semiconductor part in which bump and land portion are hardly detached from each other and method of manufacturing mounting substrate used therein
JP2007027287A (ja) * 2005-07-14 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2007317842A (ja) * 2006-05-25 2007-12-06 Elpida Memory Inc プリント配線基板及びこれを用いた半導体パッケージ
JP2009076569A (ja) * 2007-09-19 2009-04-09 Nec Electronics Corp 半導体パッケージ、実装基板、およびこれらを含む半導体装置

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