JP3210881B2 - Ｂｇａパッケージ基板 - Google Patents

Ｂｇａパッケージ基板

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＬＳＩ等の
半導体デバイスを搭載するためのＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）パッケージ基板に関する。
【０００２】
【従来の技術】近年、半導体デバイスを搭載する表面実
装用パッケージとして、ＢＧＡパッケージが注目されて
いる。図４（ａ）に、従来のＢＧＡパッケージの概略構
成を示す。図４（ａ）に示すように、このＢＧＡパッケ
ージ１０１は、プリント配線板１０２の片面にＬＳＩチ
ッップ等の半導体デバイス１０３を搭載する一方、その
裏面に外部電極としてはんだボール１０４を形成するよ
うに構成されている。
【０００３】このＢＧＡパッケージ１０１においては、
半導体デバイス１０３の電極パッド１０３ａに接続され
たボンディングワイヤ１０５がプリント配線板１０２上
に形成された導体パターン１０６に接続される。この導
体パターン１０６は、プリント配線板１０２を貫通する
ように形成されたビアホール１０７を介してプリント配
線板１０２の裏面に形成された導体パターン１０８のラ
ンド１０８ａに接続され、これにより半導体デバイス１
０３の電極パッド１０３ａとはんだボール１０４とが接
続されるようになっている。
【０００４】そして、このような構成を有するＢＧＡパ
ッケージ１０１を用いれば、パッケージ面積の小さなＣ
ＳＰ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇ
ｅ）として、種々の半導体デバイス１０３の高密度の表
面実装が可能になる。
【０００５】
【発明が解決しようとする課題】ところで、この種のＢ
ＧＡパッケージ１０１においては、図４（ｂ）に示すよ
うに、プリント配線板１０２の裏面に、例えばポリイミ
ド等の樹脂からなるソルダーレジスト層１０９が形成さ
れるが、従来のＢＧＡパッケージ１０１の場合は、ソル
ダーレジスト層１０９がはんだボール１０４に接触する
構造となっているため、例えば温度サイクルテストの
際、ソルダーレジスト層１０９が膨張又は収縮すること
によりはんだボール１０４に応力が生じ、微少なクラッ
クが発生してマザーボードに対する接続信頼性が低下す
るという問題があった。
【０００６】この問題を解決するため、例えば、図４
（ｃ）に示すように、プリント配線板１０２の裏面に形
成される導体パターン１０８のランド１０８ａの径を小
さくするとともに、ソルダーレジスト層１０９がランド
１０８ａに接触しないように構成したＢＧＡパッケージ
も提案されている。
【０００７】しかし、図４（ｃ）に示す従来例において
は、はんだボール１０４を設けるためソルダーレジスト
層１０９に形成される開口部１１０の径が、はんだボー
ル１０４の直径と同程度必要で、ファインピッチ化の妨
げになるという問題がある。
【０００８】また、この従来例の場合、ソルダーレジス
ト層１０９が、はんだボール１０４を形成するためのラ
ンド１０８ａの周縁部を覆うようには形成されておら
ず、ランド１０８ａを確実に保持するためにプリント配
線板１０２として大きな剛性及び厚みが要求されるの
で、ポリイミド等の樹脂からなる薄い基板を用いて構成
することが困難であるという問題もある。すなわち、ポ
リイミド等の樹脂からなる薄い剛性の小さな基板に図４
（ｃ）に示すような構成を採用すると、ランド１０８ａ
のパターンが剥がれたり、ランド１０８ａの表面に施し
ためっき層が剥離してしまう場合がある。その結果、こ
のような構成では、薄型で軽量のＢＧＡパッケージを得
ることが困難であった。
【０００９】本発明は、このような従来の技術の課題を
解決するためになされたもので、その目的とするところ
は、温度サイクルテスト時にはんだボールにクラックが
発生せず、かつ、ファインピッチ化が可能な構成を有
し、しかも薄型、軽量のＢＧＡパッケージを構成しうる
ＢＧＡパッケージ基板を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
になされた請求項１記載の発明は、樹脂からなる絶縁基
材上に導体回路が設けられた回路基板に、ＩＣ接続用の
電極及びマザーボード基板接続用の電極を設け、少なく
とも上記マザーボード基板接続用の電極をはんだボール
状に形成してなるＢＧＡパッケージ基板であって、上記
はんだボール状の電極を設けるための上記導体回路の接
続ランドの周縁部が上記絶縁基材によって覆われるよう
にこの絶縁基材に開口部を設けるとともに、この絶縁基
材の開口部の端部の形状をテーパ状に形成したことを特
徴とする。
【００１１】請求項１記載の発明の場合、絶縁基材の開
口部の端部の形状をテーパ状に形成したことから、開口
部の端部の面積が底部に露出する接続ランドの面積より
大きくなり、その結果、接続ランドの周縁部が覆われる
ように絶縁基材に開口部を設けた場合であっても、絶縁
基材の開口部の端部に対して上記はんだボール状の電極
を接触させないように構成することが可能になる。
【００１２】したがって、請求項１記載の発明によれ
ば、はんだボール状の電極において、温度サイクルテス
トの際の応力に起因する微少なクラックが発生すること
はない。
【００１３】また、接続ランドは絶縁基材によって保持
されているため、絶縁基材として薄い樹脂からなるもの
を用いた場合であっても、接続ランド部分の導体パター
ンが剥がれたり、このランドの表面に施しためっき層が
剥離してしまうことはない。
【００１４】この場合、請求項２記載の発明のように、
請求項１記載の発明において、テーパの角度を導体回路
の接続ランドに対して７０°以下にすることも効果的で
ある。
【００１５】請求項２記載の発明によれば、絶縁基材の
開口部の端部とはんだボール状の電極との接触をより確
実に防止することができる。
【００１６】
【発明の実施の形態】以下、本発明に係るＢＧＡパッケ
ージ基板の好ましい実施の形態を図面を参照して詳細に
説明する。図１（ａ）は、本実施の形態の構成を示す部
分断面図である。図１（ａ）に示すように、本実施の形
態のＢＧＡパッケージ基板１は、例えばポリイミドから
なるソルダーレジスト層（絶縁基材）２上に、例えば銅
からなる導体パターン（導体回路）３が設けられ、この
導体パターン３上に例えばポリイミドからなるカバーコ
ート層４が形成された構成となっている。
【００１７】図１（ａ）に示すように、導体パターン３
は、マザーボード接続用のはんだボール６が設けられる
ランド（接続ランド）３ａと、ＩＣ接続用のボンディン
グパッド３ｂとを有し、これらが電気的に接続されるよ
うになっている。
【００１８】ここで、マザーボード接続用のランド３ａ
は円形に形成され、このランド３ａに対応するソルダー
レジスト層２の部分には、ランド３ａより小さな径を有
する円形の開口部５が形成される。これにより、本実施
の形態においては、ランド３ａの周縁部を覆うようにソ
ルダーレジスト層２が形成された構成となっている。そ
して、この開口部５の底部に露出した上記ランド３ａの
表面に、ＢＧＡパッケージ基板１をマザーボード（図示
せず）の表面に実装するためのはんだボール５が形成さ
れている。
【００１９】また、ＩＣ接続用のボンディングパッド３
ｂに対応するカバーコート層４の部分にも開口部７が形
成され、この開口部７の底部に露出したボンディングパ
ッド３ｂの表面に、例えばＩＣチップ等の電極に接続さ
れたボンディングワイヤ（図示せず）が接続されるよう
に構成されている。
【００２０】図１（ｂ）は、本実施の形態の要部を示す
概略構成図である。図１（ｂ）に示すように、本実施の
形態の場合、ランド３ａの直径Ａは、０．３ｍｍ程度と
なるように形成され、また、ソルダーレジスト層２の開
口部５の直径Ｂは、０．２ｍｍ程度となるように形成さ
れている。
【００２１】さらに、本実施の形態においては、ソルダ
ーレジスト層２の開口部の端部（以下「開口端部」とい
う。）に、以下に述べるような所定の角度を有するテー
パ８が形成されている。
【００２２】図２は、ソルダーレジスト層２の開口端部
とはんだボール６との位置関係を示すものである。ここ
では、はんだボール６の直径が０．３ｍｍ、ソルダーレ
ジスト層２の開口部５の直径が０．２ｍｍ、ソルダーレ
ジスト層２の厚みＣが７５μｍである場合を例にとって
説明する。
【００２３】ソルダーレジスト層２の開口部を、ドリル
等を用いた切削加工又はレーザ穴明け加工によって形成
した場合には、図２の２点鎖線で示すように、ソルダー
レジスト層２の開口部５の内壁はランド３ａの表面に対
して垂直になる。ここで、はんだボール６がソルダーレ
ジスト層２の開口端部２ａに接触した場合に、はんだボ
ール６はランド３ａの表面からＤ＝３７μｍ浮いた位置
に配置される。したがって、このような開口部５を有す
る場合において、はんだボール６とソルダーレジスト層
２の開口端部２ａとが接触しないようにするためには、
ソルダーレジスト層２の厚みＣを３７μｍより小さくす
る必要がある。
【００２４】一方、図２に示すように、ソルダーレジス
ト層２の厚みＣを７５μｍとした場合において、開口部
５の内壁に、テーパ角α（ランド３ａの表面に対するテ
ーパ８の角度）が約７０°より小さいテーパ８を設けれ
ば、開口端部２０の面積が底部に露出するランド３ａの
面積より大きくなるため、ソルダーレジスト層２の開口
端部２０と接触することなく、ランド３ａ上にはんだボ
ール６を設けることが可能になる。
【００２５】ここで、テーパ８の角度は、ソルダーレジ
スト層２の剛性によっても左右される。本実施の形態の
ようにソルダーレジスト層２がポリイミドからなる場合
には、２５°〜４５°の範囲とすることが好ましい。
【００２６】テーパ８の角度が２５°より小さい場合に
は、ソルダーレジスト層２の剛性が低下したり、ランド
３ａの部分の導体パターン３が剥がれやすくなる。その
一方、テーパ８の角度が７０°より大きい場合には、上
述したように、はんだボール６がソルダーレジスト層２
の開口端部２０に接触する。製造のばらつきを考慮する
と、テーパ８の角度は２５°〜４５°の範囲とすること
が好ましい。
【００２７】そして、以上の事情を考慮すると、ソルダ
ーレジスト層２の厚みは、１０〜５０μｍであることが
好ましく、さらに好ましくは１５〜３０μｍである。
【００２８】また、カバーコート層の厚みは、１〜３０
μｍであることが好ましく、さらに好ましくは２〜１０
μｍである。
【００２９】図３（ａ）〜（ｈ）は、本実施の形態のＢ
ＧＡパッケージ基板を製造する方法の一例を順に示す工
程図である。まず、図３（ａ）に示すように、ＩＣチッ
プより若干大きい面積を有する銅箔１１を用意し、この
銅箔１１の上面全域にポリイミドの前駆体であるポリア
ミド酸混合溶液を塗布し、加熱・乾燥してポリアミド酸
層１２ａを形成する。
【００３０】なお、銅箔１１の厚みは特に限定されない
が、６〜３５μｍ程度であることが好ましく、さらに好
ましくは１２〜１８μｍである。
【００３１】また、ポリアミド酸層１２ａの厚みは、１
０〜５０μｍ程度であることが好ましく、さらに好まし
くは１５〜３０μｍである。
【００３２】次いで、図３（ｂ）に示すように、このポ
リアミド酸層１２ａの所定の部分に、公知のフォトリソ
グラフィー工程によってはんだボール形成用の開口部１
３を形成する。すなわち、ポリアミド酸層１２ａ上にフ
ォトレジストを塗布し、乾燥後、露光、現像を行うこと
により所定のレジストパターン（図示せず）を形成し、
その後、開口部１３に対応する部分についてアルカリ液
を用いてエッチングを行い、さらに温水を用いて水洗を
行った後、レジストパターンを除去する。これにより、
ソルダーレジスト層１２ａの開口端部に、約４５°の角
度を有するテーパ１４が形成される。
【００３３】なお、開口部１３を形成する際のエッチン
グスピードは、１〜４ｍ／ｍｉｎ程度とすることが好ま
しい。このエッチングスピードが大きい程テーパの角度
は小さくなる。
【００３４】また、テーパ１４の角度を適切なものとす
るためには、水洗用の温水の温度を３０〜４５℃とする
ことが好ましい。水洗用の温水の温度が高い程テーパの
角度は大きくなる。
【００３５】この基板１０に対し、３５０〜４００℃程
度の温度で５分程度加熱することによりポリアミド酸の
イミド化反応を終結させて硬化させる。
【００３６】これにより、図３（ｃ）に示すように、銅
箔１１の上面には、はんだボール形成部分に開口部１３
を有するポリイミド層１２が形成される。
【００３７】次に、銅箔１１の裏面に公知のフォトリソ
グラフィー工程を施し、所定のパターンが残るように銅
箔１１をエッチングすることによりポリイミド層１２上
に導体回路１５を形成する（図３（ｄ））。
【００３８】図３（ｄ）に示すように、ポリイミド層１
２上に形成される導体回路１５は、マザーボード接続用
のはんだボール１８を形成するためのランド１５ａと、
ＩＣチップ接続用のボンディングパッド１５ｂとを有
し、これらが電気的に接続されるように形成される。
【００３９】その後、図３（ｅ）に示すように、この銅
箔１１の裏面全域に上記ポリアミド酸の混合溶液を塗布
してポリアミド酸層１６ａを形成する。
【００４０】ここで、ポリアミド酸層１６ａの厚みは、
１〜３０μｍであることが好ましく、さらに好ましくは
２〜１０μｍである。
【００４１】次に、図３（ｆ）に示すように、このポリ
アミド酸層１６ａのボンディングパッド１５ａに対応す
る部分に、上述したフォトリソグラフィー工程によって
開口部１７を形成し、さらにこの基板１０Ａに対し、３
５０〜４００℃程度の温度で５分程度加熱することによ
りポリアミド酸のイミド化反応を終結させて硬化させ
る。
【００４２】これにより銅箔１１の下面には、図３
（ｇ）に示すように、ボンディングパッド１５ｂの表面
に開口部１７を有するポリイミド層１６が形成される。
【００４３】その後、例えば公知のはんだボール移載法
を用い、フラックスを転写したはんだボール１８を各ラ
ンド１５ａ上に搭載してリフローソルダリングを行うこ
とにより、各ランド１５ａ上にはんだボール１８を形成
する。
【００４４】これにより、図３（ｈ）に示すように、上
述の構成を有するＢＧＡパッケージ基板１９が得られ
る。
【００４５】以上述べたように本実施の形態によれば、
ソルダーレジスト層２の開口部５の端部にテーパ８を形
成したことから、ソルダーレジスト層２の開口端部２０
の面積が底部に露出するランド３ａの面積より大きくな
り、その結果、上述したように導体パターン３のランド
３ａの周縁部を覆うようにソルダーレジスト層２を形成
した場合であっても、ソルダーレジスト層２の開口端部
２０に対してはんだボール６を接触させないように構成
することが可能になる。
【００４６】したがって、本実施の形態によれば、温度
サイクルテスト（例えば、ＭＩＬ−ＳＴＤ−８８３に規
定する温湿度サイクル試験：温度１０〜６５℃、湿度８
０〜１００％ＲＨ等）の際に、はんだボール６において
微少なクラックが発生することを防止することができ
る。また、ランド３ａはソルダーレジスト層２によって
保持されているため、ランド３ａの剥離等は発生せず、
これによりポリイミド等の樹脂を用いて薄型、軽量のＢ
ＧＡパッケージを構成することが可能になる。
【００４７】なお、本発明は上述の実施の形態に限られ
ることなく、種々の変更を行うことができる。例えば、
上述の実施の形態においては、導体パターンのランドの
直径が０．３ｍｍ、ソルダーレジスト層の開口部の直径
が０．２ｍｍ、はんだボールの直径が０．３ｍｍの場合
について説明したが、本発明はこれに限られず、種々の
サイズのものに適用することができる。ただし、のりし
ろ部（ランドとソルダーレジスト層とが重なる部分）の
寸法は、約２０μｍ以上とすることが好ましく、また、
はんだボールとソルダーレジスト層の開口端部との距離
が２〜３μｍ以上となるように構成することが好まし
い。
【００４８】また、ソルダーレジスト層にはんだボール
接続用の開口部を形成した後、例えば、ラインスピード
を速くしたり、エッチング液に基板を通す回数を少なく
することにより、導体パターンのランドの表面に対して
ソフトエッチングを施すこともできる。そのようなあま
いエッチング処理を施すことにより、ランドの表面が粗
され、その表面積が大きくなるため、はんだボールに対
する接着強度が高まり接続信頼性を向上させることがで
きる。
【００４９】さらに、ＩＣ接続用のボンディングパッド
は、例えば、異方性導電膜（ＡＣＦ）によって接続を行
うほか、マザーボード接続側のランドと同様にはんだボ
ールによって接続を行うこともできる。はんだボールに
よって接続を行う場合には、カバーフィルムの開口形状
を上記同様にテーパ状に形成することも可能である。
【００５０】
【発明の効果】以上述べたように本発明によれば、温度
サイクルテスト時に、はんだボールにおいて微少なクラ
ックが発生することを防止することができる。また、導
体回路の接続ランドは樹脂からなる絶縁基材によって保
持されているため、接続ランドの剥離等は発生せず、こ
れにより薄型、軽量のＢＧＡパッケージを構成すること
が可能になる。
【図面の簡単な説明】
【図１】（ａ）：本発明に係るＢＧＡパッケージ基板の
一実施の形態の構成を示す部分断面図である。 （ｂ）：同実施の形態の要部を示す概略構成図である。
【図２】同実施の形態におけるソルダーレジスト層の開
口端部とはんだボールとの位置関係を示す説明図であ
る。
【図３】（ａ）〜（ｈ）：同実施の形態のＢＧＡパッケ
ージ基板を製造する方法の一例を順に示す工程図であ
る。
【図４】（ａ）：従来のＢＧＡパッケージの一例を示す
概略構成図である。 （ｂ）：従来のソルダーレジスト層の一例を示す部分断
面図である。 （ｃ）：従来のソルダーレジスト層の他の例を示す部分
断面図である。
【符号の説明】
１ ＢＧＡパッケージ基板 ２ ソルダーレジスト層（絶縁基材） ３ 導体パターン（導体回路） ３ａ ランド（接続ランド） ３ｂ ボンディングパッド ４ カバーフィルム ５ 開口部 ６ はんだボール（はんだボール状の電極） ２０ 開口端部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 501 H05K 1/18

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】樹脂からなる絶縁基材上に導体回路が設け
    られた回路基板に、ＩＣ接続用の電極及びマザーボード
    基板接続用の電極を設け、少なくとも上記マザーボード
    基板接続用の電極をはんだボール状に形成してなるＢＧ
    Ａパッケージ基板であって、 上記はんだボール状の電極を設けるための上記導体回路
    の接続ランドの周縁部が上記絶縁基材によって覆われる
    ように該絶縁基材に開口部を設けるとともに、該絶縁基
    材の開口部の端部の形状をテーパ状に形成したことを特
    徴とするＢＧＡパッケージ基板。
  2. 【請求項２】テーパの角度を、導体回路の接続ランドに
    対して７０°以下にしたことを特徴とする請求項１記載
    のＢＧＡパッケージ基板。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734570B1 (en) 2003-01-24 2004-05-11 Gennum Corporation Solder bumped substrate for a fine pitch flip-chip integrated circuit package
KR100548554B1 (ko) * 2003-03-04 2006-02-02 주식회사 하이닉스반도체 테스트 비이클 볼 그리드 어레이 패키지
JP3801188B2 (ja) 2004-09-06 2006-07-26 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4010311B2 (ja) * 2004-09-06 2007-11-21 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
TW200737506A (en) * 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
TWI367557B (en) * 2006-08-11 2012-07-01 Sanyo Electric Co Semiconductor device and manufaturing method thereof
JP5010247B2 (ja) * 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
JP2009016623A (ja) * 2007-07-05 2009-01-22 Olympus Corp 半導体パッケージ
JP2009135398A (ja) * 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
JP5501562B2 (ja) * 2007-12-13 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
US9147045B2 (en) * 2008-07-09 2015-09-29 Baxter International Inc. Peritoneal equilibration test and dialysis system using same
US8456021B2 (en) 2010-11-24 2013-06-04 Texas Instruments Incorporated Integrated circuit device having die bonded to the polymer side of a polymer substrate
KR20130064477A (ko) * 2011-12-08 2013-06-18 삼성전자주식회사 단층 배선 패턴을 포함하는 인쇄회로기판
US20130313720A1 (en) * 2012-05-25 2013-11-28 Leilei Zhang Packaging substrate with reliable via structure
CN111315118A (zh) * 2020-04-02 2020-06-19 江西兆信精密电子有限公司 一种电竞笔电键盘电路板及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection
JPH0888393A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd 半導体光検出装置およびその製造方法
US6046598A (en) 1994-11-18 2000-04-04 Fujitsu Limited Test board and a test method using the same providing improved electrical connection
US5607099A (en) * 1995-04-24 1997-03-04 Delco Electronics Corporation Solder bump transfer device for flip chip integrated circuit devices
US5685477A (en) * 1995-06-28 1997-11-11 Intel Corporation Method for attaching and handling conductive spheres to a substrate
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
MY128748A (en) * 1995-12-19 2007-02-28 Texas Instruments Inc Plastic packaging for a surface mounted integrated circuit
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JPH09260540A (ja) 1996-03-27 1997-10-03 Toshiba Corp 半導体用パッケージ基体の製造方法

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