JP2009016623A - 半導体パッケージ - Google Patents
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Abstract
【課題】電極パッドピッチが狭い半導体素子にも対応できるチップサイズの半導体パッケージを提供する
【解決手段】半導体パッケージ１は第１の主面１０Ａと第２の主面１０Ｂを有する半導体基板１０と、前記第１の主面１０Ａ上に形成された回路素子と、前記第１の主面１０Ａ上に設けられた前記回路素子と接続された複数の電極パッド２０と、前記第２の主面１０Ｂ上に設けられた複数の外部接続端子７０と、前記第１の主面１０Ａから前記第２の主面１０Ｂに到達する貫通孔と、前記貫通孔を通して前記複数の電極パッド２０と前記複数の外部接続端子７０とを、それぞれ接続する複数の貫通配線６０を有する。
【選択図】図２
【解決手段】半導体パッケージ１は第１の主面１０Ａと第２の主面１０Ｂを有する半導体基板１０と、前記第１の主面１０Ａ上に形成された回路素子と、前記第１の主面１０Ａ上に設けられた前記回路素子と接続された複数の電極パッド２０と、前記第２の主面１０Ｂ上に設けられた複数の外部接続端子７０と、前記第１の主面１０Ａから前記第２の主面１０Ｂに到達する貫通孔と、前記貫通孔を通して前記複数の電極パッド２０と前記複数の外部接続端子７０とを、それぞれ接続する複数の貫通配線６０を有する。
【選択図】図２
Description
本発明は、半導体集積回路を備えたチップサイズの半導体パッケージに関する。
近年、携帯電話や携帯オーディオプレイヤーなどの需要が増加し、それらに搭載される様々な部品の小型化が進んでいる。それに伴って、その筺体および内部回路基板においてもさらなる小型化が要求されている。このような小型化の要求は、当然に回路基板を構成する実装部品の一つである半導体素子に対しても同様に要求される。それらの需要に応じるために、例えば、固体撮像装置に代表される電子デバイス、あるいは加速度センサ等に代表されるマイクロエレクトロメカニカルシステム（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術を用い製造されるデバイス（以下、ＭＥＭＳデバイスと言う）の開発が進んでいる。
そして、これらの電子デバイスあるいはＭＥＭＳデバイス（以下、デバイスと言う。）の低コスト化を実現するために、チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ ：以下、ＣＳＰと言う）、特に、キャップとなる基板と、素子を作成した半導体基板を貼り合わせた後に、ダイシング等により個片化するウエハレベルチップサイズパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ ： 以下ＷＬ−ＣＳＰと言う）の開発が盛んに行われている。
ＷＬ−ＣＳＰは、特許文献１に記載されているように、一般的にはシリコンウエハ素子表面に樹脂および再配線を有し、かつ半田接続のためのポスト金属あるいは半田ボールなどの外部接続端子が、シリコンウエハ素子表面の任意個所に配置されている。
また、特許文献２には、固体撮像素子である半導体素子が作成された基板に貫通孔を形成し、前記貫通孔を介して素子面側のパッド電極と裏面側に形成した外部接続端子とを接続し、前記素子基板を個々のパッケージ素子に分割するＷＬ−ＣＳＰ化された半導体パッケージが開示されている。
特許登録番号 第３３１３５４７号公報
国際公開番号 ＷＯ２００５／０２２６３１号公報
図３から図５は、前記特許文献２に記載された従来の半導体パッケージ１００の構成を説明するための図である。図３は、従来の半導体パッケージ１００の上面図である。図４は図３のＩＩＩ−ＩＩＩ線に沿った半導体パッケージ１００の断面図である。図５は従来の半導体パッケージ１００の底面斜視図である。
半導体パッケージ１００は、図３、図４および図５に示すように、接着層１０５を介して接合した支持基板１０４と半導体基板１０１とからなる。半導体基板１０１の片面上には回路素子１０３が形成され、回路素子１０３の周囲に複数の電極パッド１０６が配置されている。回路素子１０３との信号を入出力する各電極パッド１０６に対応して各貫通孔１１２が設けられている。各貫通孔１１２はテーパー形状を有している。貫通孔１１２を通した外部配線１０９によって、電極パッド１０６と外部と接続するための金属ポスト１１１とは接続されている。
従来の半導体パッケージ１００では、半導体素子の小型化あるいは多ピン化により、電極パッド１０６のピッチ、すなわち、電極パッド間隔が狭くなった場合、その狹ピッチに対応して多数の貫通孔を形成しなければならない。しかし、限られた半導体基板１０１の領域内に多数の貫通孔を形成することは困難であった。
本発明は、上記の問題点に鑑みてなされたものであり、電極パッドピッチが狭い半導体素子にも対応できるチップサイズの半導体パッケージを提供することを目的とする。
上記目的を達成すべく、本発明の半導体パッケージは、第１の主面と第２の主面を有する半導体基板と、前記第１の主面上に形成された回路素子と、前記第１の主面上に設けられた前記回路素子と接続された複数の電極パッドと、前記第２の主面上に設けられた複数の外部接続端子と、前記第１の主面から前記第２の主面に到達する貫通孔と、前記貫通孔を通して前記複数の電極パッドと前記複数の外部接続端子とを、それぞれ接続する複数の配線とを有する。
本発明は、電極パッドピッチが狭い半導体素子にも対応できるチップサイズの半導体パッケージを提供するものである。
以下、図面を参照して、本発明の実施の形態を説明する。図１は、図２のＩＩ−ＩＩ線に沿った本発明の実施の形態にかかる半導体パッケージ１の断面図である。図２は本発明の実施の形態にかかる半導体パッケージ１の底面図である。
図１および図２に示された半導体パッケージ１は、ダイシング加工されて個別のチップに切り出されたＷＬ−ＣＳＰである。
半導体基板１０は、互いに平行な、第１の主面１０Ａと第２の主面１０Ｂを有する平板状である。そして、第１の主面１０Ａ上に、回路素子（図示せず）が形成されている。半導体基板１０の第１の主面１０Ａ上の、回路素子が形成されていない領域に、回路素子と電気的に接続された複数の電極パッド２０が設けられている
そして、半導体基板１０の第１の主面１０Ａ上には、支持基板３０が配置されている。支持基板３０は、接着剤４０により半導体基板１０と接合されている。
図１および図２に示された半導体パッケージ１は、ダイシング加工されて個別のチップに切り出されたＷＬ−ＣＳＰである。
半導体基板１０は、互いに平行な、第１の主面１０Ａと第２の主面１０Ｂを有する平板状である。そして、第１の主面１０Ａ上に、回路素子（図示せず）が形成されている。半導体基板１０の第１の主面１０Ａ上の、回路素子が形成されていない領域に、回路素子と電気的に接続された複数の電極パッド２０が設けられている
そして、半導体基板１０の第１の主面１０Ａ上には、支持基板３０が配置されている。支持基板３０は、接着剤４０により半導体基板１０と接合されている。
半導体基板１０には、電極パッド２０が設けられた部分近傍に、第２の主面１０Ｂから第１の主面１０Ａにわたって２つの貫通孔５１、５２が形成されている。本実施の形態では貫通孔は、２つの貫通孔５１、５２であるが、半導体基板１０の貫通孔の数は１以上であればよい。本実施の形態では、第１の主面１０Ａまたは第２の主面１０Ｂに平行な面で切ったときの各貫通孔の断面形状は矩形であり、各貫通孔は４つの壁面を有する。すなわち、図１および図２に示すように、貫通孔５１は、４つの壁面５１ａ、５１ｂ、５１ｃおよび５１ｄを有する。
各貫通孔は、複数の電極パッド２０をまたがるように形成されている。言い換えると、各貫通電極は、２以上の電極パッド２０のそれぞれの少なくとも一部を含むように形成されている。なお電極パッド２０が第１の主面１０Ａ上に形成された後に、第２の主面１０Ｂ側から貫通孔が形成される。このため、貫通孔形成後に、貫通孔を通じて第２の主面１０Ｂ側から観察される電極パッド２０の一部は、電極パッド２０の形成時の裏面である。
そして、各貫通孔内壁面は第２の主面１０Ｂに直交する平面に対して平行ではなく、所定角度のテーパー部を有することが好ましい。本実施の形態では、各貫通孔内の内壁は図１に示すように、半導体基板１０の第２の主面１０Ｂから第１の主面１０Ａに向かって貫通孔の断面積が小さくなるようなテーパー形状を有する。すなわち、第２の主面１０Ｂと貫通孔壁面５１ａとがなす角度θ１は、９０度未満の鋭角である。
各貫通孔壁面が、このようなテーパー形状を有するため、後述する貫通配線６０を各貫通孔壁面上にスパッタ法等で形成、パターニングする際に貫通配線６０が形成しやすい。また、貫通配線６０のテーパー面上から、第１の主面１０Ａおよび第２の主面１０Ｂへの移行部断面が、なだらかとなり、移行部での貫通配線の断線が起こりにくい。
なお、全ての貫通孔壁面が半導体基板１０の主面とテーパー形状を有する必要はない。少なくとも貫通配線を形成する貫通孔の壁面が半導体基板１０の第１の主面１０Ａおよび第２の主面１０Ｂとテーパー形状を有していればよい。例えば、図２の左側貫通孔５１においては、貫通孔壁面５１ａがテーパー形状を有していればよく、貫通孔壁面５１ｂ、５１ｃ、５１ｄはテーパー形状を有する必要はない。
貫通孔壁面と半導体基板１０の第２の主面１０Ｂとなすテーパー角度θ１は、４５度から７５度くらいが好ましい。前記範囲未満では貫通孔形成に要する面積が大きくなり設計に制限が生じることとなり、前記範囲を超えると、後工程のフォトリソグラフィ等による貫通配線形成において技術的なハードルが高くなり、歩留り低下が生じることとなるからである。
各貫通配線は、半導体基板１０の第１の主面１０Ａ上の対応する電極パッド２０と電気的に接続され、貫通孔内壁面を経て、半導体基板１０の第２の主面１０Ｂ上の対応する外部接続端子７０と電気的に接続されている。複数の貫通配線６０は、それぞれ複数の電極パッド２０に接続され、互いに電気的に絶縁されている。すなわち、本実施形態の半導体パッケージ１は、半導体基板１０に形成された一の貫通孔を通じて複数の電極パッド２０と複数の外部接続端子７０とを電気的に接続し、かつ互いに電気的に絶縁されている複数の貫通配線６０を有する。
本実施の形態では、例えば、図２の左側の貫通孔５１においては、４つの壁面５１ａ、５１ｂ、５１ｃおよび５１ｄのうち、１つの壁面５１ａ上にのみに貫通配線６０が形成されている。しかし、２以上の壁面を使用して貫通配線６０を形成することもよい。多数の壁面を使用して貫通配線６０を形成することで、さらに多くの貫通配線６０を半導体パッケージ１内に配設することが可能となる。
なお、半導体基板１０の第１の主面１０Ａ上に形成される回路素子としては、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの固体撮像素子、すなわち、受光センサ、信号処理回路などを含む回路素子が設けられてなる半導体素子が一例としてあげられる。
また、支持基板３０としては、半導体素子１０との接合時温度における熱膨張率が半導体基板１０に近い部材を選択することが好ましい。具体的には、光透過性を有する材料としては、パイレックス（登録商標）ガラス、あるいは、液晶基板に一般的に用いられるガラス基板などが好ましく用いられる。なお、支持基板３０は、回路素子が、光学特性が要求される固体撮像素子等でない場合には、光透過性を有する材料から選択される必要はない。
また、半導体素子１０と支持基板３０とを熱圧着により接合する場合、接着層４０をなす接着剤としては、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂などを用いることがよい。
また、図２の右側に示すように、外部接続端子７０は半導体基板の第２の主面１０Ｂ上に、直線上に配設する必要はなく、図２の左側に示すように互い違いに、いわゆる千鳥状に配設してもよい。貫通配線６０よりも広い線幅を有する外部接続端子７０のピッチ間隔が狭い場合に、配線間の短絡を防止することができる。
以下、本実施形態にかかる半導体パッケージ１の製造方法について、簡単に説明する。
（１）第１の主面１０Ａ上に受光センサ等を含む半導体回路素子が形成されている半導体基板１０と、表面に接着層４０が設けられた支持基板３０とを準備する。
（２）半導体１０の第１の主面１０Ａと支持基板３０とを、接着層４０を介して熱圧着法等で接合する。
（３）必要に応じて、半導体基板１０の第２の主面１０Ｂ側から、半導体基板１０を研摩加工して薄化する。この研磨加工では、標準的なバックグラインダー（ＢＧ）、ケミカルメカニカルポリッシング装置（ＣＭＰ）などを用いる研磨方法が用いられる。さらに、研磨方法は、ＢＧあるいはＣＭＰを用いる方法に限定されず、半導体基板１０の第２の主面１０Ｂを均一に、かつ後工程に支障のない範囲で薄化処理できる方法であれば、いかなる方法も適用可能である。研磨方法としては、例えば、ウエットエッチング法、あるいは、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法を用いてもよい。
（４）続いて後工程として、薄化処理された半導体基板１０の第２の主面１０Ｂに、半導体基板１０の貫通孔形成エッチング工程のマスクとなる薄膜をパターン形成する。マスク薄膜としては、例えば、２００℃程度で成膜可能な低温ＰＣＶＤ酸化膜、低温ＰＣＶＤ窒化膜、あるいは、スピンオングラス膜、フッ素樹脂などの回転塗布膜などを用いることが望ましい。
（５）マスク薄膜をマスクとして半導体基板１０のエッチングを行うことによって、電極パッド２０の少なくとも一部の裏面が露出する位置まで、半導体基板１０の第２の主面１０Ｂ側から第１の主面１０Ａにわたる貫通孔を形成する。
貫通孔の貫通壁にテーパーをつけるには異方性エッチングを好ましく用いることができる。異方性エッチングとしては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法が望ましいが、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法も用いることができる
たとえば、半導体基板１０としてシリコン（１００）面を用いた場合には、（１１１）面のエッチング速度が（１００）面に比べて遅い異方性エッチングとなるため、貫通孔の壁面は（１１１）面となり、（１００）面との角度θ１は５４．７４度となり、テーパー部が形成される。この手法により得られるテーパー角θ１は再現良く実現可能であり、かつ貫通配線作成にも有利であることから特に好ましい。
たとえば、半導体基板１０としてシリコン（１００）面を用いた場合には、（１１１）面のエッチング速度が（１００）面に比べて遅い異方性エッチングとなるため、貫通孔の壁面は（１１１）面となり、（１００）面との角度θ１は５４．７４度となり、テーパー部が形成される。この手法により得られるテーパー角θ１は再現良く実現可能であり、かつ貫通配線作成にも有利であることから特に好ましい。
（６）次に、半導体基板１０の第２の主面１０Ｂ、電極パッド２０裏面、および貫通孔内壁等の上に絶縁膜を形成する。なお、図１および図２においては、絶縁膜は図示していない。電気絶縁膜としては、例えば、２００℃程度で成膜可能な低温ＰＣＶＤ酸化膜、低温ＰＣＶＤ窒化膜、あるいは、スピンオングラス膜、フッ素樹脂などの回転塗布膜などを用いることができる。
（７）電極パッド２０裏面上に形成された電気絶縁膜を選択的に除去する。ここでは、標準的なレジストを用いた半導体フォトリソグラフィ工程およびエッチング工程が用いられる。
（８）電極パッド２０裏面の少なくとも一部を基端として、貫通孔内およびに半導体基板１０の第２の主面１０Ｂに金属薄膜からなる貫通電極６０を形成する。また、この貫通電極６０の半導体基板１０の第２の主面１０Ｂ上に、各貫通電極６０と電気的に接続した各外部接続端子７０を形成する。貫通電極６０および外部接続端子７０の形成は、一般的なスパッタリング法、蒸着法などで金属薄膜を形成した後、半導体フォトリソグラフィ工程およびエッチング工程により、金属薄膜を所望形状にパターニングすることにより、同時に行うこともよい。
なお、パターニングされた貫通電極６０、外部電極端子７０の表面には、信頼性向上の観点から必要に応じて金、ニッケルなどのめっき表面処理を行うことがよい。貫通電極６０、外部電極端子７０の材料としては、通常、アルミニウムが用いられるが、電極パッド２０の構成材料と同じか、あるいは化学的親和性を有する材料であれば銅、ニッケル、金などの金属材料も用いてもよい。
（９）必要に応じて、貫通電極６０、外部接続端子７０を外気、特に湿気から遮断するために、これらの上に保護膜を形成する。なお、図１および図２においては、保護膜は図示していない。保護膜は、電気絶縁性を有し、かつ十分な耐熱性と耐食性を有する材料からなる。保護膜としては、低温ＣＶＤ法を利用して形成される窒化ケイ素膜、酸化ケイ素膜などが望ましい。例えばプラズマＣＶＤ法などにより保護膜となる窒化ケイ素膜や酸化ケイ素膜からなる薄膜を形成した後、形成された薄膜の一部を半導体フォトリソグラフィ工程およびエッチング工程により選択的に除去して、外部電極端子７０を露出する。
以上のように、本実施の形態にかかる半導体パッケージ１によれば、一の貫通孔に多数の電気的に絶縁された複数の貫通配線６０を形成することができる。特に、本実施の形態にかかる半導体パッケージ１では、貫通孔がテーパー部を有し、そのテーパー部のテーパー面に沿って貫通配線６０を形成する。このため、貫通孔壁面に形成される貫通配線６０のライン／スペースの作業上の限界まで、狭ピッチのバッド配置の半導体パッケージ１に対応できる。このため、半導体パッケージ１の小型化、あるいは、多ピン化に対応可能である。
なお、貫通孔は、その半導体基板の主面に平行な断面形状が矩形であることが好ましく、特に、図２に示すような一辺が長い長方形が好ましい。その長辺部に多数の貫通配線を配設できるからである。
１個の貫通孔に配設する貫通配線の数は２以上であれば良く、特に本実施の形態の効果を大きく得るためには、必要な貫通配線を、可能な限り少ない数の貫通孔で配設することが好ましい。貫通配線の数の上限は、前記のようにライン／スペースの作業上の限界と貫通孔の周囲の長さで決定されるが、電極パッド２０の幅よりも細いラインで貫通配線が形成できる様であれば、実際上、制限は生じない。
以上のように、上述した本実施の形態にかかる半導体パッケージは、従来の半導体パッケージに比べて、電極パッドピッチが狭い半導体素子にも対応できる。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
１…半導体パッケージ、１０…半導体基板、２０…電極パッド、３０…支持基板、４０…接着層、５１…貫通孔、５２…貫通孔、６０…貫通配線、７０…外部接続端子
Claims (2)
- 第１の主面と第２の主面を有する半導体基板と、
前記第１の主面上に形成された回路素子と、
前記第１の主面上に設けられた前記回路素子と接続された複数の電極パッドと、
前記第２の主面上に設けられた複数の外部接続端子と、
前記第１の主面から前記第２の主面に到達する貫通孔と、
前記貫通孔を通して前記複数の電極パッドと前記複数の外部接続端子とを、それぞれ接続する複数の配線とを、
有することを特徴とする半導体パッケージ。 - 前記貫通孔の内壁面は、前記第２の主面に直交する平面に対して所定の角度を有するテーパー部を有することを特徴とする請求項１に記載の半導体パッケージ。
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