JP2009094434A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2009094434A
JP2009094434A JP2007266325A JP2007266325A JP2009094434A JP 2009094434 A JP2009094434 A JP 2009094434A JP 2007266325 A JP2007266325 A JP 2007266325A JP 2007266325 A JP2007266325 A JP 2007266325A JP 2009094434 A JP2009094434 A JP 2009094434A
Authority
JP
Japan
Prior art keywords
wiring
sealing body
semiconductor device
connection
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2007266325A
Other languages
English (en)
Inventor
Yutaka Kagaya
豊 加賀谷
Hidehiro Takeshima
英宏 竹嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007266325A priority Critical patent/JP2009094434A/ja
Priority to US12/285,719 priority patent/US7935576B2/en
Publication of JP2009094434A publication Critical patent/JP2009094434A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】信頼性が高く、かつ薄型で小型の半導体装置を提供する。
【解決手段】半導体装置１０は、所定パターンの配線１４，１５を有する配線基板１１と、配線基板１１上に搭載されかつ電極がワイヤ２１，２４を介して配線基板１１の配線１４に電気的に接続される半導体チップ１９，２３と、配線基板１１の一部の上に形成され、半導体チップ１９，２３及びワイヤ２１，２４を覆う絶縁性樹脂からなる第１の封止体２５と、第１の封止体２５の上面の上に設けられた複数の連結用接続パッド２７と、配線基板１１の半導体チップ１９，２３が搭載されている面から第１の封止体２５の側面を介して第１の封止体２５の上面まで延在し、配線基板１１の配線１４と複数の連結用接続パッド２７とを電気的に接続する複数の連結用配線２６と、複数の連結用配線２６を覆う絶縁性樹脂からなる第２の封止体２８と、を有する。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関するものであり、特に、半導体装置の上に半導体装置が重ねて積層される積層型の半導体装置およびその製造方法に関する。
半導体装置の集積度向上及び小型・軽量化を図るためのパッケージ構造として、ＢＧＡ（Ball Grid Array）構造あるいはＬＧＡ（Land Grid Array）と呼称される表面実装型の半導体装置が知られている。これらの半導体装置は、配線基板上に半導体素子（半導体チップ）を固定し、かつ半導体チップの電極と配線基板の配線で形成される接続パッドとを導電性のワイヤ（接続手段）で接続し、かつ半導体チップ及びワイヤ等を絶縁性の樹脂からなる封止体で覆った構造になっている。また、生産性を向上させるために、いわゆる一括モールド方法を採用した製造方法も採用されている。この製造方法では、半導体装置を製造する製品形成部を縦横に配列した配線母基板が準備される。その後、各製品形成部に半導体チップを固定し、かつワイヤの接続を行い、さらに絶縁性樹脂で配線母基板全体を覆い、ついで配線母基板を樹脂毎縦横に切断して複数の半導体装置を製造する。
一方、半導体装置の集積度及び小型化の向上を図る一つの方法として、ＩＣ等が形成された半導体チップを積層したり、あるいはパッケージされた半導体装置を積層する手法等が採用されている（例えば、特許文献１，２）。
特開２００４−１７２１５７号公報 特開２００４−２７３９３８号公報
一般に良く知られた半導体装置として、樹脂封止型の半導体装置がある。この半導体装置は、下面に外部電極端子を有する配線基板の上面に半導体チップを搭載するとともに、半導体チップの電極を配線基板の配線に接続手段を介して電気的に接続し、かつ半導体チップ及び接続手段を絶縁性樹脂からなる封止体（パッケージ）で覆った構造になっている。このような半導体装置を積層する場合、例えば、封止体の外側に配線の一部を露出させる配線基板の外周部分を突出させ、この露出する配線部分に積層する半導体装置（上段の半導体装置）の外部電極端子（半田バンプ）を接続して積層型半導体装置を製造する方法が考えられる。
このような構造では、下段の半導体装置のパッケージに半導体チップを２段積層配置する構造では、パッケージが高くなる。そのため、１個の半田ボールで形成するバンプ電極では、高さが足りなくなり、中段に積層用の基板を配置し、この基板の上下に半田ボールを取り付けて上下の半導体装置を電気的に接続する方法が考えられる。
しかし、このような構造の積層型半導体装置では、積層型半導体装置の高さが高くなり、積層型半導体装置の薄型化が図り難くなる。また、パッケージの外側にバンプ電極を接続するための配線基板部分が必要となり、積層型半導体装置の小型化が図り難くなる。
また、本願の出願時には公知ではないが、本発明者らによって検討されたパッケージ・オン・パッケージの積層型半導体装置が特願２００６−１１３５２９号に開示されている。その概要は、所定パターンの配線を有する配線基板と、配線基板に搭載されかつ電極が接続手段を介して配線基板の配線に電気的に接続される少なくとも一つの半導体チップと、配線基板に形成されかつ半導体チップ及び接続手段を覆う絶縁性樹脂からなる封止体と、封止体の上面に設けた複数のランドと、配線基板の配線パターンから封止体の側面及び上面まで延在し、かつランド部に電気的に接続される連結用配線とから下側の半導体装置を構成し、封止体の上面に設けた複数のランドに上側の半導体装置の外部端子を搭載することで、積層型半導体装置を構成するものである。
このような積層型半導体装置においては、封止部に設けた連結用配線が露出した構成となっており、選別工程や実装基板への搭載工程で、半導体装置をハンドリングする際に連結用配線に接触してしまい、連結用配線が破損または断線してしまう恐れがある。また、上記工程において、異物等が積層型半導体装置の連結用配線上に付着した場合には、連結用配線がショートしてしまう恐れもある。さらに、積層型半導体装置を実装基板へ搭載し、電子装置に組み込んだ後でも、連結用配線が露出しているため、連結用配線のショートが発生する恐れがある。
さらに、この積層型半導体装置は、封止部上に連結用配線を露出して形成しているため、携帯電話等の小型モバイル機器等に搭載された場合には、落下等の衝撃によって封止部からランドや連結用配線が剥がれてしまう恐れもあり、接続強度面でも問題となる可能性がある。そのため、積層型半導体装置の信頼性を十分に確保できない可能性がある。
そこで、本発明の目的は、信頼性が高く、かつ薄型の半導体装置およびその製造方法を提供することにある。
また、本発明の他の目的は、信頼性が高く、かつ小型の半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
上記目的を達成するため、本発明の半導体装置は、所定パターンの配線を有する配線基板と、前記配線基板上に搭載されかつ電極が接続手段を介して前記配線基板の前記配線に電気的に接続される少なくとも１つの半導体チップと、前記配線基板の一部の上に形成され、前記半導体チップ及び前記接続手段を覆う絶縁性樹脂からなる第１の封止体であって、前記半導体チップの上方に形成される上面と、該上面から前記配線基板の前記半導体チップが搭載されている面に至る側面とを有する第１の封止体と、前記第１の封止体の前記上面の上に設けられた複数の連結用端子と、前記配線基板の前記半導体チップが搭載されている面から前記第１の封止体の前記側面を介して前記上面まで延在し、前記配線基板の前記配線と前記複数の連結用端子とを電気的に接続する複数の連結用配線と、前記複数の連結用配線を覆う絶縁性樹脂からなる第２の封止体と、を有する。
また、本発明の半導体装置の製造方法は、所定パターンの配線を有する配線基板の上に少なくとも１つの半導体チップを搭載する工程と、前記半導体チップの電極を接続手段を介して前記配線基板の前記配線に電気的に接続する工程と、前記配線基板の一部の上に、前記配線の一部を露出させた状態で、前記半導体チップ及び前記接続手段を覆い、かつ前記半導体チップの上方に形成される上面と、該上面から前記配線基板の前記半導体チップが搭載されている面に至る側面とを有する絶縁性樹脂からなる第１の封止体を形成する工程と、前記第１の封止体の前記上面の上に複数の連結用端子を設ける工程と、前記配線基板の前記半導体チップが搭載されている面から前記第１の封止体の前記側面を介して前記上面まで延在し、前記配線基板の前記配線と前記複数の連結用端子とを電気的に接続する複数の連結用配線を設ける工程と、前記複数の連結用配線を覆う絶縁性樹脂からなる第２の封止体を形成する工程と、を有する。
本発明によれば、信頼性が高く、かつ薄型で小型の半導体装置およびその製造方法を提供することができる。
次に、本発明の実施形態について図面を参照して説明する。
［第１の実施例］
図１乃至図１５は本発明の第１の実施例の半導体装置及びその製造方法に係わる図である。そのうちの図１乃至図６は半導体装置の構造に係わる図であり、図７乃至図１５は半導体装置の製造方法に係わる図である。
積層型半導体装置は複数の半導体装置を多段に積層した半導体装置である。本実施例では積層型半導体装置の下側の半導体装置について説明する。
本実施例における積層型半導体装置１は、図１及び図２に示すように、下段の半導体装置１０と、この下段の半導体装置１０上に積層される上段の半導体装置４０とを有している。下段の半導体装置１０は、各種電子装置の実装基板（配線基板）に実装される外部電極端子を下面に有し、上段の半導体装置４０の下面の外部電極端子が接続される端子を上面に有する構造となる。この構造の半導体装置を、説明の便宜上第１の半導体装置１０とも呼称する。また、上段の半導体装置４０は、外部に露出して設けられる端子は下面の外部電極端子だけである。この構造の半導体装置を、説明の便宜上第２の半導体装置４０と呼称する。
下段の半導体装置（第１の半導体装置）１０は、図３乃至図４に示すように、外観的には四角形の配線基板１１と、この配線基板１１の第１の面（上面）に封止体１２と、配線基板１１の第１の面の反対面となる第２の面（図４では下面）に形成された複数の電極（外部電極端子）１３とで構成されている。外部電極端子１３は、図１及び図２に示すように、四角形の配線基板１１の各辺に沿って４列に設けられている。
配線基板１１は、例えば、厚さ０．２５ｍｍのガラス・エポキシ樹脂配線基板からなり、図４に示すように、第１の面及び第２の面に所定パターンの配線１４，１５を有している。これら配線１４，１５は、配線基板１１の上下面間を貫通する配線１６で接続されている。配線基板１１の第１の面及び第２の面には、図示しないが、選択的に絶縁膜（ソルダーレジスト膜）が設けられている。従って、配線基板１１の第１の面及び第２の面には部分的に配線１４，１５が露出するようになる。第１の面に露出する配線１４は接続パッド１７となり、第２の面に露出する配線１５は電極（外部電極端子）１３を形成するための端子形成パッド１８となる。
配線基板１１の第１の面には第１の半導体チップ１９が搭載される。第１の半導体チップ１９は第１の面及び第１の面の反対面となる第２の面を有し、第２の面が配線基板１１に絶縁性の接着材２０を介して固定される。第１の半導体チップ１９の第１の面には電極が複数設けられている。これら電極は四角形の第１の半導体チップ１９の各辺の近傍に各辺に沿って設けられている。これら電極は導電性のワイヤ２１によって一部の接続パッド１７に電気的に接続されている。
また、第１の半導体チップ１９の第１の面には絶縁性の接着剤２２を介して第２の半導体チップ２３が固定される。第２の半導体チップ２３は第１の面及び第１の面の反対面となる第２の面を有し、第２の半導体チップ２３の第２の面が第１の半導体チップ１９に接続される。第２の半導体チップ１９の第１の面（上面）には電極が複数設けられている。これら電極は四角形の第２の半導体チップ２３の各辺の近傍に各辺に沿って設けられている。これら電極は導電性のワイヤ２４によって一部の接続パッド１７に電気的に接続されている。
封止体１２は、第１の封止体２５と第２の封止体２８とから構成される。第１の封止体２５は、配線基板１１の第１の面（上面）に選択的に設けられ、第１の半導体チップ１９、第２の半導体チップ２３及びワイヤ２１，２４等を覆う。本実施例では、配線基板１１の外周部は第１の封止体２５の外周縁から外側に配線１４が突出する構造になっている。第１の封止体２５は、トランスファモールディングによって形成される。第１の封止体２５は、配線基板１１に相似形となる四角形の上面と、この上面の各辺に連なり、配線基板１１の第１の面（上面）に到達する傾斜した側面とからなり、四角形台状の構造になっている。
また、第１の封止体２５の外周縁から突出する配線基板１１部分の第１の面（上面）には配線１４の一部が露出するすようになっている。即ち、第１の封止体２５から外れた配線基板１１部分には配線１４が露出している。そして、露出する配線部分には、例えば、銅からなる連結用配線２６が重ねて形成されている。この連結用配線２６は、配線基板１１の第１の面上から第１の封止体２５の側面を通り、第１の封止体２５の上面にまで延在している。第１の封止体２５の上面に延在する連結用配線２６の先端部分は、図３に示すように、連結用接続パッド２７と呼称する円形の端子を形成している。なお、連結用接続パッド２７は必ずしも円形でなくともよく、四角形等他の形状でもよい。
そして、配線基板１１の第１の面及び第１の封止体２５上には、第２の封止体２８が設けられている。第２の封止体２８は、配線基板１１の第１の面上から第１の封止体２５の側面を通り、第１の封止体２５の上面に延在する連結用配線２６を覆う。第２の封止体２８は、トランスファモールディングによって形成され、四角形状の構造になっている。尚、第２の封止体２８は、連結用配線を覆うものであれば良く、ポッティング等で形成しても良い。第２の封止体２８は、配線基板の第１の面と第１の封止体２５の上面を覆うが、図４に示すように第１の封止体２５の上面に設けた連結用接続パッド２７は露出するように構成されている。このように露出された連結用接続パッド２７上に上段の半導体装置４０の下面の外部電極端子が重ねて接続されることになる（図２参照）。また第２の封止体２８は、連結用接続パッドの周囲を覆うように構成することで、連結用接続パッドを剥がれ難く構成することができる。
上段の半導体装置（第２の半導体装置）４０は、図５及び図６に示すように、外観的には四角形の配線基板４１と、この配線基板４１の第１の面（図７では上面）側に重ねて一致して形成された四角形の封止体４２と、配線基板４１の第１の面（上面）の反対面となる第２の面（下面）に形成された複数の電極（外部電極端子）４３とで構成されている。外部電極端子４３は、図５及び図６に示すように、四角形の配線基板４１の各辺に沿って３列に設けられている。
配線基板４１は、例えば、厚さ０．２５ｍｍのガラス・エポキシ樹脂配線基板からなり、図６に示すように、第１の面（上面）及び第２の面（下面）に所定パターンの配線４５，４６を有している。これら配線４５，４６は、配線基板４１の上下面間を貫通する配線４７で接続されている。配線基板４１の第１の面及び第２の面には、図示しないが、選択的に絶縁膜（ソルダーレジスト膜）が設けられている。従って、配線基板４１の第１の面及び第２の面には部分的に配線４５，４６が露出するようになる。第１の面に露出する配線４５は接続パッド４８となり、第２の面に露出する配線４６は電極（外部電極端子）４３を形成するための端子形成パッド４９となる。
配線基板４１の第１の面（上面）には半導体チップ５０が絶縁性の接着剤５１を介して固定されている。半導体チップ５０は第１の面（図７では上面）に図示しない電極を有している。この電極と配線基板４１の接続パッド４８は導電性のワイヤ５２によって電気的に接続されている。
このような上段の半導体装置４０は、図２に示すように、下段の半導体装置１０に積層されて積層型半導体装置１となる。即ち、上段の半導体装置４０の外部電極端子４３が下段の半導体装置１０の第１の封止体２５の上面に位置する連結用配線２６の連結用接続パッド２７に重ねて接続されることによって積層型半導体装置１が製造される。上段の半導体装置４０の外部電極端子４３は、例えば、Ｓｎ−Ａｇ−Ｃｕからなる半田ボールで形成されている。従って、下段の半導体装置１０上に上段の半導体装置４０を位置決めして重ね、半田をリフローして一次的に溶融することによって、外部電極端子４３は連結用接続パッド２７に接続される。
つぎに、図７乃至図１５を参照しながら積層型半導体装置１の製造方法について説明する。図７は上段の半導体装置４０の製造方法を示す図であり、図８は下段の半導体装置１０の製造方法の一部を示す図である。図９は下段の半導体装置１０の製造方法の一部を示す図である。
最初に、図７（ａ）〜（ｆ）を参照しながら、上段の半導体装置（第２の半導体装置）４０の製造方法について説明する。
まず、図７（ａ）に示すように、配線基板からなる配線母基板６０を準備する。配線母基板６０は、区画され、矩形枠状の枠部６１と、この枠部６１の内側に縦横に整列形成（マトリックス状）された複数の製品形成部６２とを有している。配線母基板６０は、製造の最終段階で製品形成部６２の外周縁に沿って縦横に切断され、各製品形成部６２は上段の半導体装置４０になる。従って、配線母基板６０は切断によって配線基板４１になる。製品形成部６２の構造は、既に図５及び図６で説明した配線基板４１の構造そのものであることから、製品形成部６２の構造説明は省略する。図７（ａ）では製品形成部６２は小さな四角形で示してある。また、配線母基板６０の第１の面（上面）は配線基板４１の第１の面（上面）であり、同様に製品形成部６２の第２の面（下面）も配線基板４１の第２の面（下面）である。従って、配線母基板６０及び製品形成部６２の第１の面及び第２の面を、第１の面、第２の面として説明する。
つぎに、図７（ｂ）に示すように、各製品形成部６２の第１の面の所定位置に半導体チップ５０を固定する。半導体チップ５０は第１の面に図示しない電極を有していることから、第１の面の反対面となる第２の面を絶縁性の接着剤５１を介して配線母基板６０の第１の面に固定する。なお、図７（ｂ）〜（ｅ）において、隣接する一対の一点鎖線間が製品形成部６２である。
つぎに、図７（ｃ）に示すように、各製品形成部６２において、半導体チップ５０の第１の面の図示しない電極と配線母基板６０の第１の面の接続パッド４８をワイヤ５２で電気的に接続する。
つぎに、図７（ｄ）に示すように、一括モールドを行い、配線母基板６０の枠部６１の内側領域全体に絶縁性の樹脂からなる封止体４２を形成する。封止体４２は、例えば、トランスファモールディング装置を使用して形成する。
つぎに、図７（ｅ）に示すように、配線母基板６０の各製品形成部６２の第２の面の端子形成パッド４９に外部電極端子４３を重ねて形成する。外部電極端子４３は、例えば、直径２５０μｍの半田ボールで形成したバンプ電極となる。バンプ電極の状態では、外部電極端子４３は１５０μｍの厚さになる。
つぎに、配線母基板６０及び封止体４２を各製品形成部６２の境界線で切断して個片化し、複数の上段の半導体装置４０を製造する。配線母基板６０は上記の切断によって配線基板４１になる。
下段の半導体装置（第１の半導体装置）１０の製造においては、最初に、図８（ａ）に示すように、配線基板からなる配線母基板７０を準備する。また、第１の面及びその反対面となる第２の面を有し、第１の面にワイヤ接続用の電極を有する第１の半導体チップ及び第２の半導体チップも準備される。
配線母基板７０は、区画され、矩形枠状の枠部７１と、この枠部７１の内側に縦横に整列形成（マトリックス状）された複数の製品形成部７２を有している。配線母基板７０は、製造の最終段階で製品形成部７２の外周縁に沿って縦横に切断され、各製品形成部７２は下段の半導体装置１０になる。従って、配線母基板７０は切断によって配線基板１１になる。製品形成部７２の構造は、既に図３及び図４で説明した配線基板１１の構造そのものであることから、製品形成部７２の構造説明は省略する。図８（ａ）では製品形成部７２は小さな四角形で示してある。また、配線母基板７０の第１の面（上面）は配線基板１１の第１の面（上面）であり、同様に製品形成部７２の第２の面（下面）も配線基板１１の第２の面（下面）である。従って、配線母基板７０及び製品形成部７２の第１の面及び第２の面を、第１の面、第２の面として説明する。
つぎに、図８（ｂ）に示すように、各製品形成部７２の第１の面の所定位置に絶縁性の接着剤２０を介して第１の半導体チップ１９を固定する。そして、第１の半導体チップ１９の第１の面には、第２の半導体チップ２３を絶縁性の接着材２２を介して固定する。これにより第１の半導体チップ１９と第２の半導体チップ２３が配線母基板の製品形成部７２に搭載される。なお、図８（ｂ）〜（ｄ）及び図９（ａ）〜（ｃ）において、隣接する一対の一点鎖線間が製品形成部７２である。
つぎに、図８（ｃ）に示すように、第１の半導体チップ１９の電極と、該第１の半導体チップ１９から外れた位置にある配線母基板７０に設けられた接続パッド１７を導電性のワイヤ２１で、また第２の半導体チップ２３の電極と接続パッド１７を導電性のワイヤ２４で接続する。ワイヤ２４のループ高さは、第２の半導体チップ２３の上面から１００μｍ以下と低くして下段の半導体装置１０の高さを極力低くするように配慮されている。実施例では、第２の半導体チップ２３は第１の半導体チップ２０よりも小さく、全体が第１の半導体チップ１９の外周縁よりも内側に位置しているが、第２の半導体チップ２３の電極にワイヤを接続するときに支障がなければ、第２の半導体チップ２３の外周縁は第１の半導体チップ１９の外周縁よりも突出するようなサイズの第２の半導体チップ２３であってもよい。
つぎに、図８（ｄ）に示すように、配線母基板７０の各製品形成部７２の第１の面に独立した第１の封止体２５を形成する。第１の封止体２５は絶縁性の樹脂で形成され、第１の半導体チップ１９，第２の半導体チップ２３及びワイヤ２１、２４等を覆う。第１の封止体２５は、例えば、トランスファモールディング装置を用いて形成する。このトランスファモールディング装置におけるモールド金型の第１の封止体２５を形成するキャビティ（窪み）には、個々にキャビティの底部分から樹脂が注入されて第１の封止体２５が形成される。この第１の封止体２５は、露出した部分が、上面と、この上面に連なり製品形成部７２の第１の面に至る傾斜した側面とからなっている。また、製品形成部７２の第１の面の配線１４の一部は第１の封止体２５から外れて露出している。
つぎに、図９（ａ）に示すように、各製品形成部７２において、製品形成部７２の第１の面から封止体１２の側面及び上面まで延在する連結用配線２６を形成する。この連結用配線２６は、図４に示すように、第１の封止体２５から外れて露出した配線１４に重なり電気的に接続されている。第１の封止体２５の上面に延在する連結用配線２６の先端部分は連結用接続パッド２７（図３参照）となっている。この連結用接続パッド２７上は、上段の半導体装置４０の下面の外部電極端子４３が重ねて接続される端子となっている。
ここで、連結用配線２７の形成方法について、図１０乃至図１４を参照しながら説明する。図１０は下段の半導体装置１０の製造工程において、配線母基板７０に第１の封止体２５を形成した状態を示す製品形成部７２の平面図である。四角形の封止体１２の周辺からそれぞれ突出して描かれる線が配線１４である。
最初に、配線母基板７０の第１の面にマスク７３を形成する。図１１は第１の封止体２５上等にマスク７３を形成した状態の配線母基板７０の製品形成部７２を示す断面図であり、図１２は平面図である。図１１では、マスク７３は斜線部分であり、第１の封止体２５の表面及び配線母基板７０の第１の面上に位置している。このマスク７３は、アルミニウムやステンレス鋼などからなる一枚の金属板をパターニングしかつ成形して第１の封止体２５の表面及び第１の面に密着できる構造になっている。図１３では、円とその円に連なる部分が貫通孔（スリット）７４である。この各スリット７４が各連結用配線２６及び連結用接続パッド２７と一致するパターンとなっている。スリット７６の直線部分の先端部分は配線１４に重なっている。
つぎに、図１３に示すように、配線母基板７０の製品形成部７２の第１の面全域上に、金属粒子（例えば、銅の粒子）を含むインク７５をインクジェットノズル７６で均一に塗布して（吹き付けて）、均一の厚さのインク層７７を形成する。
つぎに、スリット７４に充填されたインク層７７の形状を損なうことのないようにマスク７３を配線母基板７０から取り外す。
つぎに、配線母基板７０及び第１の封止体２５の表面に残留したインク層７７を硬化処理する。硬化処理は、例えば、１６０〜１７０℃の温度で３０分処理する。この硬化処理によって、インクに含まれるバインダー等の有機成分が除去されて導体層が形成され、図１４に示すように、連結用配線２６及び連結用接続パッド２７が形成される。第１の封止体２５の上面から側面を通り、製品形成部７２の第１の面に至って延在する連結用接続パッド２６は、図４に示すように、配線１４に重なり電気的に接続される構造になる。これにより、第１の封止体２５の外側に露出する各配線１４は各連結用配線２６によって第１の封止体２６の上面に引き出されるため、第１の封止体２５の上面の連結用接続パッド２７が各配線１４の引き出し端子となる。
つぎに、図９（ｂ）に示すように、配線母基板７０の第１の面と第１の封止体２５上に、連結用配線２６を覆う第２の封止体２８を形成する。第２の封止体２８は、トランスファモールディングによって形成され、四角形状の構造になっている。また図４に示すように第１の封止体２５の上面に設けた連結用接続パッド２７は第２の封止体２８から露出するように構成されている。
ここで、第２の封止体２８の形成方法について、図１５を参照しながら説明する。図１５（ａ）〜（ｃ）は下段の半導体装置１０の製造において、配線母基板７０に第２の封止体２８を形成するフローを示す製品形成部７２の断面図である。
配線母基板から第１の封止体２５上に連結用配線２６及び連結用接続パッド２７を形成した後、配線母基板７０はトランスファモールディング装置におけるモールド金型の上型７８と下型７９との間に位置決め配置される。トランスファモールディング装置の上型７８には複数の凸部８０が設けられている。上型の凸部８０は、第１の封止体２５の連結用接続パッド２７に対応した部位にそれぞれ配設されている。そして上型７８と下型７９により配線母基板７０を型閉めした際に、図１５（ａ）に示すように、上型７８の凸部８０がそれぞれ配線母基板７０の第１の封止体２５上に形成した連結用接続パッド２７に接触される。
つぎに、型閉めされた上型７８と下型７９により形成された空間に、モールド金型の図示しないゲートから樹脂を注入する。図１５（ｂ）に示すように、樹脂が充填された後、樹脂を加熱硬化させる。樹脂が硬化された後、モールド金型から配線母基板７０を取り出す。ここで、上型７８の凸部８０が、第１の封止体２５上に形成した連結用接続パッド２７に密着された状態で、第２の封止体２８を形成しているため、第２の封止体２８の上部から連結用接続パッド２７が露出される構造となる。なお、第２の封止体２８は、連結用配線を覆うものであれば良く、ポッティング等で形成しても良い。このように露出された連結用接続パッド２７上に上段の半導体装置４０の下面の外部電極端子が重ねて接続されることが可能になる。
つぎに、図９（ｃ）に示すように、配線母基板７０の各製品形成部７２の第２の面の端子形成パッド１８に外部電極端子１３を重ねて形成する。外部電極端子１３は、例えば、直径２５０μｍの半田ボールで形成したバンプ電極となる。バンプ電極の状態では、外部電極端子１３は２００μｍの厚さになる。連結用配線２６は第２の封止体２８で覆われているため、外部端子形成する工程等、その後の工程での連結用配線２６への異物の付着や断線、さらには剥がれを防止でき、配線母基板の取扱いが容易になる。
つぎに、配線母基板７０を各製品形成部７２の境界線で切断して個片化し、図９（ｄ）に示すように、複数の下段の半導体装置１０を製造する。配線母基板７０は上記の切断によって配線基板１１になる。上記の切断は、たとえば図示しないダイシングテープに配線母基板の第２の封止体を貼着固定した状態で、図示しないダイシング装置によって行われ、各々の半導体装置１０が個片化される。ここで、第２の封止体２８を設けたことにより、ダイシングテープに配線が直接貼着固定されることがなくなるため、配線剥がれを低減できる。
つぎに、下段の半導体装置１０の上に上段の半導体装置４０を位置決めする。その後、下段の半導体装置１０の上に上段の半導体装置４０を重ね、かつ上段の半導体装置４０の外部電極端子４３を一時的に加熱処理（リフロー）して下段の半導体装置１０の第１の封止体１２の上面の連結用接続パッド２７に接続する。これにより、図１及び図２に示すような積層型半導体装置１が製造される。
本実施例によれば、以下の効果を得ることができる。
（１）下段の半導体装置１０においては、第１の封止体２５を設けた配線基板１１の上面（第１の面）の一部の配線１４は第１の封止体２５から外れて露出し、この露出した配線１４に電気的に接続される連結用配線２６が第１の封止体２５の上面上にまで延在して位置している。連結用配線２６は第２の封止体２８により覆われ、下段の半導体装置の上面には連結用接続パッドが露出されている。そして、第２の封止体２８の上面から露出した各連結用接続パッド２７に、上段の半導体装置４０の下面（配線基板４１の第２の面）の電極（外部電極端子）４３が電気的に接続される構造となっている。下段の半導体装置１０の第１の封止体２５内に複数の半導体チップ（例えば、第１の半導体チップ１９及び第２の半導体チップ２３）を重ねて搭載すると必然的に封止体の厚さ（高さ）が厚く（高く）なる。しかし、上段の半導体装置４０の電極（外部電極端子）４３の厚さ（高さ）は、下段の半導体装置１０の第１の封止体の上面に設けた連結用配線部分（連結用接続パッド３２）に重ねて接続する構造であることから、下段の半導体装置１０の封止体１２の厚さに左右されることなく薄くできる。この結果、積層型半導体装置１の薄型化が達成できる。上段の半導体装置４０の電極（外部電極端子）４３は、例えば、半田ボール等によって形成するバンプ電極であるが、この半田ボールも、２００〜３００μｍ程度の直径にすることができるため、積層型半導体装置１の薄型化が可能になる。
（２）下段の半導体装置１０において、第１の封止体を設けた配線基板１１の上面（第１の面）の一部の配線１４を第１の封止体２５から外れて露出させるため、配線基板１１の外周部は第１の封止体２５の外側に突出する構造になる。第１の封止体の外周縁から突出する配線基板１１の突出長さは、配線基板１１に設ける配線１４と連結用配線２６とを電気的に接続するためでよいことから、バンプ電極を配置する構造に比較して配線基板外周部分の突出長さを短くでき、積層型半導体装置１の小型化が達成できる。
（３）下段の半導体装置１０において、少なくとも配線基板１１から第１の封止体２５の上面に設けた連結用配線２６を覆う第２の封止体２８を設ける。これにより第２の封止体２８の上面は、連結用接続パッド２７のみが露出される構成となっている。そのため、連結用配線２６への異物付着によるショートや、連結用配線形成以降の工程での連結用配線２６への接触等による断線等を防止することができ、半導体装置の信頼性を向上できる。
（４）上記（１）乃至（３）により、信頼性の高い、積層型半導体装置１の小型・薄型化が達成できることになる。
（５）下段の半導体装置１０及び上段の半導体装置４０には、それぞれ複数の半導体チップを積層して搭載できることから、高密度・高集積度の積層型半導体装置１となる。
（６）下段の半導体装置１０では、封止体１２の上面２９に上段の半導体装置４０との接続を行う接続部分（連結用配線部分：連結用接続パッド２７）を配置する構造であることから、接続部分の配置に制約がなくなり、積層型半導体装置１の設計の自由度が高くなる。
［第２の実施例］
図１６は本発明の第２の実施例に係る半導体装置の製造方法に係わる図である。第２の実施例は、第１の実施例の半導体装置の製造方法において、下段の半導体装置１０の連結用配線２６を覆う第２の封止体２８を形成する他の方法に係わるものである。
第１の封止体２５上に連結用配線２６を形成する工程までは実施例１と同様に行われる。つぎに、本実施例では、図１６（ａ）に示すように、第１の封止体２５上に形成した連結用接続パッド２７上に、所定の厚さで半田等からなる金属層８１をそれぞれ形成する。金属層の厚さは、連結用配線の上部に樹脂が回り込む程度の厚さがあればよい。
つぎに、配線母基板７０はトランスファモールディング装置におけるモールド金型の上型７８と下型７９との間に位置決め配置される。本実施例では、連結用配線２６上に金属層を設けるように構成しているため、第１の実施例でモールド金型に設けた凸部が不要となる。そして上型７８と下型７９により配線母基板７０を型閉めした際には、図１６（ｂ）に示すように、連結用配線２６上に設けた金属層８１が上型７８に接触され、連結用配線２６の上方に樹脂が回り込む空間が構成できる。
つぎに、型閉めされた上型７８と下型７９により形成された空間に、モールド金型の図示しないゲートから樹脂を注入する。図１６（ｃ）に示すように、樹脂が充填された後、樹脂を加熱硬化させる。樹脂が硬化された後、モールド金型から配線母基板７０を取り出すことで、図１６（ｄ）に示すような、連結用接続パッド上に形成した複数の金属層８１が第２の封止体２８の上面から露出された配線母基板が得られる。ここで、連結用配線２５上に形成した金属層８１が、モールド金型に密着した状態で、第２の封止体を形成しているため、第２の封止体２８の上部から連結用接続パッド２７のみが露出される構造となる。これによりモールド金型は共通して利用可能になる。
この実施例によれば、連結用接続パッド上に金属層を形成し、連結用接続パッド上に樹脂を回り込むように構成したことにより、モールド金型に品種対応の凸部を設ける必要がなくなり、生産性が向上できる。これにより、半導体装置の製造コストを低減することができる。
［第３の実施例］
図１７は本発明の第３の実施例に係る半導体装置の製造方法に係わる図である。第３の実施例３は、第１の実施例の半導体装置の製造方法において、下段の半導体装置１０の連結用配線２６を覆う第２の封止体２８を形成する他の方法に係わるものである。
第１の封止体２５上に連結用配線２６を形成する工程までは実施例１と同様に行われる。つぎに、本実施例では、図１７（ａ）に示すように、第１の封止体２５上に形成した連結用接続パッド２７上に、ボール状の接続部である半田ボール８２をそれぞれ搭載する。半田ボール８２は、例えばフラックスを介して連結用接続パッド２７に接着固定され、リフローすることで搭載される。
つぎに、配線母基板７０はトランスファモールディング装置におけるモールド金型の上型７８と下型７９との間に位置決め配置される。本実施例では、半田ボールを覆うように封止するため、モールド金型に凸部は不要となる。そして上型７８と下型７９により配線母基板７０を型閉めし、型閉めされた上型７８と下型７９により形成された空間に、モールド金型の図示しないゲートから樹脂を注入する。図１７（ｂ）に示すように、樹脂が充填された後、樹脂を加熱硬化させる。樹脂が硬化された後、モールド金型から配線母基板７０を取り出すことで、図１７（ｃ）に示すように、配線母基板７０と第１の封止体２５の上面全体を覆う第２の封止体２８が形成される。連結用接続パッド２７上に形成された半田ボールも第２の封止体に覆われる。
つぎに、配線母基板の第２の封止体２８を研磨し、第２の封止体２８の上面から連結用接続パッド上に搭載された半田ボールを露出させる。これにより、図１７（ｄ）に示すように、第２の封止体の上面から複数の半田ボールが露出される。この露出された半田ボールに上段の半導体装置４０の外部電極端子が接続されることで、上段の半導体装置と電気的に接続される。
この実施例によれば、連結用接続パッド上に半田ボールを搭載し、その半田ボールも覆うように全体的に封止するように構成したことにより、モールド金型に品種対応の凸部を設ける必要がなくなり、生産性が向上できる。さらに狭い空間を樹脂封止することがなくなるように構成されており、樹脂の流動性が向上できる。また第２の封止体２８の上面、上段の半導体装置の搭載面を研磨することで形成しているため、上段の半導体装置の搭載面の平坦性を向上できる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記の実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施例では、下段の半導体装置１０の製造において、第１の封止体２５上にマスクを搭載し、インクジェットで金属粒子を吹き付け、連結用配線及び連結用接続パッドを形成する場合について説明したが、これに限定されるものではなく、例えば第１の封止体２５上の配線形成部分に凹部を形成し、その凹部に金属粒子を流し込むことで連結用配線及び連結用接続パッドを形成する等、他の手法で連結用配線及び連結用接続パッドを形成してもよい。
また上段の半導体装置としてＢＧＡ型の半導体装置を積層した場合について説明したが、上段の半導体装置はこれに限定されるものでなく、ＱＦＮ等のリードフレームを用いた半導体装置あるいはチップコンデンサ等の受動部品を搭載していてもよい。
本発明の第１の実施例に係る半導体装置を示す平面図である。 図１に示した半導体装置の側面断面図である。 図１に示した半導体装置を構成する第１の半導体装置を示す平面図である。 図３に示した第１の半導体装置の側面断面図である。 図１に示した半導体装置を構成する第２の半導体装置を示す平面図である。 図５に示した第２の半導体装置の側面断面図である。 第２の半導体装置の製造工程を示す図である。 第１の半導体装置の製造工程を示す図である。 第１の半導体装置の製造工程を示す図である。 第１の半導体装置の製造工程において、配線母基板に第１の封止体を形成した状態を示す製品形成部の平面図である。 第１の封止体上等にマスクを形成した状態の配線母基板の製品形成部を示す断面図である。 第１の封止体上等にマスクを形成した状態の配線母基板の製品形成部を示す平面図である。 配線母基板の製品形成部の第１の面全域上に、金属粒子を含むインクをインクジェットノズルで均一に塗布して、均一の厚さのインク層を形成する工程を示す図である。 配線母基板及び第１の封止体の上に形成された連結用配線及び連結用接続パッドを示す平面図である。 配線母基板の上に第２の封止体を形成する工程を示す図である。 本発明の第２の実施例に係る半導体装置の製造方法を示す図である。 本発明の第３の実施例に係る半導体装置の製造方法を示す図である。
符号の説明
１ 積層型半導体装置
１０ 第１の半導体装置
１１ 配線基板
１４，１５ 配線
１９ 第１の半導体チップ
２１，２４ ワイヤ
２３ 第２の半導体チップ
２５ 第１の封止体
２６ 連結用配線
２７ 連結用接続パッド
２８ 第２の封止体
４０ 第２の半導体装置

Claims (6)

  1. 所定パターンの配線を有する配線基板と、
    前記配線基板上に搭載されかつ電極が接続手段を介して前記配線基板の前記配線に電気的に接続される少なくとも１つの半導体チップと、
    前記配線基板の一部の上に形成され、前記半導体チップ及び前記接続手段を覆う絶縁性樹脂からなる第１の封止体であって、前記半導体チップの上方に形成される上面と、該上面から前記配線基板の前記半導体チップが搭載されている面に至る側面とを有する第１の封止体と、
    前記第１の封止体の前記上面の上に設けられた複数の連結用端子と、
    前記配線基板の前記半導体チップが搭載されている面から前記第１の封止体の前記側面を介して前記上面まで延在し、前記配線基板の前記配線と前記複数の連結用端子とを電気的に接続する複数の連結用配線と、
    前記複数の連結用配線を覆う絶縁性樹脂からなる第２の封止体と、
    を有する半導体装置。
  2. 前記第２の封止体は前記複数の連結用端子の周囲をさらに覆っている、請求項１に記載の半導体装置。
  3. 所定パターンの配線を有する配線基板の上に少なくとも１つの半導体チップを搭載する工程と、
    前記半導体チップの電極を接続手段を介して前記配線基板の前記配線に電気的に接続する工程と、
    前記配線基板の一部の上に、前記配線の一部を露出させた状態で、前記半導体チップ及び前記接続手段を覆い、かつ前記半導体チップの上方に形成される上面と、該上面から前記配線基板の前記半導体チップが搭載されている面に至る側面とを有する絶縁性樹脂からなる第１の封止体を形成する工程と、
    前記第１の封止体の前記上面の上に複数の連結用端子を設ける工程と、
    前記配線基板の前記半導体チップが搭載されている面から前記第１の封止体の前記側面を介して前記上面まで延在し、前記配線基板の前記配線と前記複数の連結用端子とを電気的に接続する複数の連結用配線を設ける工程と、
    前記複数の連結用配線を覆う絶縁性樹脂からなる第２の封止体を形成する工程と、
    を有する半導体装置の製造方法。
  4. 前記第２の封止体を形成する工程は、前記絶縁性樹脂を前記複数の連結用端子の周囲も覆うように配置することを含む、請求項３に記載の半導体装置の製造方法。
  5. 前記複数の連結用端子の上に所定の厚さを有する複数の金属層を形成する工程をさらに有し、
    前記第２の封止体を形成する工程は、前記複数の金属層に金型を当接させ、前記配線基板と前記金型との間に形成された空間内に前記絶縁性樹脂を充填することにより、前記複数の連結用配線及び前記複数の連結用端子の周囲を覆う前記第２の封止体を形成することを含む、請求項４に記載の半導体装置の製造方法。
  6. 前記複数の連結用端子の上にボール状の複数の接続部を形成する工程をさらに有し、
    前記第２の封止体を形成する工程は、前記配線基板の前記半導体チップが搭載されている面の上に、前記複数の連結用配線、前記第１の封止体および前記複数の接続部を完全に覆うように絶縁性樹脂を形成してこれを硬化させた後、該絶縁性樹脂の上面を前記複数の接続部が露出するまで研磨することを含む、請求項４に記載の半導体装置の製造方法。
JP2007266325A 2007-10-12 2007-10-12 半導体装置およびその製造方法 Ceased JP2009094434A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007266325A JP2009094434A (ja) 2007-10-12 2007-10-12 半導体装置およびその製造方法
US12/285,719 US7935576B2 (en) 2007-10-12 2008-10-14 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007266325A JP2009094434A (ja) 2007-10-12 2007-10-12 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2009094434A true JP2009094434A (ja) 2009-04-30

Family

ID=40533391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007266325A Ceased JP2009094434A (ja) 2007-10-12 2007-10-12 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7935576B2 (ja)
JP (1) JP2009094434A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952513B2 (en) 2010-12-31 2015-02-10 Samsung Electronics Co., Ltd. Stack type semiconductor package and method of fabricating the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044110A (ja) * 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
JP5259369B2 (ja) * 2008-12-16 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9355962B2 (en) * 2009-06-12 2016-05-31 Stats Chippac Ltd. Integrated circuit package stacking system with redistribution and method of manufacture thereof
JP6635605B2 (ja) * 2017-10-11 2020-01-29 国立研究開発法人理化学研究所 電流導入端子並びにそれを備えた圧力保持装置及びｘ線撮像装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0392047U (ja) * 1989-12-29 1991-09-19
JPH1050772A (ja) * 1996-07-26 1998-02-20 Hitachi Ltd 半導体装置およびその製造方法
JP2005302765A (ja) * 2004-04-06 2005-10-27 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
WO2006028155A1 (ja) * 2004-09-08 2006-03-16 Nec Corporation モジュール型電子部品及び電子機器
JP2006294687A (ja) * 2005-04-06 2006-10-26 Toshiba Corp 積層型半導体装置およびその製造方法
JP2007123595A (ja) * 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
JP2007287922A (ja) * 2006-04-17 2007-11-01 Elpida Memory Inc 積層型半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
DE10250538B4 (de) * 2002-10-29 2008-02-21 Infineon Technologies Ag Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
JP2004172157A (ja) 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
JP3917946B2 (ja) 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
DE10360708B4 (de) * 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0392047U (ja) * 1989-12-29 1991-09-19
JPH1050772A (ja) * 1996-07-26 1998-02-20 Hitachi Ltd 半導体装置およびその製造方法
JP2005302765A (ja) * 2004-04-06 2005-10-27 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
WO2006028155A1 (ja) * 2004-09-08 2006-03-16 Nec Corporation モジュール型電子部品及び電子機器
JP2006294687A (ja) * 2005-04-06 2006-10-26 Toshiba Corp 積層型半導体装置およびその製造方法
JP2007123595A (ja) * 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
JP2007287922A (ja) * 2006-04-17 2007-11-01 Elpida Memory Inc 積層型半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952513B2 (en) 2010-12-31 2015-02-10 Samsung Electronics Co., Ltd. Stack type semiconductor package and method of fabricating the same

Also Published As

Publication number Publication date
US7935576B2 (en) 2011-05-03
US20090096097A1 (en) 2009-04-16

Similar Documents

Publication Publication Date Title
JP5598787B2 (ja) 積層型半導体装置の製造方法
US20220051973A1 (en) Semiconductor package and manufacturing method thereof
US7851894B1 (en) System and method for shielding of package on package (PoP) assemblies
JP5280014B2 (ja) 半導体装置及びその製造方法
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US7579690B2 (en) Semiconductor package structure
KR102192569B1 (ko) 전자 부품 패키지 및 그 제조방법
US8623753B1 (en) Stackable protruding via package and method
JP2017204643A (ja) 半導体パッケージおよびその製造方法
JP2011040602A (ja) 電子装置およびその製造方法
JPH10321672A (ja) 半導体装置及びその製造方法
US8300423B1 (en) Stackable treated via package and method
JP2009094434A (ja) 半導体装置およびその製造方法
EP3346492A2 (en) Semiconductor chip package and fabrication method thereof
US20120097430A1 (en) Packaging substrate and method of fabricating the same
US20140239475A1 (en) Packaging substrate, semiconductor package and fabrication methods thereof
TWI566340B (zh) 半導體封裝及製造其之方法
JP5501562B2 (ja) 半導体装置
KR100744138B1 (ko) 볼 그리드 어레이 반도체 패키지 및 그의 제조방법
US9190354B2 (en) Semiconductor device and manufacturing method of the same
JP2017112325A (ja) 半導体装置及びその製造方法
JP3522403B2 (ja) 半導体装置
JP3781998B2 (ja) 積層型半導体装置の製造方法
JP4626063B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100914

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131008

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140108

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140408

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140410

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20150421