JP3781998B2 - 積層型半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、配線基板の穴部に半導体チップを搭載し、ワイヤボンド法により配線基板と半導体チップとの間で電気的接続が取られている半導体装置、及びその半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図る積層型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＱＦＰ（Quad Flat Package)型やＢＧＡ（Ball Grid
Allay)型のＣＳＰ（Chip Size Package)式半導体装置が広く用いられている。
【０００３】
これらの半導体装置においては、実装効率を高めるために、半導体装置を複数個積み重ねて電気的に接続した積層型半導体装置が、例えば特開平１１−２６０９９９号公報や特開平１１−３１７４９４号公報に開示されている。
【０００４】
上記の積層型半導体装置１００は、例えば、図１１（ｃ）に示すように、単品の半導体装置としてのチップセレクタ入りメモリモジュール１０１をマザーボード１０２に４個積層したものとなっている。上記のチップセレクタ入りメモリモジュール１１は、図１１（ａ）（ｂ）に示すように、キャリア１０３にチップ用バンプ１０４を用いてチップセレクタチップ１０５とメモリチップ１０６とを搭載してなっている。上記キャリア１０３とチップセレクタチップ１０５及びメモリチップ１０６との間には封止樹脂１０７が施されている。また、各キャリア１０３の外周の両面には、積層用のスタックパッド１０８…が形成されており、図１１（ｃ）に示すように、各キャリア１０３…の上記スタックパッド１０８…同士をスタックバンプ１０９にて接続することにより、各チップセレクタ入りメモリモジュール１０１…を積層し、かつスタックパッド１０８…を電気的に接続することができる。
【０００５】
ところで、上記積層型半導体装置１００では、上述したように、チップセレクタ入りメモリモジュール１０１を複数積層したときに、スタックバンプ１０９…にてスタックパッド１０８…同士を接続している。しかしながら、チップセレクタチップ１０５及びメモリチップ１０６の厚み寸法が大きい場合には、スタックバンプ１０９…での接続が困難となる。
【０００６】
そこで、この問題を解決するために、例えば、特開２００１−８５６０３号公報に開示された半導体装置では、各スタックバンプの位置にスペーサを設けて嵩上げすることによりその接続を確実に行なうようにしている。
【０００７】
具体的には、図１２に示すように、各半導体装置１１１…は、配線基板１１２の表面にパターニングされた銅箔１１３に接続される半導体チップ１１４を有している。上記の配線基板１１２の側方にはビア１１５が設けられており、このビア１１５には接続電極１１６が埋め込まれている。
【０００８】
また、各半導体装置１１１…の間には、図１３にも示すように、スペーサとして機能する枠状の導電ビア絶縁基板１１７…がそれぞれ設けられているとともに、この導電ビア絶縁基板１１７における、上記接続電極１１６に対向する位置には接続電極１１８がそれぞれ埋め込まれている。
【０００９】
この結果、上記各半導体装置１１１…は、図１２に示すように、接続電極１１６・１１８によって、各半導体装置１１１間における共通端子の電気的導通が可能となっている。そして、上記の導電ビア絶縁基板１１７は、半導体チップ１１４の高さに応じてその高さが調整されているので、上記の接続電極１１６・１１８間の電気的接続は確実なものとなっている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置及び積層型半導体装置では、接続部分の固着を確実なものとするために別途導電ビア絶縁基板１１７を設けている。このため、部品点数が増加するとともに、導電ビア絶縁基板１１７を設けるための別途の工程を必要とするので、工数の増加及びコスト高を招くという問題点を有している。
【００１１】
一方、これとは別の問題として、半導体装置の製造においては、半導体チップの樹脂封止が行なわれる。例えば、特開平１０−１８９６３８号公報に開示された半導体装置１２０では、図１４に示すように、半導体チップ１２１が絶縁基板１２２の開口部１２２ａ内に埋め込まれ、半導体チップ１２１を覆うように樹脂封止部１２３が設けられている。
【００１２】
この種の半導体装置１３０を製造する際には、図１５（ａ）（ｂ）（ｃ）に示すように、半導体チップ１３１の上部を樹脂で覆って樹脂封止部１３３を形成するときに、金型１３５が用いられる。
【００１３】
しかしながら、この金型１３５は、半導体チップ１３１の大きさ及び半導体チップ１３１を搭載する穴に対応して樹脂封止部１３３を形成するように、その封止部形成用凹部１３５ａが形成されているので、例えば、図１６（ａ）（ｂ）に示すように、半導体チップ１３１の大きさが変われば、その大きさに対応する樹脂封止部１３３ａための封止部形成用凹部１３６ａを有する金型１３６を使用しなければならない。また、例えば、図１６（ａ）（ｃ）に示すように、半導体チップ１３１が２つの半導体チップ１３１ａ・１３１ｂを積層したものである場合には、その高さに対応する樹脂封止部１３３ｂための封止部形成用凹部１３７ａを有する金型１３７を使用しなければならない。
【００１４】
したがって、複数種類の金型１３５・１３６・１３７を用意しなければならないので、製造工程が煩雑になり、金型費用がコスト高になるという問題点を有している。また、半導体チップの大きさ毎に金型を変える必要があるというのは、特定の大きさを有する半導体チップを至急製造する必要があるという場合に、所望の金型を製作するには所定の期間を要するため、半導体装置の納期対応で不利にもなる。
【００１５】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、外部接続端子と半田ボールとの接続における歩留りの向上を図り、製品の信頼性を高めるとともに、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の積層型半導体装置の製造方法は、上記課題を解決するために、外部接続端子を有する平板状の配線基板の穴部における該配線基板の厚さの範囲内に半導体チップを収める工程と、上記配線基板と半導体チップとの間に電気的接続をとるためのワイヤを設ける工程と、上記配線基板の配線パターンを保護するためのソルダーレジストを該ソルダーレジストの塗布表面の頂面が上記ワイヤの頂部よりも高くなるように塗布する工程と、上記ソルダーレジストの塗布表面の頂面に、底面が平面状に形成された金型を載置する工程と、上記金型に穿設された貫通孔部を通して、上記配線基板の穴部にワイヤ及び半導体チップを保護するための封止樹脂を、該封止樹脂の頂面がソルダーレジストの頂面と同一平面上となるように注入する工程と、上記工程により形成した半導体装置を外部接続端子に搭載された半田ボールにより複数個積層することを特徴としている。
【００１７】
上記の発明によれば、樹脂封止部の頂面と同一平面上となるように、ソルダーレジストの塗布表面の頂面を形成することになる。このことは、従来に比較してソルダーレジストを厚くすることになる。この結果、外部接続端子に半田ボールを搭載する場合に、深くなったソルダーレジストのレジスト穴に該半田ボールを搭載することになる。したがって、半田ボールの搭載位置が外部接続端子からずれることを防止できる。
【００１８】
この結果、外部接続端子と半田ボールとの接続における歩留りの向上を図り、これによって、製品の信頼性を高める積層型半導体装置の製造方法を提供することができる。
【００１９】
また、樹脂封止部の頂面と同一平面上となるように、ソルダーレジストの塗布表面の頂面を形成するので、金型に樹脂封止部のための封止部形成用凹部を設ける必要がなくなり、金型は半導体チップの対向面が平面であればよい。この結果、半導体チップの半導体チップサイズや、半導体チップが複数個搭載される場合にも、影響されることなく、同じ金型を使用することができる。
【００２０】
したがって、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することができる。
【００２１】
また、本発明の積層型半導体装置の製造方法では、ソルダーレジストにおける半田ボール搭載部分のレジスト穴は、逆円錐台状に形成されていることが好ましい。
【００２２】
上記の発明によれば、ソルダーレジストにおける半田ボール搭載部分のレジスト穴は、逆円錐台状に形成されている。このため、レジスト穴の開口が広いので、半田ボール搭載工程において、搭載位置が多少位置ずれしても、該レジスト穴に半田ボールを落とし込むことができる。
【００２３】
また、レジスト穴の底部は外部接続端子の大きさに対応して狭くすることによって、確実に半田ボールを外部接続端子に接触させることができる。
【００２４】
この結果、確実に、外部接続端子と半田ボールとの接続における歩留りの向上を図り、これによって、製品の信頼性を高める積層型半導体装置の製造方法を提供することができる。
【００２５】
さらに、本発明の積層型半導体装置の製造方法では、複数個積層された半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることが好ましい。
【００２６】
上記の発明によれば、複数個積層された半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっているので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置に複数個の半導体チップを形成した場合においても、外部接続端子と半田ボールとの接続における歩留りの向上を図り、製品の信頼性を高めるとともに、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することができる。
【００２７】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００２８】
本実施の形態の積層型半導体装置は、図１に示すように、半導体装置１…が４段に積層されたものからなっている。ただし、必ずしもこれに限らず、他の複数個の段数に積層されたものであってもよい。
【００２９】
上記の半導体装置１には、図２（ａ）（ｂ）（ｃ）に示すように、配線基板２の略中央位置において略矩形に穿設された穴部としての貫通孔部２ａの内部に半導体チップ３が樹脂封止部４により封止された状態で設けられている。したがって、本実施の形態の半導体装置１では、半導体チップ３が配線基板２の略厚さの範囲内に収められているので、半導体装置１の薄型化を図れるものとなっている。このことは、この半導体装置１…を積層した場合にさらに全体の薄型化を図れるものとなる。
【００３０】
上記半導体チップ３としては、例えば、ＣＰＵ（Central Processing Unit)やメモリ等の集積回路（ＬＳＩ:Large Scaled Integrated circuit）が挙げられる。
【００３１】
上記の半導体チップ３からはワイヤボンド法により接続されるワイヤとしてのＡｕワイヤ５…が配線基板２の裏面側に形成されたターミナル部６に延びている。配線基板２のターミナル部６からは外方に延びるＣｕからなる配線パターン７が配されているとともに、この配線パターン７の先端は配線基板２の外部接続端子としての裏面ランド部８ａにまで延びている。この裏面ランド部８ａは、半導体装置１の外形周辺に近い位置に形成されている。
【００３２】
上記の配線基板２における裏面ランド部８ａの位置には、この配線基板２を貫通するスルーホール部９が形成されており、このスルーホール部９には、導電性金属が充填されている。したがって、この導電性金属における配線基板２における裏面の露出部が裏面ランド部８ａとなる一方、配線基板２における表面の露出部が外部接続端子としての表面ランド部８ｂとなる。また、これによって、配線基板２における裏面ランド部８ａと表面ランド部８ｂとが電気的に接続されるものとなっている。
【００３３】
上記の配線基板２における裏面ランド部８ａには、例えば半田ボール１０が固着されており、積層する半導体装置１・１間や外部との接続に使用されるものとなっている。
【００３４】
上記構成の半導体装置１及び積層型半導体装置の製造方法について図３（ａ）〜（ｄ）に基づいて説明する。なお、同図（ａ）〜（ｄ）では、１個の半導体装置１についての製造方法の説明を行なうが、実際には、平面的に多数個並べた状態で半導体装置１…が形成されており、同時に全ての半導体装置１…を製造し、それら多数の半導体装置１…が完成した時点でダイシング等により個片化されて各半導体装置１が得られる。
【００３５】
先ず、図３（ａ）に示すように、配線基板２を用意する。この配線基板２は、以下のようにして形成されている。
【００３６】
先ず、例えば厚さ０．０６ｍｍ〜０．１ｍｍのガラスクロス入りエポキシ材からなる絶縁基板を用いてこの絶縁基板に予めＣｕからなる各配線パターン７、スルーホール部９、裏面ランド部８ａ及び表面ランド部８ｂを形成する。また、上記配線基板２における裏面ランド部８ａ、表面ランド部８及びワイヤボンド用のターミナル部６以外の配線にはソルダーレジスト(Solder Resist) １１を塗布し、これによって各配線パターン７を保護する。なお、上記のソルダーレジスト１１は、半田ボール１０等の半田が配線パターン７に付着するのを防止するための有機保護膜である。
【００３７】
ここで、ソルダーレジスト１１の厚さは、一般的には、例えば１０〜３０μｍであるが、本実施の形態では、樹脂封止部４の高さに合わせて例えば約９０μｍとしている。なお、このソルダーレジスト１１の詳細については後述する。
【００３８】
次いで、上記のように形成した配線基板２の中央部に貫通孔部２ａをルーター又は金型等にて穴あけ加工する。
【００３９】
その後、貫通孔部２ａを含めて配線基板２の裏面に予めフィルム２１を貼り付け、上記フィルム２１上の貫通孔部２ａ内に半導体チップ３を搭載する。このフィルム２１は、半導体装置１の組立の各工程での熱履歴に対して十分な耐熱性を有するものが望ましい。また、フィルム２１は、半導体チップ３を固定するとともに配線基板２に容易に貼り付けることができるように、片面に接着成分を備えたものが望ましい。
【００４０】
次に、図３（ｂ）に示すように、配線基板２のターミナル部６と半導体チップ３との間をワイヤボンド法つまりＡｕワイヤ５により接続する。その際、半導体装置１を薄型にするために、例えば、超低ループのワイヤボンド法を用いるのが好ましい。このワイヤボンド法を用いると半導体チップ３と配線基板２との接続に柔軟性を備えさせることができる。また、例えば、フリップチップボンディング法やシングルポイントボンディング法等の他の接続方法を用いたときは、半導体装置１３の種類毎に配線基板２の配線設計を行う必要があるが、ワイヤボンド法を用いるとチップシュリンク等による半導体チップ３のパッドピッチの変更や、メモリ等の端子配列が標準化された半導体チップ３等の使用を理由とする新たな基板設計を行う必要が無い。
【００４１】
次に、図３（ｃ）に示すように、金型２２を用いて半導体チップ３及びＡｕワイヤ５を樹脂にて封止すべく樹脂封止部４を形成する。この樹脂封止に際しては、従来より用いられているトランスファーモールド法を用いて、半導体チップ３の回路形成面を片面封止する。ここで、本実施の形態では、この樹脂封止に使用される金型２２は、同図（ｃ）に示すように、半導体チップ３の対向面における全ての面が平面にて構成されている。すなわち、本実施の形態では、ソルダーレジスト１１の高さを樹脂封止部４の高さに合わせてあるので、樹脂封止に際しては、配線基板２の貫通孔部２ａの周囲に形成されたソルダーレジスト１１を堰として、このソルダーレジスト１１内に金型２２の注入口２２ａを通して樹脂を注入すればよい。
【００４２】
次いで、注入した樹脂が硬化した後、図３（ｄ）に示すように、金型２２を外す。さらに、樹脂封止面と同一面側の裏面ランド部８ａに、半田ボール１０…を搭載する。なお、半田ボール１０を搭載する代わりに、裏面ランド部８ａに半田ペーストを印刷した後、リフロー（加熱）により半田を半球状に形成させて半田ボール１０を形成することも可能である。
【００４３】
その後、同図（ｄ）に示すように、フィルム２１を剥がす。このように、本実施の形態の半導体装置１では、半導体チップ３の裏面に基板を有していないので、半導体装置１を例えば厚み約０．２ｍｍ〜０．３ｍｍとなるように薄く形成することが可能となる。
【００４４】
次いで、例えばダイシングにより多数の半導体装置１…を個片化する。なお、多数の半導体装置１…を個片化する方法は、ダイシング法に限定されるものではなく、例えばルーターや金型による切断も可能である。
【００４５】
その後、リフロー装置(Reflow Soldering Equipment)により上記の半導体装置１を複数個積層することによって、図１に示すように、積層型半導体装置を製造することができる。
【００４６】
次に、本実施の形態において特徴を有するソルダーレジスト１１について詳述する。
【００４７】
本実施の形態では、前述したように、各半導体装置１における配線基板２を保護するためのソルダーレジスト１１は、塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるようにその高さが設定されている。なお、樹脂封止部４の頂面は、半導体チップ３及びＡｕワイヤ５の封止に最低限必要な厚みに形成する必要があるので、配線基板２よりも表面側に突出したものとなる。
【００４８】
具体的には、図４（ａ）に示すように、ソルダーレジスト１１の配線基板２への塗布工程は、樹脂封止部４の形成工程よりも先に行われるので、ソルダーレジスト１１の高さとして樹脂封止部４の必要高さを確保するように、ソルダーレジスト１１を形成しておく。そして、このソルダーレジスト１１に、底面が平面状に形成された金型２２を載置して、前記貫通孔部２ａに樹脂を注入することにより、樹脂封止部４の頂面がソルダーレジスト１１の塗布表面の頂面と同一平面となるように樹脂封止部４が形成される。
【００４９】
このことは、半導体チップサイズの小さい半導体チップ３ａを有する半導体装置１において樹脂封止部４を形成するときに用いる金型２２が、図４（ｂ）に示すように、半導体チップサイズの大きい半導体チップ３ａを有する半導体装置１において樹脂封止部４を形成するときに用いる金型２２を共用できることになる。また、図４（ｃ）に示すように、２層からなる半導体チップ３ｃを有する半導体装置１において樹脂封止部４を形成するときにもこの金型２２を共用することができる。すなわち、２層からなる半導体チップ３ｃを有する半導体装置１においては、樹脂封止部４の高さがさらに高くなる。しかし、本実施の形態では、このように樹脂封止部４が高くなっても、金型２２を共用して使用することができる。
【００５０】
この結果、本実施の形態では、各種の半導体装置１の樹脂封止部４を形成する場合には、１種類の金型２２にて全ての半導体チップ３ａ・３ｂ・３ｃに対応する樹脂封止部４を形成することができるので、半導体チップ３の大きさに伴って金型２２を変える必要がない。この結果、製造の煩雑さの回避及び製造コストの削減を図ることができる。
【００５１】
この金型２２にて樹脂封止部４を形成するときには、例えば、同図（ａ）に示すように、先ず、硬化したソルダーレジスト１１の上に金型２２を載置した後、金型２２の略中央に形成された注入口２２ａから樹脂を注入し、金型２２の下方に十分に樹脂を充填する。次いで、樹脂が硬化したのを見計らって金型２２を脱型することにより、樹脂封止部４が形成される。そして、図５に示すように、ソルダーレジスト１１における、裏面ランド部８ａ…が露出する部分に半田ボール１０…を搭載し、前記裏面に貼着していたフィルム２１を剥がすことにより、前記図２（ａ）（ｂ）（ｃ）に示す半導体装置１が完成する。
【００５２】
ここで、上記のソルダーレジスト１１を従来よりも高く形成したことは、半田ボール１０の位置ずれの改善を図ることにも繋がる。すなわち、比較例である図６に示すように、ソルダーレジスト１１の高さが低い場合には、半田ボール１０を搭載した後、半田ボール１０をリフローするときに、半田ボール１０の位置がずれることがある。すなわち、半田ボール１０を搭載してからリフロー装置にかけるまでに半田ボール１０が搭載した位置からずれることがある。
【００５３】
このような半田ボール１０が裏面ランド部８ａ及び表面ランド部８ｂに対して位置ずれを起こすと導通不良や実装強度、及び疲労破壊といった接続信頼性の低下を招き、半導体装置１の歩留りの低下を招くことになる。この点、本実施の形態では、図７に示すように、半田ボール１０…が搭載されるソルダーレジスト１１のレジスト穴１１ａが深いので、半田ボール１０のリフローに際して、半田ボール１０…が移動するということがない。したがって、半田ボール１０が確実に裏面ランド部８ａに接続されることになり、半導体装置１の歩留りの向上を図ることができる。
【００５４】
ここで、上記のソルダーレジスト１１のレジスト穴１１ａは、その壁面を垂直にするのが一般的である。しかしながら、必ずしもこれに限らず、例えば、図８に示すように、壁面を逆円錐台状に形成したレジスト凹部１１ｂとすることも可能である。これによって、半田ボール１０…の位置ずれをより確実に防止することができる。なお、このレジスト穴１１ａの壁面を逆円錐台状にするために、例えば、レーザやエッチッグにより行なうことができる。
【００５５】
このように、本実施の形態の半導体装置１は、裏面ランド部８ａ及び表面ランド部８ｂを有する配線基板２の貫通孔部２ａに半導体チップ３が搭載される一方、配線基板２と半導体チップ３との間には電気的接続をとるためのＡｕワイヤ５が設けられる。また、貫通孔部２ａにはＡｕワイヤ５及び半導体チップ３を保護するための樹脂封止部４が配線基板２の配線パターン７の表面よりも高くなるように形成されている。そして、積層型半導体装置は、これら半導体装置１…を、裏面ランド部８ａ及び表面ランド部８ｂに搭載された半田ボール１０…により複数個積層してなっている。
【００５６】
上記の各半導体装置１…には、配線基板２の配線パターン７を保護するためのソルダーレジスト１１が少なくとも表面に塗布されているとともに、ソルダーレジスト１１は、塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるように、その高さが設定されている。
【００５７】
すなわち、配線基板２と半導体チップ３との間には電気的接続をとるためのＡｕワイヤ５が設けられるとともに、樹脂封止部４はこのＡｕワイヤ５及び半導体チップ３を保護するために形成されるので、樹脂封止部４は配線基板２の絶縁基板の厚さよりも突出することになる。そして、上述のように、この樹脂封止部４の頂面と同一平面上となるように、ソルダーレジスト１１の塗布表面の頂面を形成するということは、従来に比較してソルダーレジスト１１を厚くすることになる。この結果、裏面ランド部８ａ及び表面ランド部８ｂに半田ボール１０を搭載する場合には、深くなったソルダーレジスト１１のレジスト穴１１ａに該半田ボール１０を搭載することになる。したがって、半田ボール１０の搭載位置が裏面ランド部８ａ及び表面ランド部８ｂからずれることを防止できる。
【００５８】
この結果、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０…との接続における歩留りの向上を図り、これによって、製品の信頼性を高める半導体装置１及び積層型半導体装置を提供することができる。
【００５９】
一方、従来においては、樹脂封止部４を形成するときには、半導体チップ３が搭載される配線基板２の貫通孔部２ａの大きさや樹脂封止部４の高さに合わせた金型を用いていた。しかし、これでは半導体チップ３の半導体チップサイズや、半導体チップ３が複数個搭載される場合にはその深さがその都度異なるので、それに対応する金型を用意しなければならない。すなわち、裏面ランド部８ａ及び表面ランド部８ｂは樹脂封止部４よりも高さが低いので、樹脂封止部４を形成するための封止部形成用凹部を半導体チップ３の種類に応じて変える必要がある。この結果、製造工程の複雑さ及び製造コストの増加を招いていた。
【００６０】
しかし、本実施の形態では、配線基板２を保護するためのソルダーレジスト１１は、塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるように、その高さが設定されている。このため、金型２２に樹脂封止部４のための封止部形成用凹部を設ける必要がなくなり、金型２２は半導体チップ３の対向面が平面であればよい。この結果、半導体チップ３の半導体チップサイズや、半導体チップ３が複数個搭載される場合にも、影響されることなく、同じ金型２２を使用することができる。
【００６１】
したがって、半導体装置１に搭載する半導体チップ３の大きさや数を変更しても樹脂封止のための金型２２を変更する必要のない半導体装置１及び積層型半導体装置を提供することができる。
【００６２】
また、ソルダーレジスト１１の形成工程は、半導体装置１の配線基板２を製造する工程において欠くことのできない工程であり、この工程において、ソルダーレジスト１１の高さを高くするのは容易にできることである。すなわち、他の工程を増加することもなく、かつ他の部品を新たに設けるわけではない。したがって、製造工程が煩雑になるということがなく、製造コストの増加も殆どない。
【００６３】
さらに、ソルダーレジスト１１と樹脂封止部４とが一体化されることによって、半導体装置１の強度が増加するメリットもある。また、ソルダーレジスト１１を厚くすることにより、半導体装置１全体の剛性が上がり、機械的ストレスに対する信頼性を向上させることができる。すなわち、ソルダーレジスト１１が薄い場合には、樹脂封止部４は剛性があるが、基板のみの部分は剛性が弱く折れ曲がる可能性がある。
【００６４】
また、ソルダーレジスト１１を高くするといっても、その高さは樹脂封止部４の高さまでである。したがって、半導体装置１の総厚を変えずに、上記の効果を得ることができる。
【００６５】
また、本実施の形態の半導体装置１及び積層型半導体装置は、ソルダーレジスト１１における半田ボール１０の搭載部分のレジスト穴１１ａは、逆円錐台状に形成されている。
【００６６】
このため、レジスト穴１１ａの開口が広いので、半田ボール１０の搭載工程において、搭載位置が多少位置ずれしても、該レジスト穴１１ａに半田ボール１０を落とし込むことができる。また、レジスト穴１１ａの底部は裏面ランド部８ａの大きさに対応して狭くすることによって、確実に半田ボール１０を裏面ランド部８ａを外部接続端子に接触させることができる。
【００６７】
この結果、確実に、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０との接続における歩留りの向上を図り、これによって、製品の信頼性を高める半導体装置１及び積層型半導体装置を提供することができる。
【００６８】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。例えば、上記実施の形態では、半導体装置１の半導体チップ３は、１個の半導体装置１に対して１個の半導体チップ３が設けたものを積層していたが、必ずしもこれに限らず、図９に示すように、１個の半導体装置１に対して複数個である例えば２個の半導体チップ３ｄ・３ｅを搭載したものを積層することも可能である。
【００６９】
また、図１０に示すように、２個の半導体チップ３ｄ・３ｅを搭載したものと１個の半導体チップ３とを一緒に積層することも可能である。
【００７０】
このように、本実施の形態の積層型半導体装置では、複数個積層された半導体装置１…のうちのいずれかは、１個の半導体装置１に複数個の半導体チップ３ｄ・３ｅを搭載することができるので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置１に２個の半導体チップ３ｄ・３ｅを形成した場合においても、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０…との接続における歩留りの向上を図り、製品の信頼性を高めるとともに、半導体装置１に搭載する半導体チップ３の大きさや数を変更しても樹脂封止のための金型２２を変更する必要のない積層型半導体装置を提供することができる。
【００７１】
また、本実施の形態の半導体装置１の製造方法、及びこの半導体装置１を裏面ランド部８ａ及び表面ランド部８ｂに搭載された半田ボール１０…により複数個積層する積層型半導体装置の製造方法では、ソルダーレジスト１１の塗布工程において、ソルダーレジスト１１を、その塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるように、その高さを調整して形成する。
【００７２】
このように、樹脂封止部４の頂面と同一平面上となるように、ソルダーレジスト１１の塗布表面の頂面を形成するということは、従来に比較してソルダーレジスト１１を厚くすることになる。この結果、裏面ランド部８ａ及び表面ランド部８ｂに半田ボール１０…を搭載する場合に、深くなったソルダーレジスト１１のレジスト穴１１ａに該半田ボール１０…を搭載することになる。したがって、半田ボール１０…の搭載位置が裏面ランド部８ａ及び表面ランド部８ｂからずれることを防止できる。
【００７３】
この結果、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０…との接続における歩留りの向上を図り、これによって、製品の信頼性を高める半導体装置１の製造方法及び積層型半導体装置の製造方法を提供することができる。
【００７４】
また、樹脂封止部４の頂面と同一平面上となるように、ソルダーレジスト１１の塗布表面の頂面を形成するので、金型２２に樹脂封止部４のための封止部形成用凹部を設ける必要がなくなり、金型２２は半導体チップ３の対向面が平面であればよい。この結果、半導体チップサイズや、半導体チップ３が複数個搭載される場合にも、影響されることなく、同じ金型２２を使用することができる。
【００７５】
したがって、半導体装置１に搭載する半導体チップ３の大きさや数を変更しても樹脂封止のための金型２２を変更する必要のない半導体装置１の製造方法及び積層型半導体装置の製造方法を提供することができる。
【００７６】
なお、本実施の形態では、配線基板２の略中央位置において略矩形に穿設された貫通孔部２ａの内部に半導体チップ３が搭載されて、半導体チップ３の表面が露出される半導体装置１について説明したが、本発明においては必ずしもこれに限らず、半導体チップ３の表面に絶縁基板が設けられているものであっても、樹脂封止部４の上面とソルダーレジスト１１の上面とを同一面となるように形成することが可能である。
【００７７】
【発明の効果】
本発明の積層型半導体装置の製造方法は、以上のように、外部接続端子を有する平板状の配線基板の穴部における該配線基板の厚さの範囲内に半導体チップを収める工程と、上記配線基板と半導体チップとの間に電気的接続をとるためのワイヤを設ける工程と、上記配線基板の配線パターンを保護するためのソルダーレジストを該ソルダーレジストの塗布表面の頂面が上記ワイヤの頂部よりも高くなるように塗布する工程と、上記ソルダーレジストの塗布表面の頂面に、底面が平面状に形成された金型を載置する工程と、上記金型に穿設された貫通孔部を通して、上記配線基板の穴部にワイヤ及び半導体チップを保護するための封止樹脂を、該封止樹脂の頂面がソルダーレジストの頂面と同一平面上となるように注入する工程と、上記工程により形成した半導体装置を外部接続端子に搭載された半田ボールにより複数個積層する方法である。
【００７８】
それゆえ、外部接続端子に半田ボールを搭載する場合に、深くなったソルダーレジストのレジスト穴に該半田ボールを搭載することになる。この結果、半田ボールの搭載位置が外部接続端子からずれることを防止できる。
【００７９】
したがって、外部接続端子と半田ボールとの接続における歩留りの向上を図り、これによって、製品の信頼性を高める積層型半導体装置の製造方法を提供することができるという効果を奏する。
【００８０】
また、金型に樹脂封止部のための封止部形成用凹部を設ける必要がなくなり、金型は半導体チップの対向面が平面であればよい。この結果、半導体チップの半導体チップサイズや、半導体チップが複数個搭載される場合にも、影響されることなく、同じ金型を使用することができる。
【００８１】
したがって、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明における積層型半導体装置の実施の一形態を示す断面図である。
【図２】 （ａ）は上記積層型半導体装置における１個の半導体装置の構成を示す平面図、（ｂ）は積層型半導体装置における１個の半導体装置の構成を示す断面図、（ｃ）は積層型半導体装置における１個の半導体装置の構成を示す底面図である。
【図３】 （ａ）〜（ｄ）は半導体装置の製造工程を示す断面図である。
【図４】 半導体チップの大きさがそれぞれ異なる場合に同じ金型を使用する状態を示す断面図である。
【図５】 配線基板に半田ボールを搭載する状態を示す断面図である。
【図６】 比較例としてソルダーレジストを低く形成した場合の半田ボールの搭載状態を示す断面図である。
【図７】 ソルダーレジストを高く形成した場合の半田ボールの搭載状態を示す断面図である。
【図８】 ソルダーレジストのレジスト穴を逆円錐台状に形成した場合の半田ボールの搭載状態を示す断面図である。
【図９】 １個の半導体装置に２個の半導体チップを備えた半導体装置を積層した積層型半導体装置を示す断面図である。
【図１０】 １個の半導体装置に１個の半導体チップを備えた半導体装置と１個の半導体装置に２個の半導体チップを備えた半導体装置を組み合わせて積層した積層型半導体装置を示す断面図である。
【図１１】 （ａ）は従来の積層型半導体装置における半導体装置を示す平面図、（ｂ）はその半導体装置の断面図、（ｃ）はその半導体装置を積層した状態を示す断面図である。
【図１２】 従来の他の積層型半導体装置を示す断面図である。
【図１３】 上記の他の積層型半導体装置を示す分解斜視図である。
【図１４】 従来のさらに他の積層型半導体装置を示す断面図である。
【図１５】 （ａ）〜（ｃ）は、従来のさらに他の積層型半導体装置の製造工程を示す断面図である。
【図１６】 上記積層型半導体装置の製造工程において使用される金型を示す断面図である。
【符号の説明】
１ 半導体装置
２ 配線基板
２ａ 貫通孔部（穴部）
３ 半導体チップ
３ａ 半導体チップ
３ｄ 半導体チップ
３ｅ 半導体チップ
４ 樹脂封止部
５ Ａｕワイヤ（ワイヤ）
６ ターミナル部
７ 配線パターン
８ａ 裏面ランド部（外部接続端子）
８ｂ 表面ランド部（外部接続端子）
９ スルーホール部
１０ 半田ボール
１１ ソルダーレジスト
１１ａ レジスト穴
１１ｂ レジスト穴
２１ フィルム
２２ 金型
２２ａ 注入口
【発明の属する技術分野】
本発明は、配線基板の穴部に半導体チップを搭載し、ワイヤボンド法により配線基板と半導体チップとの間で電気的接続が取られている半導体装置、及びその半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図る積層型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＱＦＰ（Quad Flat Package)型やＢＧＡ（Ball Grid
Allay)型のＣＳＰ（Chip Size Package)式半導体装置が広く用いられている。
【０００３】
これらの半導体装置においては、実装効率を高めるために、半導体装置を複数個積み重ねて電気的に接続した積層型半導体装置が、例えば特開平１１−２６０９９９号公報や特開平１１−３１７４９４号公報に開示されている。
【０００４】
上記の積層型半導体装置１００は、例えば、図１１（ｃ）に示すように、単品の半導体装置としてのチップセレクタ入りメモリモジュール１０１をマザーボード１０２に４個積層したものとなっている。上記のチップセレクタ入りメモリモジュール１１は、図１１（ａ）（ｂ）に示すように、キャリア１０３にチップ用バンプ１０４を用いてチップセレクタチップ１０５とメモリチップ１０６とを搭載してなっている。上記キャリア１０３とチップセレクタチップ１０５及びメモリチップ１０６との間には封止樹脂１０７が施されている。また、各キャリア１０３の外周の両面には、積層用のスタックパッド１０８…が形成されており、図１１（ｃ）に示すように、各キャリア１０３…の上記スタックパッド１０８…同士をスタックバンプ１０９にて接続することにより、各チップセレクタ入りメモリモジュール１０１…を積層し、かつスタックパッド１０８…を電気的に接続することができる。
【０００５】
ところで、上記積層型半導体装置１００では、上述したように、チップセレクタ入りメモリモジュール１０１を複数積層したときに、スタックバンプ１０９…にてスタックパッド１０８…同士を接続している。しかしながら、チップセレクタチップ１０５及びメモリチップ１０６の厚み寸法が大きい場合には、スタックバンプ１０９…での接続が困難となる。
【０００６】
そこで、この問題を解決するために、例えば、特開２００１−８５６０３号公報に開示された半導体装置では、各スタックバンプの位置にスペーサを設けて嵩上げすることによりその接続を確実に行なうようにしている。
【０００７】
具体的には、図１２に示すように、各半導体装置１１１…は、配線基板１１２の表面にパターニングされた銅箔１１３に接続される半導体チップ１１４を有している。上記の配線基板１１２の側方にはビア１１５が設けられており、このビア１１５には接続電極１１６が埋め込まれている。
【０００８】
また、各半導体装置１１１…の間には、図１３にも示すように、スペーサとして機能する枠状の導電ビア絶縁基板１１７…がそれぞれ設けられているとともに、この導電ビア絶縁基板１１７における、上記接続電極１１６に対向する位置には接続電極１１８がそれぞれ埋め込まれている。
【０００９】
この結果、上記各半導体装置１１１…は、図１２に示すように、接続電極１１６・１１８によって、各半導体装置１１１間における共通端子の電気的導通が可能となっている。そして、上記の導電ビア絶縁基板１１７は、半導体チップ１１４の高さに応じてその高さが調整されているので、上記の接続電極１１６・１１８間の電気的接続は確実なものとなっている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置及び積層型半導体装置では、接続部分の固着を確実なものとするために別途導電ビア絶縁基板１１７を設けている。このため、部品点数が増加するとともに、導電ビア絶縁基板１１７を設けるための別途の工程を必要とするので、工数の増加及びコスト高を招くという問題点を有している。
【００１１】
一方、これとは別の問題として、半導体装置の製造においては、半導体チップの樹脂封止が行なわれる。例えば、特開平１０−１８９６３８号公報に開示された半導体装置１２０では、図１４に示すように、半導体チップ１２１が絶縁基板１２２の開口部１２２ａ内に埋め込まれ、半導体チップ１２１を覆うように樹脂封止部１２３が設けられている。
【００１２】
この種の半導体装置１３０を製造する際には、図１５（ａ）（ｂ）（ｃ）に示すように、半導体チップ１３１の上部を樹脂で覆って樹脂封止部１３３を形成するときに、金型１３５が用いられる。
【００１３】
しかしながら、この金型１３５は、半導体チップ１３１の大きさ及び半導体チップ１３１を搭載する穴に対応して樹脂封止部１３３を形成するように、その封止部形成用凹部１３５ａが形成されているので、例えば、図１６（ａ）（ｂ）に示すように、半導体チップ１３１の大きさが変われば、その大きさに対応する樹脂封止部１３３ａための封止部形成用凹部１３６ａを有する金型１３６を使用しなければならない。また、例えば、図１６（ａ）（ｃ）に示すように、半導体チップ１３１が２つの半導体チップ１３１ａ・１３１ｂを積層したものである場合には、その高さに対応する樹脂封止部１３３ｂための封止部形成用凹部１３７ａを有する金型１３７を使用しなければならない。
【００１４】
したがって、複数種類の金型１３５・１３６・１３７を用意しなければならないので、製造工程が煩雑になり、金型費用がコスト高になるという問題点を有している。また、半導体チップの大きさ毎に金型を変える必要があるというのは、特定の大きさを有する半導体チップを至急製造する必要があるという場合に、所望の金型を製作するには所定の期間を要するため、半導体装置の納期対応で不利にもなる。
【００１５】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、外部接続端子と半田ボールとの接続における歩留りの向上を図り、製品の信頼性を高めるとともに、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の積層型半導体装置の製造方法は、上記課題を解決するために、外部接続端子を有する平板状の配線基板の穴部における該配線基板の厚さの範囲内に半導体チップを収める工程と、上記配線基板と半導体チップとの間に電気的接続をとるためのワイヤを設ける工程と、上記配線基板の配線パターンを保護するためのソルダーレジストを該ソルダーレジストの塗布表面の頂面が上記ワイヤの頂部よりも高くなるように塗布する工程と、上記ソルダーレジストの塗布表面の頂面に、底面が平面状に形成された金型を載置する工程と、上記金型に穿設された貫通孔部を通して、上記配線基板の穴部にワイヤ及び半導体チップを保護するための封止樹脂を、該封止樹脂の頂面がソルダーレジストの頂面と同一平面上となるように注入する工程と、上記工程により形成した半導体装置を外部接続端子に搭載された半田ボールにより複数個積層することを特徴としている。
【００１７】
上記の発明によれば、樹脂封止部の頂面と同一平面上となるように、ソルダーレジストの塗布表面の頂面を形成することになる。このことは、従来に比較してソルダーレジストを厚くすることになる。この結果、外部接続端子に半田ボールを搭載する場合に、深くなったソルダーレジストのレジスト穴に該半田ボールを搭載することになる。したがって、半田ボールの搭載位置が外部接続端子からずれることを防止できる。
【００１８】
この結果、外部接続端子と半田ボールとの接続における歩留りの向上を図り、これによって、製品の信頼性を高める積層型半導体装置の製造方法を提供することができる。
【００１９】
また、樹脂封止部の頂面と同一平面上となるように、ソルダーレジストの塗布表面の頂面を形成するので、金型に樹脂封止部のための封止部形成用凹部を設ける必要がなくなり、金型は半導体チップの対向面が平面であればよい。この結果、半導体チップの半導体チップサイズや、半導体チップが複数個搭載される場合にも、影響されることなく、同じ金型を使用することができる。
【００２０】
したがって、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することができる。
【００２１】
また、本発明の積層型半導体装置の製造方法では、ソルダーレジストにおける半田ボール搭載部分のレジスト穴は、逆円錐台状に形成されていることが好ましい。
【００２２】
上記の発明によれば、ソルダーレジストにおける半田ボール搭載部分のレジスト穴は、逆円錐台状に形成されている。このため、レジスト穴の開口が広いので、半田ボール搭載工程において、搭載位置が多少位置ずれしても、該レジスト穴に半田ボールを落とし込むことができる。
【００２３】
また、レジスト穴の底部は外部接続端子の大きさに対応して狭くすることによって、確実に半田ボールを外部接続端子に接触させることができる。
【００２４】
この結果、確実に、外部接続端子と半田ボールとの接続における歩留りの向上を図り、これによって、製品の信頼性を高める積層型半導体装置の製造方法を提供することができる。
【００２５】
さらに、本発明の積層型半導体装置の製造方法では、複数個積層された半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることが好ましい。
【００２６】
上記の発明によれば、複数個積層された半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっているので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置に複数個の半導体チップを形成した場合においても、外部接続端子と半田ボールとの接続における歩留りの向上を図り、製品の信頼性を高めるとともに、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することができる。
【００２７】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００２８】
本実施の形態の積層型半導体装置は、図１に示すように、半導体装置１…が４段に積層されたものからなっている。ただし、必ずしもこれに限らず、他の複数個の段数に積層されたものであってもよい。
【００２９】
上記の半導体装置１には、図２（ａ）（ｂ）（ｃ）に示すように、配線基板２の略中央位置において略矩形に穿設された穴部としての貫通孔部２ａの内部に半導体チップ３が樹脂封止部４により封止された状態で設けられている。したがって、本実施の形態の半導体装置１では、半導体チップ３が配線基板２の略厚さの範囲内に収められているので、半導体装置１の薄型化を図れるものとなっている。このことは、この半導体装置１…を積層した場合にさらに全体の薄型化を図れるものとなる。
【００３０】
上記半導体チップ３としては、例えば、ＣＰＵ（Central Processing Unit)やメモリ等の集積回路（ＬＳＩ:Large Scaled Integrated circuit）が挙げられる。
【００３１】
上記の半導体チップ３からはワイヤボンド法により接続されるワイヤとしてのＡｕワイヤ５…が配線基板２の裏面側に形成されたターミナル部６に延びている。配線基板２のターミナル部６からは外方に延びるＣｕからなる配線パターン７が配されているとともに、この配線パターン７の先端は配線基板２の外部接続端子としての裏面ランド部８ａにまで延びている。この裏面ランド部８ａは、半導体装置１の外形周辺に近い位置に形成されている。
【００３２】
上記の配線基板２における裏面ランド部８ａの位置には、この配線基板２を貫通するスルーホール部９が形成されており、このスルーホール部９には、導電性金属が充填されている。したがって、この導電性金属における配線基板２における裏面の露出部が裏面ランド部８ａとなる一方、配線基板２における表面の露出部が外部接続端子としての表面ランド部８ｂとなる。また、これによって、配線基板２における裏面ランド部８ａと表面ランド部８ｂとが電気的に接続されるものとなっている。
【００３３】
上記の配線基板２における裏面ランド部８ａには、例えば半田ボール１０が固着されており、積層する半導体装置１・１間や外部との接続に使用されるものとなっている。
【００３４】
上記構成の半導体装置１及び積層型半導体装置の製造方法について図３（ａ）〜（ｄ）に基づいて説明する。なお、同図（ａ）〜（ｄ）では、１個の半導体装置１についての製造方法の説明を行なうが、実際には、平面的に多数個並べた状態で半導体装置１…が形成されており、同時に全ての半導体装置１…を製造し、それら多数の半導体装置１…が完成した時点でダイシング等により個片化されて各半導体装置１が得られる。
【００３５】
先ず、図３（ａ）に示すように、配線基板２を用意する。この配線基板２は、以下のようにして形成されている。
【００３６】
先ず、例えば厚さ０．０６ｍｍ〜０．１ｍｍのガラスクロス入りエポキシ材からなる絶縁基板を用いてこの絶縁基板に予めＣｕからなる各配線パターン７、スルーホール部９、裏面ランド部８ａ及び表面ランド部８ｂを形成する。また、上記配線基板２における裏面ランド部８ａ、表面ランド部８及びワイヤボンド用のターミナル部６以外の配線にはソルダーレジスト(Solder Resist) １１を塗布し、これによって各配線パターン７を保護する。なお、上記のソルダーレジスト１１は、半田ボール１０等の半田が配線パターン７に付着するのを防止するための有機保護膜である。
【００３７】
ここで、ソルダーレジスト１１の厚さは、一般的には、例えば１０〜３０μｍであるが、本実施の形態では、樹脂封止部４の高さに合わせて例えば約９０μｍとしている。なお、このソルダーレジスト１１の詳細については後述する。
【００３８】
次いで、上記のように形成した配線基板２の中央部に貫通孔部２ａをルーター又は金型等にて穴あけ加工する。
【００３９】
その後、貫通孔部２ａを含めて配線基板２の裏面に予めフィルム２１を貼り付け、上記フィルム２１上の貫通孔部２ａ内に半導体チップ３を搭載する。このフィルム２１は、半導体装置１の組立の各工程での熱履歴に対して十分な耐熱性を有するものが望ましい。また、フィルム２１は、半導体チップ３を固定するとともに配線基板２に容易に貼り付けることができるように、片面に接着成分を備えたものが望ましい。
【００４０】
次に、図３（ｂ）に示すように、配線基板２のターミナル部６と半導体チップ３との間をワイヤボンド法つまりＡｕワイヤ５により接続する。その際、半導体装置１を薄型にするために、例えば、超低ループのワイヤボンド法を用いるのが好ましい。このワイヤボンド法を用いると半導体チップ３と配線基板２との接続に柔軟性を備えさせることができる。また、例えば、フリップチップボンディング法やシングルポイントボンディング法等の他の接続方法を用いたときは、半導体装置１３の種類毎に配線基板２の配線設計を行う必要があるが、ワイヤボンド法を用いるとチップシュリンク等による半導体チップ３のパッドピッチの変更や、メモリ等の端子配列が標準化された半導体チップ３等の使用を理由とする新たな基板設計を行う必要が無い。
【００４１】
次に、図３（ｃ）に示すように、金型２２を用いて半導体チップ３及びＡｕワイヤ５を樹脂にて封止すべく樹脂封止部４を形成する。この樹脂封止に際しては、従来より用いられているトランスファーモールド法を用いて、半導体チップ３の回路形成面を片面封止する。ここで、本実施の形態では、この樹脂封止に使用される金型２２は、同図（ｃ）に示すように、半導体チップ３の対向面における全ての面が平面にて構成されている。すなわち、本実施の形態では、ソルダーレジスト１１の高さを樹脂封止部４の高さに合わせてあるので、樹脂封止に際しては、配線基板２の貫通孔部２ａの周囲に形成されたソルダーレジスト１１を堰として、このソルダーレジスト１１内に金型２２の注入口２２ａを通して樹脂を注入すればよい。
【００４２】
次いで、注入した樹脂が硬化した後、図３（ｄ）に示すように、金型２２を外す。さらに、樹脂封止面と同一面側の裏面ランド部８ａに、半田ボール１０…を搭載する。なお、半田ボール１０を搭載する代わりに、裏面ランド部８ａに半田ペーストを印刷した後、リフロー（加熱）により半田を半球状に形成させて半田ボール１０を形成することも可能である。
【００４３】
その後、同図（ｄ）に示すように、フィルム２１を剥がす。このように、本実施の形態の半導体装置１では、半導体チップ３の裏面に基板を有していないので、半導体装置１を例えば厚み約０．２ｍｍ〜０．３ｍｍとなるように薄く形成することが可能となる。
【００４４】
次いで、例えばダイシングにより多数の半導体装置１…を個片化する。なお、多数の半導体装置１…を個片化する方法は、ダイシング法に限定されるものではなく、例えばルーターや金型による切断も可能である。
【００４５】
その後、リフロー装置(Reflow Soldering Equipment)により上記の半導体装置１を複数個積層することによって、図１に示すように、積層型半導体装置を製造することができる。
【００４６】
次に、本実施の形態において特徴を有するソルダーレジスト１１について詳述する。
【００４７】
本実施の形態では、前述したように、各半導体装置１における配線基板２を保護するためのソルダーレジスト１１は、塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるようにその高さが設定されている。なお、樹脂封止部４の頂面は、半導体チップ３及びＡｕワイヤ５の封止に最低限必要な厚みに形成する必要があるので、配線基板２よりも表面側に突出したものとなる。
【００４８】
具体的には、図４（ａ）に示すように、ソルダーレジスト１１の配線基板２への塗布工程は、樹脂封止部４の形成工程よりも先に行われるので、ソルダーレジスト１１の高さとして樹脂封止部４の必要高さを確保するように、ソルダーレジスト１１を形成しておく。そして、このソルダーレジスト１１に、底面が平面状に形成された金型２２を載置して、前記貫通孔部２ａに樹脂を注入することにより、樹脂封止部４の頂面がソルダーレジスト１１の塗布表面の頂面と同一平面となるように樹脂封止部４が形成される。
【００４９】
このことは、半導体チップサイズの小さい半導体チップ３ａを有する半導体装置１において樹脂封止部４を形成するときに用いる金型２２が、図４（ｂ）に示すように、半導体チップサイズの大きい半導体チップ３ａを有する半導体装置１において樹脂封止部４を形成するときに用いる金型２２を共用できることになる。また、図４（ｃ）に示すように、２層からなる半導体チップ３ｃを有する半導体装置１において樹脂封止部４を形成するときにもこの金型２２を共用することができる。すなわち、２層からなる半導体チップ３ｃを有する半導体装置１においては、樹脂封止部４の高さがさらに高くなる。しかし、本実施の形態では、このように樹脂封止部４が高くなっても、金型２２を共用して使用することができる。
【００５０】
この結果、本実施の形態では、各種の半導体装置１の樹脂封止部４を形成する場合には、１種類の金型２２にて全ての半導体チップ３ａ・３ｂ・３ｃに対応する樹脂封止部４を形成することができるので、半導体チップ３の大きさに伴って金型２２を変える必要がない。この結果、製造の煩雑さの回避及び製造コストの削減を図ることができる。
【００５１】
この金型２２にて樹脂封止部４を形成するときには、例えば、同図（ａ）に示すように、先ず、硬化したソルダーレジスト１１の上に金型２２を載置した後、金型２２の略中央に形成された注入口２２ａから樹脂を注入し、金型２２の下方に十分に樹脂を充填する。次いで、樹脂が硬化したのを見計らって金型２２を脱型することにより、樹脂封止部４が形成される。そして、図５に示すように、ソルダーレジスト１１における、裏面ランド部８ａ…が露出する部分に半田ボール１０…を搭載し、前記裏面に貼着していたフィルム２１を剥がすことにより、前記図２（ａ）（ｂ）（ｃ）に示す半導体装置１が完成する。
【００５２】
ここで、上記のソルダーレジスト１１を従来よりも高く形成したことは、半田ボール１０の位置ずれの改善を図ることにも繋がる。すなわち、比較例である図６に示すように、ソルダーレジスト１１の高さが低い場合には、半田ボール１０を搭載した後、半田ボール１０をリフローするときに、半田ボール１０の位置がずれることがある。すなわち、半田ボール１０を搭載してからリフロー装置にかけるまでに半田ボール１０が搭載した位置からずれることがある。
【００５３】
このような半田ボール１０が裏面ランド部８ａ及び表面ランド部８ｂに対して位置ずれを起こすと導通不良や実装強度、及び疲労破壊といった接続信頼性の低下を招き、半導体装置１の歩留りの低下を招くことになる。この点、本実施の形態では、図７に示すように、半田ボール１０…が搭載されるソルダーレジスト１１のレジスト穴１１ａが深いので、半田ボール１０のリフローに際して、半田ボール１０…が移動するということがない。したがって、半田ボール１０が確実に裏面ランド部８ａに接続されることになり、半導体装置１の歩留りの向上を図ることができる。
【００５４】
ここで、上記のソルダーレジスト１１のレジスト穴１１ａは、その壁面を垂直にするのが一般的である。しかしながら、必ずしもこれに限らず、例えば、図８に示すように、壁面を逆円錐台状に形成したレジスト凹部１１ｂとすることも可能である。これによって、半田ボール１０…の位置ずれをより確実に防止することができる。なお、このレジスト穴１１ａの壁面を逆円錐台状にするために、例えば、レーザやエッチッグにより行なうことができる。
【００５５】
このように、本実施の形態の半導体装置１は、裏面ランド部８ａ及び表面ランド部８ｂを有する配線基板２の貫通孔部２ａに半導体チップ３が搭載される一方、配線基板２と半導体チップ３との間には電気的接続をとるためのＡｕワイヤ５が設けられる。また、貫通孔部２ａにはＡｕワイヤ５及び半導体チップ３を保護するための樹脂封止部４が配線基板２の配線パターン７の表面よりも高くなるように形成されている。そして、積層型半導体装置は、これら半導体装置１…を、裏面ランド部８ａ及び表面ランド部８ｂに搭載された半田ボール１０…により複数個積層してなっている。
【００５６】
上記の各半導体装置１…には、配線基板２の配線パターン７を保護するためのソルダーレジスト１１が少なくとも表面に塗布されているとともに、ソルダーレジスト１１は、塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるように、その高さが設定されている。
【００５７】
すなわち、配線基板２と半導体チップ３との間には電気的接続をとるためのＡｕワイヤ５が設けられるとともに、樹脂封止部４はこのＡｕワイヤ５及び半導体チップ３を保護するために形成されるので、樹脂封止部４は配線基板２の絶縁基板の厚さよりも突出することになる。そして、上述のように、この樹脂封止部４の頂面と同一平面上となるように、ソルダーレジスト１１の塗布表面の頂面を形成するということは、従来に比較してソルダーレジスト１１を厚くすることになる。この結果、裏面ランド部８ａ及び表面ランド部８ｂに半田ボール１０を搭載する場合には、深くなったソルダーレジスト１１のレジスト穴１１ａに該半田ボール１０を搭載することになる。したがって、半田ボール１０の搭載位置が裏面ランド部８ａ及び表面ランド部８ｂからずれることを防止できる。
【００５８】
この結果、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０…との接続における歩留りの向上を図り、これによって、製品の信頼性を高める半導体装置１及び積層型半導体装置を提供することができる。
【００５９】
一方、従来においては、樹脂封止部４を形成するときには、半導体チップ３が搭載される配線基板２の貫通孔部２ａの大きさや樹脂封止部４の高さに合わせた金型を用いていた。しかし、これでは半導体チップ３の半導体チップサイズや、半導体チップ３が複数個搭載される場合にはその深さがその都度異なるので、それに対応する金型を用意しなければならない。すなわち、裏面ランド部８ａ及び表面ランド部８ｂは樹脂封止部４よりも高さが低いので、樹脂封止部４を形成するための封止部形成用凹部を半導体チップ３の種類に応じて変える必要がある。この結果、製造工程の複雑さ及び製造コストの増加を招いていた。
【００６０】
しかし、本実施の形態では、配線基板２を保護するためのソルダーレジスト１１は、塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるように、その高さが設定されている。このため、金型２２に樹脂封止部４のための封止部形成用凹部を設ける必要がなくなり、金型２２は半導体チップ３の対向面が平面であればよい。この結果、半導体チップ３の半導体チップサイズや、半導体チップ３が複数個搭載される場合にも、影響されることなく、同じ金型２２を使用することができる。
【００６１】
したがって、半導体装置１に搭載する半導体チップ３の大きさや数を変更しても樹脂封止のための金型２２を変更する必要のない半導体装置１及び積層型半導体装置を提供することができる。
【００６２】
また、ソルダーレジスト１１の形成工程は、半導体装置１の配線基板２を製造する工程において欠くことのできない工程であり、この工程において、ソルダーレジスト１１の高さを高くするのは容易にできることである。すなわち、他の工程を増加することもなく、かつ他の部品を新たに設けるわけではない。したがって、製造工程が煩雑になるということがなく、製造コストの増加も殆どない。
【００６３】
さらに、ソルダーレジスト１１と樹脂封止部４とが一体化されることによって、半導体装置１の強度が増加するメリットもある。また、ソルダーレジスト１１を厚くすることにより、半導体装置１全体の剛性が上がり、機械的ストレスに対する信頼性を向上させることができる。すなわち、ソルダーレジスト１１が薄い場合には、樹脂封止部４は剛性があるが、基板のみの部分は剛性が弱く折れ曲がる可能性がある。
【００６４】
また、ソルダーレジスト１１を高くするといっても、その高さは樹脂封止部４の高さまでである。したがって、半導体装置１の総厚を変えずに、上記の効果を得ることができる。
【００６５】
また、本実施の形態の半導体装置１及び積層型半導体装置は、ソルダーレジスト１１における半田ボール１０の搭載部分のレジスト穴１１ａは、逆円錐台状に形成されている。
【００６６】
このため、レジスト穴１１ａの開口が広いので、半田ボール１０の搭載工程において、搭載位置が多少位置ずれしても、該レジスト穴１１ａに半田ボール１０を落とし込むことができる。また、レジスト穴１１ａの底部は裏面ランド部８ａの大きさに対応して狭くすることによって、確実に半田ボール１０を裏面ランド部８ａを外部接続端子に接触させることができる。
【００６７】
この結果、確実に、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０との接続における歩留りの向上を図り、これによって、製品の信頼性を高める半導体装置１及び積層型半導体装置を提供することができる。
【００６８】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。例えば、上記実施の形態では、半導体装置１の半導体チップ３は、１個の半導体装置１に対して１個の半導体チップ３が設けたものを積層していたが、必ずしもこれに限らず、図９に示すように、１個の半導体装置１に対して複数個である例えば２個の半導体チップ３ｄ・３ｅを搭載したものを積層することも可能である。
【００６９】
また、図１０に示すように、２個の半導体チップ３ｄ・３ｅを搭載したものと１個の半導体チップ３とを一緒に積層することも可能である。
【００７０】
このように、本実施の形態の積層型半導体装置では、複数個積層された半導体装置１…のうちのいずれかは、１個の半導体装置１に複数個の半導体チップ３ｄ・３ｅを搭載することができるので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置１に２個の半導体チップ３ｄ・３ｅを形成した場合においても、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０…との接続における歩留りの向上を図り、製品の信頼性を高めるとともに、半導体装置１に搭載する半導体チップ３の大きさや数を変更しても樹脂封止のための金型２２を変更する必要のない積層型半導体装置を提供することができる。
【００７１】
また、本実施の形態の半導体装置１の製造方法、及びこの半導体装置１を裏面ランド部８ａ及び表面ランド部８ｂに搭載された半田ボール１０…により複数個積層する積層型半導体装置の製造方法では、ソルダーレジスト１１の塗布工程において、ソルダーレジスト１１を、その塗布表面の頂面が樹脂封止部４の頂面と同一平面上となるように、その高さを調整して形成する。
【００７２】
このように、樹脂封止部４の頂面と同一平面上となるように、ソルダーレジスト１１の塗布表面の頂面を形成するということは、従来に比較してソルダーレジスト１１を厚くすることになる。この結果、裏面ランド部８ａ及び表面ランド部８ｂに半田ボール１０…を搭載する場合に、深くなったソルダーレジスト１１のレジスト穴１１ａに該半田ボール１０…を搭載することになる。したがって、半田ボール１０…の搭載位置が裏面ランド部８ａ及び表面ランド部８ｂからずれることを防止できる。
【００７３】
この結果、裏面ランド部８ａ及び表面ランド部８ｂと半田ボール１０…との接続における歩留りの向上を図り、これによって、製品の信頼性を高める半導体装置１の製造方法及び積層型半導体装置の製造方法を提供することができる。
【００７４】
また、樹脂封止部４の頂面と同一平面上となるように、ソルダーレジスト１１の塗布表面の頂面を形成するので、金型２２に樹脂封止部４のための封止部形成用凹部を設ける必要がなくなり、金型２２は半導体チップ３の対向面が平面であればよい。この結果、半導体チップサイズや、半導体チップ３が複数個搭載される場合にも、影響されることなく、同じ金型２２を使用することができる。
【００７５】
したがって、半導体装置１に搭載する半導体チップ３の大きさや数を変更しても樹脂封止のための金型２２を変更する必要のない半導体装置１の製造方法及び積層型半導体装置の製造方法を提供することができる。
【００７６】
なお、本実施の形態では、配線基板２の略中央位置において略矩形に穿設された貫通孔部２ａの内部に半導体チップ３が搭載されて、半導体チップ３の表面が露出される半導体装置１について説明したが、本発明においては必ずしもこれに限らず、半導体チップ３の表面に絶縁基板が設けられているものであっても、樹脂封止部４の上面とソルダーレジスト１１の上面とを同一面となるように形成することが可能である。
【００７７】
【発明の効果】
本発明の積層型半導体装置の製造方法は、以上のように、外部接続端子を有する平板状の配線基板の穴部における該配線基板の厚さの範囲内に半導体チップを収める工程と、上記配線基板と半導体チップとの間に電気的接続をとるためのワイヤを設ける工程と、上記配線基板の配線パターンを保護するためのソルダーレジストを該ソルダーレジストの塗布表面の頂面が上記ワイヤの頂部よりも高くなるように塗布する工程と、上記ソルダーレジストの塗布表面の頂面に、底面が平面状に形成された金型を載置する工程と、上記金型に穿設された貫通孔部を通して、上記配線基板の穴部にワイヤ及び半導体チップを保護するための封止樹脂を、該封止樹脂の頂面がソルダーレジストの頂面と同一平面上となるように注入する工程と、上記工程により形成した半導体装置を外部接続端子に搭載された半田ボールにより複数個積層する方法である。
【００７８】
それゆえ、外部接続端子に半田ボールを搭載する場合に、深くなったソルダーレジストのレジスト穴に該半田ボールを搭載することになる。この結果、半田ボールの搭載位置が外部接続端子からずれることを防止できる。
【００７９】
したがって、外部接続端子と半田ボールとの接続における歩留りの向上を図り、これによって、製品の信頼性を高める積層型半導体装置の製造方法を提供することができるという効果を奏する。
【００８０】
また、金型に樹脂封止部のための封止部形成用凹部を設ける必要がなくなり、金型は半導体チップの対向面が平面であればよい。この結果、半導体チップの半導体チップサイズや、半導体チップが複数個搭載される場合にも、影響されることなく、同じ金型を使用することができる。
【００８１】
したがって、半導体装置に搭載する半導体チップの大きさや数を変更しても樹脂封止のための金型を変更する必要のない積層型半導体装置の製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明における積層型半導体装置の実施の一形態を示す断面図である。
【図２】 （ａ）は上記積層型半導体装置における１個の半導体装置の構成を示す平面図、（ｂ）は積層型半導体装置における１個の半導体装置の構成を示す断面図、（ｃ）は積層型半導体装置における１個の半導体装置の構成を示す底面図である。
【図３】 （ａ）〜（ｄ）は半導体装置の製造工程を示す断面図である。
【図４】 半導体チップの大きさがそれぞれ異なる場合に同じ金型を使用する状態を示す断面図である。
【図５】 配線基板に半田ボールを搭載する状態を示す断面図である。
【図６】 比較例としてソルダーレジストを低く形成した場合の半田ボールの搭載状態を示す断面図である。
【図７】 ソルダーレジストを高く形成した場合の半田ボールの搭載状態を示す断面図である。
【図８】 ソルダーレジストのレジスト穴を逆円錐台状に形成した場合の半田ボールの搭載状態を示す断面図である。
【図９】 １個の半導体装置に２個の半導体チップを備えた半導体装置を積層した積層型半導体装置を示す断面図である。
【図１０】 １個の半導体装置に１個の半導体チップを備えた半導体装置と１個の半導体装置に２個の半導体チップを備えた半導体装置を組み合わせて積層した積層型半導体装置を示す断面図である。
【図１１】 （ａ）は従来の積層型半導体装置における半導体装置を示す平面図、（ｂ）はその半導体装置の断面図、（ｃ）はその半導体装置を積層した状態を示す断面図である。
【図１２】 従来の他の積層型半導体装置を示す断面図である。
【図１３】 上記の他の積層型半導体装置を示す分解斜視図である。
【図１４】 従来のさらに他の積層型半導体装置を示す断面図である。
【図１５】 （ａ）〜（ｃ）は、従来のさらに他の積層型半導体装置の製造工程を示す断面図である。
【図１６】 上記積層型半導体装置の製造工程において使用される金型を示す断面図である。
【符号の説明】
１ 半導体装置
２ 配線基板
２ａ 貫通孔部（穴部）
３ 半導体チップ
３ａ 半導体チップ
３ｄ 半導体チップ
３ｅ 半導体チップ
４ 樹脂封止部
５ Ａｕワイヤ（ワイヤ）
６ ターミナル部
７ 配線パターン
８ａ 裏面ランド部（外部接続端子）
８ｂ 表面ランド部（外部接続端子）
９ スルーホール部
１０ 半田ボール
１１ ソルダーレジスト
１１ａ レジスト穴
１１ｂ レジスト穴
２１ フィルム
２２ 金型
２２ａ 注入口
Claims (3)
- 外部接続端子を有する平板状の配線基板の穴部における該配線基板の厚さの範囲内に半導体チップを収める工程と、
上記配線基板と半導体チップとの間に電気的接続をとるためのワイヤを設ける工程と、
上記配線基板の配線パターンを保護するためのソルダーレジストを該ソルダーレジストの塗布表面の頂面が上記ワイヤの頂部よりも高くなるように塗布する工程と、
上記ソルダーレジストの塗布表面の頂面に、底面が平面状に形成された金型を載置する工程と、
上記金型に穿設された貫通孔部を通して、上記配線基板の穴部にワイヤ及び半導体チップを保護するための封止樹脂を、該封止樹脂の頂面がソルダーレジストの頂面と同一平面上となるように注入する工程と、
上記工程により形成した半導体装置を外部接続端子に搭載された半田ボールにより複数個積層することを特徴とする積層型半導体装置の製造方法。 - ソルダーレジストにおける半田ボール搭載部分のレジスト穴は、逆円錐台状に形成されていることを特徴とする請求項１記載の積層型半導体装置の製造方法。
- 複数個積層された半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることを特徴とする請求項１又は２記載の積層型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332564A JP3781998B2 (ja) | 2001-10-30 | 2001-10-30 | 積層型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332564A JP3781998B2 (ja) | 2001-10-30 | 2001-10-30 | 積層型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133480A JP2003133480A (ja) | 2003-05-09 |
| JP3781998B2 true JP3781998B2 (ja) | 2006-06-07 |
Family
ID=19147960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332564A Expired - Fee Related JP3781998B2 (ja) | 2001-10-30 | 2001-10-30 | 積層型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3781998B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3941953B2 (ja) * | 2003-12-03 | 2007-07-11 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US7187068B2 (en) * | 2004-08-11 | 2007-03-06 | Intel Corporation | Methods and apparatuses for providing stacked-die devices |
| JP4497304B2 (ja) * | 2004-11-22 | 2010-07-07 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| US20080203552A1 (en) * | 2005-02-15 | 2008-08-28 | Unisemicon Co., Ltd. | Stacked Package and Method of Fabricating the Same |
| JP2007123942A (ja) * | 2007-02-09 | 2007-05-17 | Sony Corp | 半導体装置 |
-
2001
- 2001-10-30 JP JP2001332564A patent/JP3781998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003133480A (ja) | 2003-05-09 |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051125 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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