KR101895019B1 - 영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지 - Google Patents

영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지 Download PDF

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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
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    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/151—Die mounting substrate
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Abstract

기판(230), 예컨대 칩과 같은 마이크로전자 요소(170), 및 단자(240)를 갖는 마이크로전자 패키지(290)는, 칩의 요소 컨택 및 기판의 컨택과 전기 접속되는 도전성 요소(238)를 가질 수 있다. 도전성 요소는 상이한 전기 전위를 동시에 운반하기 위해 서로 전기 절연될 수 있다. 인캡슐런트(201)가, 기판의 제1 표면(136)과, 기판으로부터 원격으로 위치하는 마이크로전자 요소의 면(672)의 적어도 일부분 위에 위치할 수 있으며, 마이크로전자 요소 위에 주표면(200)을 가질 수 있다. 복수의 패키지 컨택(120, 220, 408, 410, 427)이 기판으로부터 원격으로 위치하는 마이크로전자 요소의 면(672) 위에 위치할 수 있다. 예컨대 도전성 매스(410) 또는 실질적으로 강성의 포스트(120, 220)와 같은 패키지 컨택이 도전성 요소를 통해서와 같이 기판(230)의 단자(240)와 전기적으로 상호접속될 수 있다. 패키지 컨택은 인캡슐런트(201)의 주표면(200)에서 적어도 부분적으로 노출되는 상면(121)을 가질 수 있다.

Description

영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지{STACKABLE MOLDED MICROELECTRONIC PACKAGES WITH AREA ARRAY UNIT CONNECTORS}
관련 출원의 상호 참조
본 출원은 2010년 7월 19일자로 출원된 미국 특허 출원 번호 12/839,038호의 출원 일자의 이점을 주장하며, 이 특허 출원의 개시 내용은 원용에 의해 본 명세서에 통합되어 있다.
발명의 분야
본 발명의 요지는 마이크로전자 패키지에 관한 것으로, 보다 구체적으로는 마이크로전자 요소의 위와 아래의 표면에 패키지 컨택을 가질 수 있는 적층 가능한 몰딩된 마이크로전자 패키지에 관한 것이다.
반도체칩과 같은 마이크로전자 요소는 통상적으로 반도체칩 또는 기타 마이크로전자 요소에 대한 물리적 및 화학적 보호를 제공하는 패키지로 제공된다. 이러한 패키지는 통상적으로 그 위에 전기 도전성 단자를 갖는 유전체 재료의 패널을 포함할 수 있는 패키지 기판 또는 칩 캐리어를 포함한다. 칩이 패키지 기판 상에 실장되고, 패키지 기판의 단자에 전기 접속된다. 통상적으로, 칩과 기판의 일부분이 인캡슐런트 또는 오버몰딩(overmolding)에 의해 덮여져, 기판의 단자 보유 외측면(terminal-bearing outer surface)만이 노출된 채로 유지된다. 이러한 패키지는 용이하게 운송, 보관 및 취급될 수 있다. 패키지는 표준 실장 기술, 가장 대표적으로는 표면 실장 기술을 이용하여 회로 기판과 같은 회로 패널에 실장될 수 있다. 당해 기술 분야에서는 이러한 패키지를 더 소형화하여 패키징된 칩이 회로 기판 상의 더 작은 면적을 점유하도록 하기 위하여 상당한 노력이 기울여지고 있다. 예컨대, 칩-스케일 패키지로서 지칭되는 패키지는 칩 자체의 면적과 동일한 회로 기판의 면적을 점유하거나 또는 칩 자체의 면적보다 약간 더 큰 면적을 점유한다. 그러나, 칩-스케일 패키지로도, 여러 개의 패키징된 칩에 의해 점유된 합계 면적은 개개의 칩의 합계 면적보다 크거나 동일하다.
어떠한 멀티-칩 패키지는, 복수의 칩이 외부 인터페이스를 갖는 공통의 패키지 내에서 하나가 다른 하나 위에 실장되는 "다이 적층 패키지(die stacked package)"로서 지칭될 수 있다. 이 공통 패키지는 하나의 칩을 포함하고 있는 하나의 패키지를 실장하기 위해 통상적으로 요구되는 면적보다 동일하거나 아주 약간 클 수도 있는 회로 패널의 면적 위에 실장될 수 있다. 다이 적층 패키지 방법은 회로 패널 상의 공간을 절감한다. 서로 기능적으로 관련되는 칩 또는 기타 요소가 공통 적층된 패키지에 제공될 수 있다. 패키지는 이들 요소 간의 상호접속부를 통합할 수 있다. 그러므로, 패키지가 실장되는 회로 패널은 이들 상호접속부를 위해 요구되는 컨덕터 및 기타 요소를 포함할 필요가 없다. 이것은 더 간략한 회로 패널이 사용될 수 있도록 하며, 일부 경우에는 금속성 접속부의 더 적은 층을 갖는 회로 패널이 사용될 수 있도록 하여, 재료의 측면에서의 회로 패널의 비용을 감소시킨다. 더욱이, 다이 적층 패키지 내의 상호접속부는 회로 패널 상에 실장된 개개의 패키지 내에서의 필적하는 상호접속부보다 더 적은 전기 임피던스 및 더 짧은 신호 전파를 갖는 상태로 이루어질 수 있는 경우가 많다. 이것은 예컨대 이들 요소들 간의 신호 전송에 있어서 더 높은 클록 속도를 사용할 수 있게 됨으로써 적층된 패키지 내에서의 마이크로전자 요소의 작동 속도를 증가시킬 수 있다.
지금까지 제안된 칩 패키지 중의 한 가지 형태는 간혹 "볼 스택(ball stack)"으로서 지칭된다. 볼 스택 패키지는 2개 이상의 개별 유닛을 포함한다. 각각의 유닛은, 개별 패키지의 패키지 기판과 유사한 유닛 기판과, 유닛 기판에 실장되고 유닛 기판 상의 단자에 접속된 하나 이상의 마이크로전자 요소를 통합한다. 개별 유닛은 하나 위에 다른 하나가 적층되며, 각각의 개별 유닛 기판 상의 단자가 솔더 볼 또는 핀과 같은 전기 도전성 요소에 의해 또 다른 유닛 기판 상의 단자에 접속된다. 하부 유닛 기판의 단자가 패키지의 단자를 구성할 수 있거나, 또는 이와 달리 추가의 기판이 패키지의 바닥에 실장되고, 다양한 유닛 기판의 단자에 접속된 단자를 가질 수 있다. 볼 스택 패키지는 예컨대 미국 공개 특허 번호 2003/0107118 및 2004/0031972의 특정한 바람직한 실시예에 설명되어 있으며, 이들 공개 특허의 개시 내용이 원용에 의해 본 명세서에 통합되어 있다.
간혹 폴드 스택 패키지(fold stack package)로서 지칭되는 또 다른 타입의 적층 패키지에서, 2개 이상의 칩 또는 기타 마이크로전자 요소가 하나의 기판에 실장된다. 이 하나의 기판은 통상적으로 기판 상에 실장된 마이크로전자 요소를 서로 접속하기 위해 기판을 따라 연장하는 전기 도전체를 갖는다. 이 기판은 또한 기판 상에 실장된 마이크로전자 요소의 하나 또는 양자에 접속되는 전기 도전성 단자를 갖는다. 이 기판은, 일부분 상의 마이크로전자 요소가 또 다른 부분 상의 마이크로전자 요소 위에 놓여지고, 패키지 기판의 단자가 패키지를 회로 패널에 실장하기 위해 폴딩된 패키지(folded package)의 바닥에서 노출되도록, 기판 자체가 접혀진다. 폴드 패키지의 특정한 변형에서, 기판이 그 최종적인 구성으로 접혀진 후에, 마이크로전자 요소 중의 하나 이상이 기판에 부착된다. 폴드 스택의 예는, 미국 특허 제6,121,676호, 미국 특허 출원 번호 10/077,388, 미국 특허 출원 번호 10/655,952, 미국 가특허 출원 번호 60/403,939, 및 미국 가특허 출원 번호 60/408,664, 미국 가특허 출원 번호 60/408,644의 바람직한 실시예에 나타내어져 있다. 폴드 스택은 다양한 용도로 이용되지만, 예컨대 소형의 자체 내장형 어셈블리(self-contained assembly)를 형성하기 위해 셀룰러 방식의 전화에 기저대역 신호 처리 칩 및 무선주파수 전력 증폭기("RFPA")를 통합하는 어셈블리를 형성함에 있어서와 같이 서로 통신해야만 하는 칩을 패키징하는데 특히 적용할 수 있다.
당해 기술 분야에서의 이러한 노력 모두에도 불구하고, 여전히 추가의 개량이 요구될 것이다.
본 발명의 실시예에 따른 마이크로전자 패키지는, 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 복수의 기판 컨택, 및 상기 기판 컨택과 전기적으로 상호접속되고 상기 제2 표면에서 노출되어 있는 복수의 단자를 갖는 기판을 포함할 수 있다. 또한, 상기 마이크로전자 패키지는, 제1 면(face), 상기 제1 면으로부터 원격으로 위치된 제2 면, 및 상기 제1 면에서 노출되어 있는 요소 컨택(element contact)을 가지며, 상기 제1 면 또는 상기 제2 면 중의 하나가 상기 기판의 제1 표면과 병치되는(juxtaposed) 마이크로전자 요소(microelectronic element)를 포함한다. 또한, 상기 마이크로전자 패키지는, 상기 제1 표면 위에서 돌출하고, 상기 요소 컨택 및 상기 기판 컨택과 전기 접속되는 복수의 도전성 요소를 포함한다. 상기 도전성 요소 중의 적어도 몇몇이 서로 전기 절연되고, 상이한 전기 전위를 동시에 운반하도록 된다. 또한, 상기 마이크로전자 패키지는, 상기 기판의 제1 표면, 상기 도전성 요소, 및 상기 기판으로 원격으로 위치된 상기 마이크로전자 요소의 면의 적어도 일부분 위에 위치하는 인캡슐런트(encapsulant)를 포함한다. 상기 인캡슐런트는 주표면을 규정한다. 또한, 상기 마이크로전자 패키지는, 상기 기판으로부터 원격으로 위치되는 상기 마이크로전자 요소의 면 위에 위치하고, 상기 기판으로부터 상기 요소 컨택의 높이보다 높게 돌출하는 복수의 패키지 컨택을 포함한다. 상기 패키지 컨택은, 상기 도전성 요소를 통해서와 같이 상기 기판의 단자와 전기적으로 상호접속될 수 있다. 상기 패키지 컨택은, 도전성 접합 재료의 매스(mass) 또는 실질적으로 강성의 도전성 포스트 중의 하나 이상을 포함할 수 있다. 상기 패키지 컨택의 상면이 상기 인캡슐런트의 상기 주표면에서 적어도 부분적으로 노출될 수 있다.
일실시예에서, 상기 인캡슐런트의 상기 주표면은 상기 마이크로전자 요소의 주변 가장자리(peripheral edge)를 지나 적어도 상기 기판의 주변 가장자리를 향해 연장할 수 있다. 특정의 실시예에서, 상기 패키지 컨택은 필수적으로 도전성 접합 재료를 포함할 수 있다. 필요한 경우, 상기 패키지 컨택은 실질적으로 강성의 포스트를 포함할 수 있다.
특정의 실시예에서, 적어도 몇몇의 상기 도전성 포스트의 상면의 적어도 일부분이 상기 인캡슐런트의 상기 주표면으로부터 아래쪽으로 연장하는 개구부 내에서 노출되어 있다. 상기 인캡슐런트는 상기 적어도 몇몇의 도전성 포스트의 가장자리 표면(edge surface)의 적어도 일부분과 접촉할 수 있다. 상기 적어도 몇몇의 도전성 포스트의 상기 가장자리 표면은 상기 인캡슐런트의 각각의 개구부 내에서 적어도 부분적으로 노출될 수 있다.
일실시예에서, 상기 인캡슐런트는, 상기 적어도 몇몇의 도전성 포스트의 상면이 상기 개구부 내에서 단지 부분적으로 노출되도록, 상기 적어도 몇몇의 도전성 포스트의 상면의 적어도 일부분과 접촉할 수 있다. 특정한 예에서, 상기 적어도 몇몇의 도전성 포스트의 상기 가장자리 표면이 상기 인캡슐런트에 의해 전체적으로 덮여질 수 있다.
일실시예에서, 상기 도전성 포스트의 상면이 상기 인캡슐런트의 주표면과 공통 평면으로 될 수 있다. 이러한 예에서, 어느 하나의 경우에, 상기 적어도 몇몇의 도전성 포스트의 상기 가장자리 표면이 상기 인캡슐런트에 의해 부분적으로 또는 전체적으로 덮여질 수 있다.
일실시예에서, 상기 기판은 제1 기판이며, 상기 마이크로전자 패키지는, 상기 제1 기판으로부터 원격으로 위치되는 상기 마이크로전자 요소의 면 위에 위치하는 제2 기판을 더 포함할 수 있다. 상기 제2 기판은 상기 패키지 컨택의 적어도 몇몇을 상기 마이크로전자 요소로부터 분리시킬 수 있다. 상기 제1 기판 및 제2 기판은 상기 도전성 요소를 통해 전기 접속될 수 있다. 상기 도전성 요소는 제1 도전성 요소이며, 상기 마이크로전자 패키지는, 하나 이상의 상기 제1 도전성 요소와의 제어된 임피던스 전송 라인을 형성하기 위해 기준 전위에 연결된 하나 이상의 제2 도전성 요소를 더 포함할 수 있다.
일례에서, 상기 마이크로전자 패키지가 하나의 기판을 포함하는지 아니면 2개의 기판을 포함하는지에 상관없이, 상기 도전성 요소의 적어도 몇몇이 상기 마이크로전자 요소와 직접 접속될 수 있다.
특정한 예에서, 상기 마이크로전자 요소의 상기 요소 컨택은 상기 제1 기판 쪽으로 바라볼 수 있다. 또 다른 예에서, 상기 마이크로전자 요소의 상기 요소 컨택은 상기 제1 기판의 먼 쪽으로 바라보도록 될 수 있고, 상기 제1 기판과 전기적으로 상호접속될 수 있다.
전술한 예 또는 이하의 예 중의 어느 하나의 예에서, 상기 마이크로전자 요소는 제1 마이크로전자 요소이며, 상기 마이크로전자 패키지는, 상기 제1 마이크로전자 요소와 상기 제2 기판 사이에 배치된 제2 마이크로전자 요소를 더 포함할 수 있으며, 상기 제2 마이크로전자 요소는 상기 제1 기판 및 상기 제2 기판 중의 하나 이상과 전기적으로 상호접속될 수 있다.
일례에서, 전기 도전성 구조물, 열전도성 구조물 또는 스페이서(spacer) 중의 적어도 하나인 실질적으로 강성의 제2 구조물이, 상기 제1 표면에서부터 적어도 상기 제2 기판까지 돌출할 수 있다. 일례에서, 상기 제2 기판은 유전체 요소를 포함할 수 있다.
상기 패키지 컨택은 상기 제2 기판의 표면으로부터 멀어지도록 돌출하는 실질적으로 강성의 복수의 도전성 포스트를 포함할 수 있다.
일례에서, 상기 제2 기판은 제2 유전체 요소를 포함할 수 있으며, 상기 패키지 컨택은 상기 제2 유전체 요소의 표면으로부터 멀어지도록 돌출할 수 있다. 상기 제2 기판은 복수의 개구부를 포함할 수 있으며, 상기 도전성 요소의 적어도 몇몇이 상기 제2 기판의 상기 개구부를 통해 연장할 수 있다.
일실시예에서, 실질적으로 강성의 제2 전기 도전성 포스트가 상기 제1 기판으로부터 멀어지도록 연장할 수 있으며, 상기 제2 도전성 포스트가 상기 제1 기판과 전기 접속될 수 있다. 상기 제2 전기 도전성 포스트가 상기 인캡슐런트의 각각의 개구부 내에서 상기 인캡슐런트의 상기 주표면에서 노출될 수 있다.
본 발명의 일실시예에 따라, 마이크로전자 패키지를 구성하는 방법이 제공된다. 상기 방법에서, 기판 컨택, 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 및 상기 제2 표면에서 노출되어 있는 복수의 단자를 갖는 기판을 포함하는 마이크로전자 조립체가 제공될 수 있다. 또한, 상기 마이크로전자 조립체는, 전면(front face), 상기 전면에서 노출되어 있는 요소 컨택, 및 상기 전면으로부터 원격으로 위치된 후면(rear face)을 가지며, 상기 전면 또는 상기 후면이 상기 제1 표면과 병치되는(juxtaposed) 마이크로전자 요소를 포함할 수 있다. 또한, 상기 마이크로전자 조립체는, 상기 제1 표면 위에서 돌출하고, 상기 요소 컨택 및 상기 기판 컨택과 전기 접속되는 복수의 도전성 요소를 포함할 수 있다. 또한, 상기 마이크로전자 조립체는, 상기 기판의 상기 제1 표면과 병치되는 면(face)으로부터 원격으로 위치되는 상기 마이크로전자 요소의 면 위에 위치할 수 있는 복수의 패키지 컨택을 포함할 수 있다. 상기 패키지 컨텍은, 상기 도전성 요소와 전기적으로 상호접속될 수 있다. 특정한 예에서, 상기 패키지 컨택은, 상기 마이크로전자 요소의 상기 요소 컨택의 높이보다 높게 연장하는 실질적으로 강성의 도전성 포스트 또는 도전성 접합 재료의 매스 중의 적어도 하나를 포함할 수 있다.
그 후, 인캡슐런트가, 상기 제1 표면, 상기 도전성 요소, 및 상기 기판으로부터 원격으로 위치되는 상기 마이크로전자 요소의 면(face)의 적어도 일부분 위에 위치하도록 형성될 수 있다. 상기 인캡슐런트는 주표면을 규정할 수 있으며, 상기 패키지 컨택의 상면의 적어도 일부분이 상기 인캡슐런트의 상기 주표면에서 노출될 수 있다.
일실시예에서, 상기 상면의 적어도 일부분은 상기 인캡슐런트의 상기 주표면과 동일 평면으로 될 수 있다.
본 발명의 일실시예에 따라, 패키지 컨택은 처음에는 인캡슐런트의 주표면에서 노출되지 않을 수도 있다. 이러한 경우에, 인캡슐런트의 주표면은 제2 도전성 요소 위에 위치할 수 있으며, 제2 도전성 요소를 적어도 부분적으로 노출시키기 위해 인캡슐런트의 주표면에 개구부가 형성될 수 있다. 특정한 실시예에서, 제2 도전성 요소는 마이크로전자 패키지를 위한 패키지 컨택으로서 작용할 수 있다. 또 다른 예에서, 인캡슐런트층에 개구부를 형성한 후, 패키지 컨택이 제2 도전성 요소와 전기적으로 소통하도록 형성될 수 있다.
일례에서, 패키지 컨택을 형성하는 단계는, 도전성 접합 재료의 매스(mass)를 상기 개구부 내의 상기 제2 전기 도전성 요소 상에 침적시키는 단계를 포함할 수 있다. 특정한 예에서, 패키지 컨택을 형성하는 단계는, 상기 개구부 내에서 노출되어 있는 상기 제2 전기 도전성 요소 상에 도전성 포스트를 도금(plating)하는 단계를 포함할 수 있다. 특정한 실시예에서, 상기 도전성 요소는 상기 마이크로전자 요소의 요소 컨택을 포함할 수 있다.
일례에서, 상기 패키지 컨택은 실질적으로 강성의 도전성 포스트 또는 도전성 매스 중의 하나 이상을 포함할 수 있으며, 상기 패키지 컨택이 상기 기판의 상기 제1 표면으로부터 상기 요소 컨택의 높이보다 높게 연장할 수 있다.
상기 도전성 포스트는, 상기 기판의 상기 제1 표면으로부터 원격으로 위치되는 상면과, 상기 상면으로부터 멀어지도록 연장하는 가장자리 표면을 가질 수 있다. 상기 개구부를 형성하는 단계는 상기 가장자리 표면을 적어도 부분적으로 노출시킬 수 있다.
일실시예에서, 여기에서의 마이크로전자 패키지를 구성하는 방법은, 제1 마이크로전자 패키지 및 제2 마이크로전자 패키지의 각각의 마이크로전자 패키지를 구성하기 위해 이용될 수 있으며, 그 후 상기 제2 마이크로전자 패키지가 상기 제1 마이크로전자 패키지의 맨 위에 적층될 수 있다. 상기 제1 마이크로전자 패키지와 상기 제2 마이크로전자 패키지는, 상기 제1 마이크로전자 패키지의 상기 패키지 컨택과 상기 제2 마이크로전자 패키지의 상기 단자를 통해 전기 접속될 수 있다. 이와 달리, 상기 제1 마이크로전자 패키지와 상기 제2 마이크로전자 패키지는, 상기 제1 마이크로전자 패키지의 상기 패키지 컨택과 상기 제2 마이크로전자 패키지의 상기 패키지 컨택을 통해, 또는 상기 제1 마이크로전자 패키지의 상기 단자와 상기 제2 마이크로전자 패키지의 상기 단자를 통해, 전기적으로 상호접속될 수 있다.
도 1은 본 발명의 실시예에 따라 기판을 제조하는 방법에서의 스테이지를 예시하는 단면도이다.
도 2는 본 발명의 실시예에 따라 기판을 제조하는 방법에서의 도 1에 도시된 스테이지의 후속 스테이지를 예시하는 단면도이다.
도 3은 본 발명의 실시예에 따라 기판을 제조하는 방법에서의 도 1에 도시된 스테이지의 후속 스테이지를 예시하는 단면도이다.
도 4는 본 발명의 실시예에 따라 기판을 제조하는 방법에서의 도 1에 도시된 스테이지의 후속 스테이지를 예시하는 단면도이다.
도 5는 본 발명의 실시예에 따른 방법에서 사용된 기판을 예시하는 단면도이다.
도 6은 본 발명의 실시예의 변형예에 따른 방법에서 사용된 기판을 예시하는 단면도이다.
도 7은 본 발명의 실시예에 따른 방법에서 도 5 또는 도 6의 스테이지에 후속하는 제조 스테이지를 예시하는 단면도이다.
도 8은 본 발명의 실시예에 따른 방법에서 도 7의 스테이지에 후속하는 제조 스테이지를 예시하는 단면도이다.
도 9는 본 발명의 실시예에 따른 방법에서 도 8의 스테이지에 후속하는 제조 스테이지를 예시하는 단면도이다.
도 9a는 도 8 및 도 9에 도시된 본 발명의 실시예의 변형예에 따른 방법에서의 도 7의 스테이지에 후속하는 제조 스테이지를 예시하는 단면도이다.
도 10은 본 발명의 실시예에 따른 방법에서의 도 9 또는 도 9a의 스테이지에 후속하는 제조 스테이지를 예시하는 단면도이다.
도 11은 도 10의 스테이지에 후속하는 제조 스테이지를 예시하는 단면도이다.
도 12는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 13은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 도 14의 13-13 라인을 따라 절취한 단면도이다.
도 14는 도 13에 도시된 본 발명의 실시예에 따른 마이크로전자 패키지의 상부 기판을 향해 바라본 평면도이다.
도 15는 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법에서의 스테이지를 예시하는 단면도이다.
도 16a는 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법에서의 도 15에 도시된 스테이지에 후속하는 스테이지를 예시하는 단면도이다.
도 16b는 도 16a에 도시된 방법의 변형예에서의 도 15에 도시된 스테이지에 후속하는 스테이지를 예시하는 단면도이다.
도 17은 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법에서의 스테이지를 예시하는 단면도이다.
도 18은 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법에서의 도 17에 도시된 스테이지에 후속하는 스테이지를 예시하는 단면도이다.
도 19는 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법에서의 도 18에 도시된 스테이지에 후속하는 스테이지를 예시하는 단면도이다.
도 20은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 20a는 도 20에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 20b는 도 20에 도시된 본 발명의 실시예의 또 다른 변형예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 21은 본 발명의 실시예에 따른 적층된 마이크로전자 어셈블리를 구성하는 방법에서의 스테이지를 예시하는 단면도이다.
도 22는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 23은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 24는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 25는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 26은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 27은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 27a는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 28은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 29는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 30은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 31은 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 32는 본 발명의 실시예에 따른 마이크로전자 패키지를 예시하는 단면도이다.
도 33은 본 발명의 실시예에 따른 마이크로전자 어셈블리를 예시하는 단면도이다.
이하에서는 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법을 설명할 것이다. 도 1을 참조하면, 일실시예에서, 패키지 기판 또는 상호접속 기판은 유전체 요소(104) 상의 층을 이루는 금속 구조물(layered metal structure)(102)을 이용하여 제조될 수 있으며, 이 층을 이루는 금속 구조물은 제1 금속층(110), 제2 금속층(112), 및 제1 금속층과 제2 금속층 사이의 도전성 에칭 장벽층(114)을 갖는다.
본 명세서에서 이용되는 바와 같이, "상부", "하부", "위쪽으로" 및 "아래쪽으로" 등의 표현과 방향을 지시하는 유사 표현은 기준 중력계(gravitational frame of reference)가 아닌 부품 자체를 기준으로 하는 체계이다. 어떠한 부분이 도면에 나타낸 방향에서 기준 중력계의 방향으로 되면, 도면의 정부(top)가 기준 중력계에서의 위쪽이고 도면의 바닥부가 기준 중력계에서의 아래쪽이므로, 상부 기판은 실제로 기준 중력계에서의 하부 기판 위에 있게 된다. 그러나, 그 부분이 뒤집어져 도면의 정부가 기준 중력계에서의 아래쪽으로 향하게 되는 때에는, 상부 기판이 기준 중력계에서의 하부 기판 아래에 있게 된다.
기판의 주표면(105)에 평행한 방향은 본 명세서에서는 "수평" 방향 또는 "측면" 방향으로 지칭되는 한편, 주표면에 직각을 이루는 방향은 본 명세서에서 위쪽 방향 또는 아래쪽 방향으로 지칭되고, 또한 "수직" 방향으로도 지칭된다. 하나의 특징부가 또 다른 특징부보다 "표면 위에서" 더 높은 높이로 위치된다는 표현은, 양자의 특징부가 그 표면으로부터 동일한 직교 방향으로 변위되고 있지만, 하나의 특징부가 다른 특징부보다 그 표면으로부터 멀어지는 동일 직교 방향에서 더 큰 거리에 있다는 것을 의미한다. 반대로, 하나의 특징부가 또 다른 특징부보다 "표면 위에서" 더 작은 높이로 위치된다는 표현은, 양자의 특징부가 그 표면으로부터 동일한 직교 방향으로 변위되고 있고, 하나의 특징부가 다른 특징부보다 그 표면으로부터 동일한 직교 방향에서의 더 작은 거리에 있다는 것을 의미한다.
일례에서, 제1 금속층 및 제2 금속층은 필수적으로 구리를 포함하거나 구리로 구성되며, 에칭 장벽층은 제1 금속층 및 제2 금속층을 패터닝하기 위해 이용할 수 있는 에천트(etchant)에 대해 저항성을 나타내는 금속을 포함한다. 예컨대, 제1 금속층 및 제2 금속층이 구리로 구성될 때, 에칭 장벽층은 니켈, 크롬, 또는 니켈과 크롬의 합금으로 구성될 수 있다. 일례에서, 제1 금속층은 제2 금속층보다 매우 더 큰 두께를 갖는다. 일례에서, 제1 금속층은 50 내지 300 미크론 사이의 두께를 가질 수 있으며, 제2 금속층은 수 미크론의 두께 내지 50 미크론보다 작은 두께를 가질 수 있으며, 어떠한 경우에도 제1 금속층 두께보다 작게 된다. 제2 금속층의 두께는 통상적으로 약 6 내지 약 30 미크론 사이의 범위에 있게 된다.
도 1에 도시된 바와 같이, 이 스테이지에서, 층을 이루는 금속 구조물은 유전체 요소(104)에 의해 지지될 수 있으며, 이 유전체 요소는 특정한 예에서는 제2 금속층(112)의 일부분이 노출되도록 하는 복수의 개구부(106)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 전기 도전성 구조물이 유전체 기판의 표면에서 "노출"된다는 표현은, 그 전기 도전성 구조물이 유전체 구조물 외측으로부터 유전체 구조물의 표면을 향해 유전체 구조물의 표면에 직각을 이루는 방향으로 이동하는 이론적인 점(point)과 접촉할 수 있다는 것을 나타낸다. 그러므로, 유전체 구조물의 표면에서 노출되어 있는 단자 또는 기타 도전성 구조물은 이러한 표면으로부터 돌출할 수도 있거나, 이러한 표면과 동일 평면으로 될 수도 있거나, 또는 이러한 표면에 비하여 리세스되고 유전체 기판의 구멍 또는 오목부를 통해 노출될 수도 있다.
유전체 요소(104)는 유전체 재료로 이루어진 하나의 층을 포함할 수도 있고, 또는 여러 개의 부분층(sublayer)을 포함한 라미네이트(laminate)로 될 수도 있다. 유전체 요소는 폴리이미드, BT 수지, 에폭시 또는 기타 유전체 폴리머와 같은 중합성 유전체(polymeric dielectric)를 주성분으로 하여 형성될 수 있으며, 일부 예에서는 예컨대 글래스 파이버(glass fiber)와 같은 강화 섬유(reinforcing fiber)를 포함할 수 있다. 유전체 요소(104)는 연성의 것일 수도 있고 또는 강성의 것일 수도 있다. 특정한 예에서, 유전체 요소는 TAB(tape automated bonding)에서 흔히 이용되는 것과 같은 폴리이미드 재료 등의 폴리머 테이프 재료일 수 있다.
도 2에 도시된 바와 같이, 제1 금속층 위에 마스킹 층 또는 기타 패터닝된 희생층(116)이 형성된다. 마스킹 층은 예컨대 포토리소그래피에 의해 또는 스텐실링(stenciling), 스크린-프린팅(screen-printing), 또는 레이저 삭마(laser ablation)와 같은 기타 패터닝 기술에 의해 에칭 저항성 금속 또는 기타 재료로 형성될 수 있다. 그리고나서, 도 3에 도시된 바와 같이, 제1 금속층은 에천트 유체(etchant fluid)를 층을 이루는 금속 구조물(102)을 향해 도면부호 118 방향으로 지향시킴으로써 등에 의해 패터닝될 수 있다. 이 패터닝 공정은 마스킹 층(116)에 의해 보호되지 않는 제1 금속층의 부분을 제거하여 에칭된 복수의 단단한 금속 포스트(120)를 형성한다. 에칭 장벽층(114)이 제1 금속층을 패터닝하기 위해 사용된 에천트에 의해 공격받지 않으므로, 포스트는 에칭 장벽층(114)의 노출된 표면(122) 위에 돌출한다. 금속 포스트는 에칭 장벽층 상에 서로 떨어져 이격되어 일련의 개별 도전체를 제공할 수 있다. 도 4에 도시된 바와 같이, 포스트가 에칭에 의해 형성될 때, 이들 포스트는 각각의 포스트가 동일 포스트의 팁(tip)(127)보다 넓은 베이스(128)를 갖는 절두 원추형(frusto-conical) 형상으로 될 수 있으며, 이들 포스트는 통상적으로 수직 방향에 대해 각도를 이루며 연장하는 가장자리 표면(edge surface)을 갖는다.
도 4는, 각각의 에칭 장벽 금속층의 노출된 부분이 제거되고, 제2 금속층(112)이 패드(124) 및 통상적으로 유전체 재료(104)의 평면의 방향으로 연장하는 트레이스(도시하지 않음)를 형성하도록 패터닝되는, 후속 단계를 도시하고 있으며, 이 때 패드와 트레이스는 포스트(120)와 전기 접속된다. 제2 금속층의 트레이스는 패드의 적어도 몇몇을 단단한 금속 포스트의 적어도 몇몇과 전기 접속시킬 수 있다. 패터닝의 결과로, 유전체 요소(104)에서의 개구부는 이제는 구조물(126)의 두께를 관통하여 연장하는 관통 개구부(106)가 된다.
위의 예(도 1 내지 도 4)의 변형예에서, 포스트, 패드 및 트레이스를 포함하는 유사 구조물(126)이 유전체층(104)의 하나 이상의 표면 상에 도금(plating)함으로써 또는 도금 단계와 에칭 단계의 조합에 의해 형성될 수 있다. 도금된 구조물에서, 포스트(120)는 통상적으로 포스트가 돌출하는 유전체 요소의 표면(105)에 대하여 수직을 이루는 가장자리 표면을 갖는다.
구조물(126)이 규정된 후, 도 5는 복수의 접속 요소(134) 및 단자(140)를 그 위에 갖고 있는 유전체 요소(132)를 포함한 기판(130)을 도시하며, 컨택(134)과 단자(140)가 금속 또는 기타 도전성 요소(142)에 의해 전기 접속되어 있다. 기판(130)은 통상적으로 다수의 영역(131)을 갖는 연속 또는 반연속(semi-continuous) 테이프 또는 시트의 형태로 된다. 아래에 설명되는 바와 같이, 각각의 영역(131)은 공정의 종료 시에 개개의 패키지의 일부분을 구성할 것이며, 각각의 영역(131)은 아래에 설명되는 바와 같이 하나의 패키지의 부분을 형성할 특징부를 포함한다. 기판 104와 같이, 기판 130은 연성의 것일 수도 있고 또는 강성의 것일 수도 있으며, 기판 104와 동일한 재료 중의 하나 이상의 재료로 구성될 수 있으며, 이 기판의 유전체 요소(132)는 유전체 재료의 하나의 층을 포함할 수 있거나, 또는 여러 개의 부분 층을 포함하는 라미네이트로 될 수도 있으며, 폴리이미드, BT 수지, 에폭시 또는 기타 유전체 폴리머와 같은 중합성 유전체를 주성분으로 하여 형성될 수 있으며, 일부 예에서는 예컨대 글래스 파이버와 같은 강화 섬유를 포함할 수 있다. 기판 104의 유전체 요소와 마찬가지로, 유전체 요소(132)는 TAB(tape automated bonding)에서 흔히 이용되는 것과 같은 폴리이미드 재료 등의 폴리머 테이프 재료일 수 있다.
도 5에 구체적으로 도시된 바와 같이, 단자(140)는 접속 요소(134)와 분리되어 있는 층에 형성되며, 이들 금속층은 유전체 요소(132)에 의해 서로 분리되어 있고, 유전체 요소를 통해 연장하는 비아(32)와 같은 도전성 요소에 의해 서로 전기 접속되어 있다. 이러한 구성은 흔히 "2-금속" 구조로 지칭된다. 이와 달리, 도 6에 도시된 바와 같이, 기판(150)은, 기판의 제1 표면(152)에서 노출된 바와 같은 도전성 접속 요소(154)와 제1 표면으로부터 원격으로 위치된 기판의 제2 표면(158)에서 개구부(156) 내에 노출된 바와 같은 단자(160)를 구성하는 단일 금속층을 갖는 단일 금속 구조물로서 형성될 수 있다. 이와 달리, 도 6에 도시된 실시예의 변형예에서, 기판(150)은, 단자가 기판의 제2 표면(158) 위에 위치하고, 접속 요소가 제1 표면(154)으로부터 개방되고 유전체 요소를 통해 연장하는 개구부 내에서 노출되는 반대의 구성으로 이용될 수 있다. 다른 대안에서, 도전성 실장 요소, 단자, 또는 이들 양자를 구성하는 하나 이상의 금속층이 유전체층의 두께 내에 배치되고, 적합한 표면까지 구멍을 통해 노출될 수 있다.
도 7에 도시된 바와 같이, 마이크로전자 요소(170)가 제1 기판(130)의 제1 표면 또는 상면(136) 상에 실장된다. 각각의 영역(131)은 그 위에 실장된 하나 이상의 마이크로전자 요소를 갖는다. 특정한 실시예에서, 하부 기판의 각각의 영역(131)은 하나의 마이크로전자 요소를 가지고 있다. 도시된 마이크로전자 요소는 아래를 바라보는 방위(face-down direction)로 실장된 반도체칩이며, 반도체칩의 컨택 예컨대 본드 패드(도시하지 않음)가 예컨대 솔더(solder)와 같은 접합 재료를 이용하여 도전성 실장 요소에 컨택을 접합함으로써와 같이 기판의 도전성 접속 요소(134)에 접속된다. 그러나, 다른 기술이 채용될 수도 있다. 예컨대, 각각의 마이크로전자 요소(170)는 패키지 단자를 그 위에 갖는 패키지 기판(도시하지 않음)을 통합하고 있는 패키징된 마이크로전자 요소일 수도 있으며, 이들 패키지 단자가 제1 기판 상의 도전성 접속 요소(134)에 접속된다. 다른 변형예에서, 이방성 도전성 접착제와 같은 기술이 채용될 수도 있다. 기판(130)의 각각의 영역(131) 내의 마이크로전자 요소(170)는 그 영역(131)의 도전성 접속 요소(134)를 통해 동일 영역의 실장 단자(140)의 적어도 일부의 실장 단자 및 그 영역의 층간 접속 단자(138)의 적어도 일부의 층간 접속 단자에 전기 접속된다. 마이크로전자 요소(170)는 본 명세서에서 설명된 조립 공정 또는 하부 기판(130)을 준비하기 위해 이용된 별도의 조작의 일부분으로서의 종래의 기술을 이용하여 하부 기판 상에 실장될 수도 있다.
마이크로전자 요소(170)를 기판(130)에 실장한 후, 기판(130)과 마이크로전자 요소(170)의 컨택 보유 면(contact-bearing surface)(172)(도 8)의 사이에 언더필(underfill)(174)을 삽입하여, 접합 재료(171)와 접속 요소(134)를 통한 마이크로전자 요소와 기판 간의 전기 접속에서의 열적 및 기계적 응력에 대한 저항의 증가를 용이하게 할 수 있다. 그리고나서, 기판(100)이 예컨대 접착제(178)를 통해 마이크로전자 요소(170)의 후면(176)에 실장될 수 있다. 일실시예에서, 예컨대, 기판(100)이 중합성 유전체 재료를 포함할 때, 접착제는 유연성을 갖는(compliant) 것이 될 수 있다. 그러나, 기판(100)이 마이크로전자 요소(170)의 열팽창 계수와 동일하거나 근접한 열팽창 계수를 갖는 다른 실시예에서는, 접착제가 유연성을 갖는 것일 필요는 없으며, 심지어는 강성의 재료로 될 수도 있다. 기판(100)은 마이크로전자 요소(170)로부터 이격 위치되는 기판의 표면(108)으로부터 멀어지게 도전성 포스트(120)가 돌출하도록 마이크로전자 요소(170)에 실장된다.
도 8에 추가로 도시된 바와 같이, 제2 기판의 개구부(106)는 기판과 마이크로전자 요소가 조립체(180)를 형성하도록 연결될 때에는 제1 기판의 층간 접속 요소(138)와 정렬된다. 이것은 제1 기판 상의 층간 접속 요소(138)와 제2 기판의 패드(124)를 연결하는 도전성 요소(1802)(도 9)가 형성될 수 있도록 하여, 조립체(184)를 형성한다. 예컨대, 와이어본딩 툴의 팁이 제2 기판의 개구부(106)를 통해 삽입되어, 제2 패드(138)에 부착된 제1 단부와 패드(124)에 부착된 제2 단부를 갖는 와이어 본드를 형성할 수 있다. 그리고나서, 조립체(184)는 이 조립체를 개별 마이크로전자 조립체(188)(도 10)로 분리시키기 위해 "186" 라인을 따라 절단될 수 있으며, 이로써 각각의 개별 마이크로전자 조립체가, 제1 기판과 제2 기판의 각각의 기판의 영역과, 2개의 기판 영역 사이에서 각각의 기판 영역에 전기 접속되는 마이크로전자 요소(170)를 포함하게 된다.
상기한 공정의 변형예(도 9a)에서, 각각 포스트(120)가 돌출하고 있고 예컨대 패드(124)와 같은 도전성 요소를 위에 갖고 있는 복수의 개별 기판(126')이 각각의 마이크로전자 요소(170)에 부착되고, 와이어 본드(182')를 통해 기판(130)에 전기 접속될 수 있다. 이 공정은 기판(130)의 복수의 영역이 연속 또는 반연속 기판의 형태로 함께 부착되어 유지되는 동안 수행될 수 있다. 이 경우, 와이어 본드(182')는 각각의 기판(126')의 주변 가장자리(107)를 지나 위치될 수 있다.
도 11에 도시된 바와 같이, 조립체(188)의 구조를 둘러싸는 몰딩된 인캡슐런트 영역을 형성하기 위해 몰드(190)가 이용될 수 있다. 예컨대, 도 9a에 도시된 바와 같은 구조에서, 기판(130)을 절단하기 전에, 제1 기판 영역(131)의 표면(136)에 거치되도록 몰드 플레이트(192)가 위치될 수 있다. 그리고나서, 와이어 본드(182)를 둘러싸도록 그리고 통상적으로 개개의 포스트(120)들 사이 및 마이크로전자 요소(170)와 와이어 본드(182)의 가장자리(198)들 사이를 채우기 위해 입구(도시하지 않음)를 통해 몰드 내로 인캡슐런트가 도입된다. 조립체는 그 후 몰드로부터 제거될 수 있으며, 필요한 경우 도 12에 나타낸 바와 같이 인캡슐런트(201)를 적어도 부분적으로 경화시키도록 처리될 수 있다. 기판(130)은 또한 이때에 개별 유닛(188)을 형성하기 위해 절단될 것이다. 도전성 포스트(120)가 마이크로전자 요소(170) 위에 위치하는 인캡슐런트의 노출된 주표면(200)에서 노출된다. 도전성 포스트는 마이크로전자 요소(170) 위에 위치하고 있는 캡슐런트의 개구부(202) 내에서 연장한다. 통상적으로, 인캡슐런트 영역을 갖는 마이크로전자 조립체(188)를 몰드(190)로부터 제거한 후, 도 12에 도시된 바와 같이 마이크로전자 패키지(210)를 형성하기 위해 솔더 범프(solder bump) 또는 볼이 단자(140)와 연결될 수 있다.
도 13은 특정 실시예에 따른 마이크로전자 패키지(290)를 도시하고 있으며, 이 실시예에서는, 패드이거나 또는 솔더 볼과 같은 접합 재료의 볼(242)이 부착된 패드일 수 있는 각각의 단자(240)가, 이 단자로부터 원격 위치된 인캡슐런트의 표면(200)에서 노출되어 있는 각각의 도전성 포스트(220)와 수직으로 정렬될 수 있다. 마이크로전자 패키지(290)에서의 이러한 단자와 포스트의 배열은, 아래의 도 21에서와 같은 적층된 조립체에서 복수의 마이크로전자 패키지(290)를 적층하여 서로 연결하는 것을 용이하게 한다.
도 13 및 도 14에 추가로 도시되어 있는 마이크로전자 패키지(290)에서, 포스트(220)는 상부 기판(100)의 표면(221) 위에 위치하는 영역 어레이(222)를 형성한다. 제2 기판(100)의 표면(221)에서 노출되어 있는 패드(224)는 예컨대 와이어 본드(282)에 의해서 등과 같이 하부 기판의 표면에서 노출되어 있는 패드(238)와 전기 접속될 수 있다. 도 14에 추가로 도시된 바와 같이, 패키지(290) 내의 와이어 본드는 요구된 임피던스 또는 제어된 임피던스를 갖는 전송 라인을 제공하도록 배열될 수 있다. 특히, 하부 기판 상의 패드 중의 일부 패드는, 그라운드, 전원 공급 전압과 같은 기준 전기 전위(reference electric potential)와의 접속, 또는 단지 저속으로만 변경될 수 있거나 또는 다른 포스트(220)에서 나타나는 신호의 변경의 대표적인 속도에 비하여 매우 느리게 또는 좁은 범위 내에서만 변경될 수 있는 또 다른 전기 전위와의 접속을 위해 이용 가능하게 될 수 있다. 예컨대, 패드(238A)는 기판(230)의 표면(244)에 제공된 전기 접속부(240, 242)를 통한 그라운드와의 전기 접속을 위한 그라운드 패드일 수 있다. 기준 와이어 본드(284A)는 기판의 이러한 그라운드 패드(224A, 238A)들 사이에서 신호 와이어 본드(282)의 길이부(runs)에 인접한 길이부로 연장한다. 이 경우, 기준 와이어 본드의 길이부는 기판(100)의 표면(221)을 따른 측면 방향(292)들 중의 하나 이상의 방향에서의 신호 와이어 본드의 길이부로부터 실질적으로 균일하게 이격되는 상태로 되어 있다. 이와 달리, 또는 이에 추가하여, 패키지(290)는 기준 전위와의 접속을 위한 기준 패드(238B)까지 연장하는 기준 와이어 본드(284B)를 포함할 수 있으며, 이들 기준 와이어 본드(284B)의 길이부는 기판(100)의 제1 표면(221)에 대하여 수직 방향(294)(도 13)으로 실질적으로 정렬된 신호 와이어 본드(282B)의 길이부의 위 또는 아래에 연장할 수 있다. 이들 특정한 구현의 일부 또는 전부가 필요한 경우 동일한 마이크로전자 패키지(290)에 제공될 수 있다.
전술한 방법(도 1 내지 도 12)의 변형예에서, 도전성 포스트는 조립체가 몰드로부터 제거될 때에 이미 노출될 필요는 없다. 그 대신, 도 15에 도시된 바와 같이, 인캡슐런트가 상면(121), 즉 기판(100)으로부터 원격 위치된 포스트의 단부 위에 위치할 수 있다. 이 경우에서의 상면(121)은 인캡슐런트에 의해 덮여져 이들이 인캡슐런트의 주표면(300) 아래에 묻히게 된다. 그리고나서, 도 16a에 도시된 바와 같이, 포스트의 상면(121)을 부분적으로 노출시키고 상면의 다른 부분(303)들을 여전히 인캡슐런트에 의해 덮여지게 하는 복수의 개구부(301)가 인캡슐런트에 형성될 수 있다. 이 경우, 포스트의 가장자리 표면(123)은 인캡슐런트에 의해 덮여진 채로 유지될 수 있다.
도 16a에서의 실시예의 변형예에서, 인캡슐런트 주표면의 개구부(302)(도 16b)는 적어도 일부 포스트의 상면(121)을 적어도 부분적으로 노출시키고, 동일 포스트의 가장자리 표면(123)을 적어도 부분적으로 노출시킨다. 포스트의 가장자리 표면(123)은 도 16b에 도시된 바와 같이 개구부 내에서 단지 부분적으로 노출될 수 있거나, 또는 기판의 표면(105)에 대해 노출될 수 있다. 인접한 포스트(120)들 사이의 인캡슐런트(201)의 일부분(304)은 포스트들 사이의 절연체로서 유지될 수 있고, 도 21을 참조하여 아래에 추가로 설명되는 바와 같이 연결된 마이크로전자 패키지의 적층된 조립체에서와 같이 포스트(120)에 연결될 수 있는 예컨대 주석, 솔더, 도전성 페이스트(conductive paste) 등과 같은 접합 재료의 유동물(flow)을 담아두기 위한 것으로 될 수 있다.
일실시예에서는, 하나의 포스트(120)의 상면의 적어도 일부분 및 가장자리 표면의 적어도 일부분이, 주표면에 있는 이러한 하나의 개구부 내에서 노출될 수 있으며, 임의의 다른 포스트(120)의 표면이 동일 개구부 내에서 노출될 수 없다. 이와 달리, 2개 이상의 포스트(120) 중의 복수의 포스트의 각각의 포스트의 상면의 적어도 일부분 및 가장자리 표면의 적어도 일부분이 인캡슐런트 주표면에 형성된 개별 개구부 내에서 노출될 수 있다. 또 다른 경우에, 2개 이상의 포스트 중의 복수의 포스트의 상면의 적어도 일부분 및 가장자리 표면의 적어도 일부분이 인캡슐런트 주표면에 형성된 개별 개구부 내에서 노출될 수 있다.
특정한 실시예에서, 하나의 행(row)의 포스트 중의 2개 이상의 포스트 또는 이와 달리 하나 이상의 전체 행의 포스트가, 인캡슐런트 주표면의 개별 개구부 내에 노출된 상면의 적어도 일부분 및 가장자리 표면의 적어도 일부분을 가질 수 있다. 일부 경우에, 전체 상면 미만일 수 있는 상면의 일부분만이 특정 개구부 내에서 노출된다. 일부 경우에, 전체 상면이 특정 개구부 내에서 노출될 수 있다. 특정한 경우에, 가장자리 표면의 일부분만이 특정 개구부 내에서 노출될 수 있으며, 일부 경우에 가장자리 표면이 기판의 표면(105)에 대해 또는 포스트에 의해 접촉된 도전성 요소의 표면에 대해 노출될 수 있다. 특정한 실시예에서, 전체 상면과 가장자리 표면의 일부분, 즉 복수의 포스트의 각각의 포스트의 전체 가장자리 표면보다 작은 일부분이 인캡슐런트 주표면의 개별 개구부 내에서 노출될 수 있다.
도 17은 인캡슐런트(201)가 기판(400)의 외측으로 향하는 표면(421)에서 노출된 도전성 패드(402)의 맨 위에 형성되는 상기 실시예(도 12, 또는 도 13 및 도 14)의 변형예를 도시하고 있다. 이러한 방식으로, 패드(402)는 일례에서는 인캡슐런트의 주표면일 수 있는 인캡슐런트의 노출된 표면(404) 아래에 묻히게 된다. 전술한 실시예(도 12 및 도 13)의 도전성 포스트(220)와 마찬가지로, 패드(402)는 트레이스(도시하지 않음)를 통해 또는 상이한 전위에서 신호 및 기타 전압을 동시에 운반하기 위한 기타 도전체(도시하지 않음)를 통해 제1 기판(400)의 본드 패드(124)와 전기 접속될 수 있다. 인캡슐런트를 적어도 부분적으로 경화시킨 후, 노출된 표면(404)으로부터 연장하고 각각의 패드(402)를 적어도 부분적으로 노출시키는 개구부(406)(도 18)가 그 안에 형성된다. 후속하여, 예컨대 주석, 솔더 또는 도전성 페이스트 등과 같은 도전성 접합 재료가 각각의 개구부 내에 제공되어 기판(404)에 노출된 도전성 매스(408)(도 19)를 형성할 수 있다. 패키지(도 19)의 하나의 변형예에서, 구리, 금 또는 이들의 조합과 같은 금속이 개구부 내에서 패드 상에 도금되어 기판(404)에서 노출되어 있는 매스(408) 대신에 단단한 금속 포스트를 형성할 수 있다. 조립체는 이러한 방식으로 도금된 포스트의 표면이 평탄화되고 표면(404)과 동일 평면으로 될 수 있도록 포스트를 형성한 후에 평면화될 수 있다.
또 다른 대안(도 20)에서, 인캡슐런트가 가해지기 전에 예컨대 솔더 볼과 같은 도전성 매스(410)가 도전성 패드(402)와 연결된다. 몰딩 동안, 몰드의 상판(192)(도 11)이 도전성 매스의 표면과 접촉하게 되고, 도전성 매스(410)가 몰드에 의해 압박되어 상판과의 접촉으로 도전성 매스의 표면을 평탄화할 수 있다. 그 결과, 패키지(490)가 몰드로부터 제거될 때, 도전성 매스는 주표면(404)에서 노출된 비교적 넓은 평탄 표면(412)을 갖게 된다.
그 변형예에서, 도 20a에 도시된 바와 같이, 예컨대 솔더 볼과 같은 도전성 매스(410)가 상부 기판(400) 위에서 연장하는 높이 H2보다 큰 높이 H1의 주표면(405)을 갖는 인캡슐런트가 형성될 수 있다. 인캡슐런트층을 형성한 후, 도전성 매스의 각각의 매스를 노출시키는 개구부(411)를 형성하기 위해 레이저 삭마(laser ablation), 기계식 밀링(milling) 또는 기타 수단이 이용될 수 있다.
상기한 실시예(도 15 내지 도 20a)의 변형예에서, 2개 이상의 도전성 포스트 또는 도전성 매스가 인캡슐런트층의 개별 개구부에서 노출될 수 있다. 도 20a에 도시된 실시예의 변형예에서, 도전성 매스(410)는 각각의 도전성 포스트의 상면(427)과 가장자리 표면(428)을 접촉할 수 있으며, 도전성 매스가 개구부(411) 내에서 부분적으로 노출된다.
도 21은 각각 위에서 설명한 바와 같이 구성되는 복수의 마이크로전자 패키지(290A, 290B, 290C)를 포함하는 적층된 조립체(500)를 형성하는 공정을 도시하고 있다. 제1 마이크로전자 패키지의 솔더 볼(242A)은 예컨대 연성 또는 강성 회로 기판 또는 카드, 주기판(mother board) 등과 같은 회로 패널(502)의 단자(504)에 연결될 수 있다. 이러한 방식으로, 회로 패널(502)과 패키지(290A)의 마이크로전자 요소(170A) 및 층간 도전성 요소(138A) 사이에 신호 및 기타 전압을 운반하기 위한 전기 접속부가 제공된다. 도전성 포스트(120A)는 또한, 단자(240A) 및 솔더 볼(242A)과의 전기 접속부(도시하지 않음)를 갖는 패드(124), 와이어 본드(282) 및 층간 도전성 요소(138A)를 통한 전기 접속을 경유하여, 회로 패널의 패드(504)에 신호 및 기타 전압을 운반하고 이 패드(504)로부터 신호 및 기타 전압을 운반한다.
마이크로전자 패키지 290B의 솔더 볼(242B)은 마이크로전자 패키지 290A를 회로 패널(502)과 연결한 후에 마이크로전자 패키지 290A의 도전성 포스트(120A)와 연결될 수 있다. 도 21은, 마이크로전자 패키지 290C 위의 솔더 볼(242C)이 마이크로전자 패키지 290B의 도전성 포스트(120B)와 정렬되도록 마이크로전자 패키지 290C를 위치시키고, 그 후 마이크로전자 패키지 290C를 마이크로전자 패키지 290B에 연결한 것을 추가로 도시하고 있다. 하나의 변형예에서, 마이크로전자 패키지(290A, 290B, 290C)의 조립체는 그 안의 패키지 상의 솔더 볼을 그 안의 또 다른 패키지의 각각의 도전성 포스트와 연결함으로써 형성될 수 있으며, 그 후 이러한 조립체의 바닥에 노출되어 있는 솔더 볼(242A)이 회로 패널의 대응 패드(504)에 연결될 수 있다.
이하에서는, 제공되는 구성요소의 전부가 구체적으로 도시되거나 도면부호가 부여되지는 않도록 간략화된 도면을 참조하여, 다음과 같이 같이 추가의 변형예가 도시 및 설명된다. 또한, 각각의 도면에 도시된 구성요소 모두가 아래에 설명된 바와 같은 각각의 변형예에서는 필수적으로 제공되거나 요구되지는 않는다. 본 명세서에서 설명된 실시예에 대하여, "상부 기판" 또는 "하부 기판"은 기준 중력계를 따를 필요는 없다. 도 22 내지 도 32에서, "상부 기판" 또는 "하부 기판"으로서 지칭되는 각각의 요소는 개별 기판일 수도 있고, 또는 더 대형의 연속 또는 반연속의 기판의 절단된 부분일 수도 있다. 또한, 각각의 마이크로전자 패키지 또는 조립체에서의 상부 기판과 하부 기판의 상대 위치는 반대로 되어, 하부 기판이 각각의 도면에 예시된 상부 기판의 위치에 있고, 상부 기판이 각각의 도면에서의 하부 기판의 위치에 있을 수도 있다.
그러므로, 도 22에 도시된 바와 같은 실시예에서, 기준 와이어 본드(584)는, 신호 와이어 본드(582)의 길이부에 인접하고 이 길이부에 적어도 실질적으로 평행한, 수직 방향으로 연장하는 길이부를 가질 수 있으며, 기준 와이어 본드는 인캡슐런트의 주표면(504)에서 노출되어 있는 기준 도전성 포스트(520)에 전기 접속된다. 기준 도전성 포스트는 신호 와이어 본드의 임피던스의 제어시에 기준 와이어 본드(584)와 함께 이용하기 위한 것과 같은 그라운드 또는 전원 공급 전압 등의 기준 전위에 대한 접속을 위해 이용 가능하다. 도 22에 추가로 되시된 바와 같이, 하나의 특정 실시예에서, 제1 기판(550)은 복수의 금속층(552)을 가질 수 있으며, 그 중 적어도 하나의 금속층이 유전체 재료의 두께 내에 묻힐 수 있다.
도 23은 예컨대 트레이스, 패드 등과 같은 도전성 요소(538)와 전기 접속된 추가의 전기 도전성 포스트(522)가 하부 기판(550)의 제1 표면(554) 위에서 돌출하는 실시예(도 22)의 변형예를 도시하고 있다. 도전성 포스트(522)는 예컨대 전원 공급 전압 또는 그라운드와 같은 하나 이상의 기준 전위를 제공하기 위해서와 같이 하나 이상의 기준 포스트(520) 또는 기준 도전체와 전기 접속될 수 있다. 일례에서, 포스트 520은 포스트 522의 대응하는 인접 표면(523)과 금속학적으로 연결되거나 또는 일체화되는 베이스(521)를 갖는다. 특정한 실시예에서, 스페이서(spacer)와 같은 구조물이 상부 기판과 하부 기판 사이의 요구된 간격을 유지하기 위해 포스트 522의 위치를 차지할 수 있다. 이와 달리, 열 확산기 또는 기타 열전도체(thermal conductor)가 도전성 포스트 522의 위치를 차지할 수 있거나, 또는 전기 도전성 포스트 522가 또한 스페이서로서 기능하거나 열전도 기능을 가질 수도 있다.
도 24는 실시예(도 22)의 변형예를 도시하며, 이 변형예에서는, 상부 기판 또는 제2 기판(600)이 리드 프레임이고, 이 리드 프레임에서는, 리드 프레임을 구성할 때에 금속 포일(metal foil)을 스탬핑(stamping) 또는 코이닝(coining)함으로써 그리고 일부 경우에는 그 위에 금속을 도금함으로써와 같이 포스트(620)와 포스트로부터 연장하는 트레이스(622)가 일체로 형성된다. 이러한 리드 프레임(600)은 그 후 마이크로전자 요소(670)의 후면(672)에 접합될 수 있으며, 그리고나서 그 결과의 조립체가 몰드 내에 위치될 수 있으며, 그 후 도 11에 대하여 위에서 설명한 바와 같이 몰드가 형성된다. 이와 달리, 금속 포일을 스탬핑 또는 코이닝하기보다는, 상부 기판이 도 1 내지 도 4에 대하여 위에서 설명한 바와 같은 층을 이루는 금속 구조물로부터 패터닝될 수 있으며, 이 경우에는, 패터닝된 층을 이루는 금속 구조물이 접착제를 통해 칩(670)의 면에 접합될 수 있다는 점, 즉 마이크로전자 패키지에서 포스트 및 그 위의 컨택을 지지하는 유전체 기판과 같은 추가의 유전체 요소를 필요로 하지 않는다는 점이 상이하다.
도 22에 도시된 바와 같이, 하나 이상의 기준 포스트(620A) 및 하나 이상의 기준 와이어 본드는 파워 또는 그라운드와 같은 기준 전위를 운반할 수 있다. 도 25는 도 24의 하나 이상의 기준 포스트(620A)가 생략될 수 있는 추가의 변형예를 도시한다.
도 26은 실시예(도 13 및 도 14)의 변형예를 도시하며, 이 변형에서는 마이크로전자 요소(770)의 컨택 보유 면(771)이 위를 향하고 있는 상태, 즉 하부 기판(700)으로부터 멀어지고 있는 상태로 되어 있다. 예컨대 마이크로전자 요소(770)의 본드 패드와 같은 컨택(772)이 마이크로전자 요소의 주변 가장자리(774)에 인접하여 제공되어, 이러한 컨택이 상부 기판(730)의 인접한 주변 가장자리(732)를 지나서 노출될 수 있다. 제1 와이어 본드(740)는 마이크로전자 요소의 컨택(772)을 하부 기판 상의 대응 패드(744)와 전기 접속시킬 수 있다. 제2 와이어 본드(742)는 컨택(772)을 상부 기판의 대응 패드(도시하지 않음)와 전기 접속시킬 수 있다. 일실시예에서, 하나 이상의 와이어 본드가 상부 기판 및 하부 기판의 패드들을 직접 접속시킬 수 있다.
도 27에 도시된 바와 같은 다른 변형예에서, 제1 및 제2 마이크로전자 요소(870, 880)가 각각 페이스 업(face up) 상태로, 즉 컨택 보유 면이 하부 기판(800)의 먼 쪽으로 바라보게 하는 상태로 실장될 수 있다. 마이크로전자 요소는 각각의 마이크로전자 요소 상의 컨택들 사이에서 연장하는 와이어 본드(882)를 통해 함께 전기 접속될 수 있다. 추가의 와이어 본드(884, 886)가 마이크로전자 요소를 상부 및 하부 기판(830, 800)에 전기 접속시킬 수 있다. 다른 변형예에서, 제3, 제4 또는 더 큰 숫자의 마이크로전자 요소가 실장될 수 있으며, 유사한 방식으로 마이크로전자 패키지 내에서 전기 접속될 수 있다.
도 27a는 도 27에 도시된 실시예의 변형예를 도시하며, 이 변형예에서는, 2개의 마이크로전자 요소(970, 980)가 각각 플립-칩(flip-chip) 방식으로 각각의 기판(800, 900)에 실장된다. 마이크로전자 요소의 후면들은 도시된 바와 같이 함께 백 본딩(back bonding)될 수 있다. 도 27a에 추가로 도시된 바와 같이, 마이크로전자 패키지 내의 와이어 본드(984) 중의 적어도 일부의 와이어 본드는 제어된 임피던스를 가질 수 있다. 즉, 구성요소들 사이, 예컨대 도 27에 도시된 바와 같이 하부 기판(800)과 상부 기판(900) 사이에서 신호를 운반하는 와이어 본드(984)는, 신호 와이어 본드의 수직 길이부와 평행을 이루고 이 신호 와이어 본드로부터 실질적으로 균일하게 이격되어 있는 수직 길이부를 갖는 다른 와이어 본드(986)가 측면에 배치될 수 있다. 다른 와이어 본드(986)는 예컨대 그라운드, 전원 공급 전압, 또는 이와 달리 신호 와이어 본드에 의해 운반된 신호의 변경 속도에 비하여 매우 저속으로만 변경되는 전압과 같은 기준 전위에 전기 접속된다. 이들 기준 와이어 본드(986)는 상부 기판(900) 및 하부 기판(800)의 각각의 위에 제공된 컨택을 통해 기준 전위에 전기 접속된다.
도 27a에 도시된 실시예의 변형예에서, 하나 이상의 마이크로전자 요소가 각각의 기판(800, 900)에 플립-칩 실장될 수 있으며, 또 다른 마이크로전자 요소가 하나 이상의 와이어 본드(도시하지 않음)를 통해 전기 접속되는 기판 중의 하나에 대해 페이스 업 방위로 실장될 수 있다. 도 27에 도시된 실시예의 특정한 변형예에서, 마이크로전자 요소(도시하지 않음)는 기판(800)에 플립-칩 방식으로 실장될 수 있으며, 마이크로전자 요소(870)는 플립-칩 방식으로 실장된 마이크로전자 요소의 후면에 대해 백 본딩될 수 있다. 그 마이크로전자 요소(870)는 도 27에 도시된 바와 같이 기판(800)과 전기 접속될 수 있으며, 또 다른 마이크로전자 요소(880)가 도 27에 도시되고 이 도면에 대하여 위에서 설명한 바와 같이 하부 기판(800), 상부 기판(830) 또는 마이크로전자 요소(870)에 전기 접속될 수 있다.
도 28은 도 20의 실시예와 유사한 실시예(도 26)의 다른 변형예를 도시하며, 이 변형예에서는, 솔더 볼(940)이 예컨대 인캡슐런트를 형성하기 전에 도전성 요소, 예컨대 상부 기판 상의 패드(도시하지 않음)에 연결된다.
도 29는 도 19의 실시예와 유사한 도 26의 실시예의 변형예를 도시하며, 이 변형예에서는 인캡슐런트의 형성에 후속하여 도전성 매스(1008)가 형성될 수 있다.
도 30은 컨택 보유 면(1172)이 기판(1100)의 먼 쪽으로 바라보게 하는 상태로 마이크로전자 요소(1170)를 기판(1100)에 실장하는 또 다른 변형예를 도시하고 있다. 이 변형예에서, 상부 기판은 생략되어 있다. 예컨대 50 미크론과 300 미크론 사이의 높이를 가질 수 있는 도전성 포스트(1120)는 상기한 실시예(도 1 내지 도 14)에 대하여 설명한 바와 같이 이루어질 수 있다. 이 포스트는 마이크로전자 요소의 면(1172)으로부터 멀어지도록 연장할 수 있으며, 인캡슐런트의 표면(1102)에서 노출될 수 있다. 일실시예에서, 도전성 포스트는 공동 소유의 미국 특허 출원 번호 12/317,707, 12/462,208, 12/286,102, 12/832,376 또는 미국 특허 제7,911,805호(TIMI 3.0-100, TIMI 3.0-101, TESSERA 3.0-585, TESSERA 3.0-609 또는 TESSERA 3.0-565)에서 설명된 바와 같이 형성될 수 있으며, 이들 특허 출원 및 특허의 개시 내용은 원용에 의해 본 명세서에 통합되어 있다. 포스트(1120)는 마이크로전자 요소(1170)를 또 다른 패키지 또는 요소에 전기 접속하기 위해 이용 가능하며, 또한 예컨대 기판(1100)의 볼 그리드 어레이(BGA) 인터페이스(1140)와 같은 솔더 볼을 패드(1174), 와이어 본드(1176), 및 표면(1172)을 따라 연장하여 포스트(1120)를 와이어 본드(1176)에 접속시키는 도전성 요소(1178)를 통해 또 다른 패키지 또는 요소에 전기 접속하기 위해서도 이용 가능하다.
도 31은 실시예(도 30)의 다른 변형예를 도시하며, 이 변형예에서는, 솔더 볼과 같은 도전성 매스(1220)가 도 30에 도시된 도전성 포스트(1120)의 위치에 제공된다.
도 32는 상기한 실시예(도 26)의 변형예를 도시하며, 이 변형예는 하부 기판과 인캡슐런트(1300)의 표면(1302) 사이에 연장하는 하나 이상의 추가의 도전성 포스트(1320)를 갖는다. 도전성 포스트는 솔더 볼(1340) 중의 하나 이상과 전기 접속될 수 있다. 일실시예에서, 추가의 도전성 포스트는 리지(ridge), 링(ring), 또는 일부분이 마이크로전자 요소(1370)의 주변 가장자리(1374)를 따라 연장하는, 즉 도 32를 나타내고 있는 도면의 용지의 안쪽과 바깥쪽의 방향으로 연장하는 형태로 제공될 수 있다. 일실시예에서, 하나 이상의 추가의 도전성 포스트는 시간에 따라 변화하는 신호(time-varying signal)를 운반할 수 있다. 이와 달리, 하나 이상의 추가의 도전성 포스트(1320)는 그라운드 또는 전원 공급 전압과 같은 기준 전위를 운반할 수 있다.
도 33은 상부 패키지의 단자(1440B)가 예컨대 도 26에 도시되고 이 도면에 대하여 위에서 설명한 것과 같은 구조물을 갖는 하부 마이크로전자 패키지(1490A)의 도전성 포스트(1420A)와 같은 컨넥터에 연결되는 추가의 실시예에 따른 적층된 어셈블리를 도시하고 있다. 도 33은, 마이크로전자 패키지(1490A) 상의 컨넥터(1420A)의 피치, 개수, 및 접촉 면적이 또 다른 패키지(1490B)의 대응하는 BGA 인터페이스와 부합하도록 표준화될 수 있고, 다른 패키지가 패키지 1490A와 동일한 구조를 가질 필요가 없다는 것을 도시하고 있다.
바람직한 실시예에 대한 전술한 설명은 본 발명을 제한하려는 것이 아니라 본 발명을 예시하기 위한 것이다. 마이크로전자 패키지의 구체적인 제조 방법 및 그 안의 구조물은 "STACKABLE MOLDED MICROELECTRONIC PACKAGES"라는 발명의 명칭으로 Belgacem Haba를 발명자로 하여 2010년 7월 19일자로 출원된 공동 소유의 미국 특허 출원 번호 12/838,974에 상세하게 개시된 바와 같이 될 수 있으며, 이 특허 출원은 그 개시 내용이 원용에 의해 본 명세서에 통합되어 있다.
청구범위에 의해 정해지는 바와 같은 본 발명의 범위에서 벗어나지 않고서도 위에서 설명한 특징 및 기타 특징들의 변형 및 조합이 이용될 수 있으므로, 바람직한 실시예에 대한 전술한 설명은 청구범위에 의해 정해지는 바와 같은 본 발명의 범위에 대한 제한으로서가 아니라 본 발명의 예시를 위한 것으로서 이해되어야 한다.

Claims (20)

  1. 마이크로전자 패키지에 있어서,
    제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 상기 제1 표면에 노출된 복수의 제1 기판 컨택, 및 상기 제1 기판 컨택과 전기적으로 상호접속되고 상기 제2 표면에서 노출되어 있는 복수의 단자를 갖는 제1 기판;
    상기 제1 기판으로부터 원격으로 위치된 제2 기판으로서, 상기 제1 기판의 제1 표면을 향하여 대면하는 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 상기 제2 기판의 제2 표면에 노출된 복수의 제2 기판 컨택을 갖는 제2 기판;
    상기 제1 기판의 제1 표면과 상기 제2 기판의 제1 표면 사이에 위치되며, 제1 면(face), 상기 제1 면으로부터 원격으로 위치된 제2 면, 및 상기 제1 면에서 노출되어 있는 요소 컨택(element contact)을 가지는 마이크로전자 요소(microelectronic element)로서, 상기 제1 면 또는 상기 제2 면 중의 하나가 상기 제1 기판의 제1 표면을 향하여 대면하고, 상기 제1 면 또는 상기 제2 면 중의 또 다른 하나가 상기 제2 기판의 제2 표면을 향하여 대면하는, 마이크로전자 요소;
    상기 제1 및 제2 기판의 각각에 전기 도전성 요소를 결합하는 전기 도전성 구조물;
    상기 제1 기판의 제1 표면, 상기 전기 도전성 구조물, 및 상기 제2 기판의 제2 표면의 적어도 일부분 위에 위치하며, 주표면 및 상기 주표면으로부터 아래쪽으로 연장하는 개구부를 규정하는 연속적인 인캡슐런트(encapsulant); 및
    상기 인캡슐런트의 주표면에 노출되고 상기 제2 기판의 제2 표면 위에 위치하며, 상기 인캡슐런트에 있는 개구부 내에 적어도 부분적으로 상기 제2 기판 컨택의 높이보다 높게 돌출하며, 적어도 전기 도전성 구조물을 통해 상기 마이크로전자 요소의 요소 컨택과 전기적으로 상호접속되며, 상기 제2 기판의 제2 표면으로부터 위쪽으로 돌출되는 절두 원추형(frusto-conical) 형상인 구리나 금의 단단한 금속 포스트를 포함하는 복수의 패키지 컨택으로서, 상기 패키지 컨택의 적어도 상면이 상기 인캡슐런트의 주표면에서 적어도 부분적으로 노출되어 있는, 복수의 패키지 컨택
    을 포함하는 것을 특징으로 하는 마이크로전자 패키지.
  2. 제1항에 있어서,
    상기 마이크로전자 요소의 적어도 일부분이 상기 제2 기판의 제1 표면에 평행한 방향으로 제2 기판의 주변 가장자리(peripheral edge)를 지나 연장되는, 마이크로전자 패키지.
  3. 제1항에 있어서,
    상기 인캡슐런트의 상기 주표면은 상기 마이크로전자 요소의 주변 가장자리를 지나 적어도 상기 제1 기판의 주변 가장자리를 향해 연장하는, 마이크로전자 패키지.
  4. 제3항에 있어서,
    적어도 몇몇의 포스트의 상면이 상기 인캡슐런트의 상기 주표면에 있는 개구부의 오직 부분적인 높이를 연장하고, 상기 인캡슐런트가 상기 적어도 몇몇의 포스트의 가장자리 표면의 적어도 일부분과 접촉하는, 마이크로전자 패키지.
  5. 제4항에 있어서,
    상기 적어도 몇몇의 포스트의 상기 가장자리 표면은 상기 인캡슐런트의 각각의 개구부 내에서 적어도 부분적으로 노출되어 있는, 마이크로전자 패키지.
  6. 제4항에 있어서,
    상기 적어도 몇몇의 포스트의 가장자리 표면이 상기 인캡슐런트에 의해 전부 덮혀지는, 마이크로전자 패키지.
  7. 제3항에 있어서,
    상기 포스트의 상면이 상기 인캡슐런트의 주표면과 공통 평면으로 되는, 마이크로전자 패키지.
  8. 제7항에 있어서,
    적어도 몇몇의 포스트의 가장자리 표면이 상기 인캡슐런트에 의해 전부 덮혀지는, 마이크로전자 패키지.
  9. 제1항에 있어서,
    상기 전기 도전성 구조물이 상기 제1 기판의 제1 표면 위에 돌출되고 상기 제1 기판 컨택 및 상기 제2 기판 컨택 사이에 연장되는 복수의 와이어 본드를 포함하고, 적어도 몇몇의 와이어 본드는 서로 전기 절연되고, 상이한 전기 전위를 동시에 운반하도록 되는, 마이크로전자 패키지.
  10. 제9항에 있어서,
    상기 와이어 본드는, 제1 와이어 본드, 및 기준 전위에 적어도 하나의 제2 와이어 본드를 전기 접속하기 위해 기판 컨택에 접속되는 적어도 하나의 제2 와이어 본드를 포함하여, 상기 적어도 하나의 제2 와이어 본드가 상기 제1 와이어 본드 중 적어도 하나의 제1 와이어 본드와의 제어된 임피던스 전송 라인을 형성하는, 마이크로전자 패키지.
  11. 제9항에 있어서,
    상기 마이크로전자 요소와 직접 전기적으로 접속되는 제2 와이어 본드, 및 상기 제2 기판의 제2 표면에 있는 컨택을 더 포함하고, 상기 인캡슐런트의 주표면은 상기 제2 와이어 본드 위에 놓여 있는, 마이크로전자 패키지.
  12. 제1항에 있어서,
    상기 마이크로전자 요소는 제1 마이크로전자 요소이며, 상기 마이크로전자 패키지는, 상기 제1 마이크로전자 요소와 상기 제2 기판 사이에 배치된 제2 마이크로전자 요소를 더 포함하며, 상기 제2 마이크로전자 요소는 상기 제1 기판 및 상기 제2 기판 중의 하나 이상과 전기적으로 상호접속되는, 마이크로전자 패키지.
  13. 제1항에 있어서,
    상기 제2 기판의 제1 표면이 상기 마이크로전자 요소에 부착되는, 마이크로전자 패키지.
  14. 제1항에 있어서,
    상기 단단한 금속 포스트는 상기 인캡슐런트의 주표면에 노출되는, 마이크로전자 패키지.
  15. 제1항에 있어서,
    상기 패키지 컨택은 상이한 전기 전위를 동시에 운반하도록 구성되는, 마이크로전자 패키지.
  16. 마이크로전자 패키지로서,
    제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 상기 제1 표면에 노출된 복수의 제1 기판 컨택, 및 상기 제1 기판 컨택과 전기적으로 상호접속되고 상기 제2 표면에서 노출되어 있는 복수의 단자를 갖는 제1 기판;
    상기 제1 기판으로부터 원격으로 위치된 제2 기판으로서, 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 및 상기 제2 기판의 제2 표면에 노출된 복수의 제2 기판 컨택을 갖는 제2 기판;
    상기 제1 기판의 제1 표면과 상기 제2 기판의 제1 표면 사이에 위치되며, 제1 면, 상기 제1 면으로부터 원격으로 위치된 제2 면, 및 상기 제1 면에서 노출되어 있는 요소 컨택을 가지는 마이크로전자 요소로서, 상기 제1 면 또는 상기 제2 면 중의 하나가 상기 제1 기판의 제1 표면과 병치되는, 마이크로전자 요소;
    상기 제1 기판 및 상기 제2 기판의 각각에 전기 도전성 요소를 결합하는 전기 도전성 구조물;
    상기 제1 기판의 제1 표면, 상기 전기 도전성 구조물, 및 상기 제2 기판의 제2 표면의 적어도 일부분 위에 위치하며, 주표면 및 상기 주표면으로부터 아래쪽으로 연장되는 개구부를 규정하는 연속적인 인캡슐런트; 및
    상기 인캡슐런트의 주표면에 노출되고 상기 제2 기판의 제2 표면 위에 위치하며, 상기 인캡슐런트에 있는 개구부 내에 적어도 부분적으로 있고, 상기 전기 도전성 구조물을 통해 상기 마이크로전자 요소의 요소 컨택과 전기적으로 상호접속되는 복수의 패키지 컨택으로서, 상기 개구부는 상기 인캡슐런트의 주표면으로부터 상기 기판의 제2 표면에 노출된 패드로 더 작아지도록 상기 주표면으로부터 연속적으로 테이퍼되고, 상기 패키지 컨택은 도전성 접합 재료의 메스 또는 포스트 중 적어도 하나를 포함하는, 복수의 패키지 컨택
    을 포함하는 것을 특징으로 하는 마이크로전자 패키지.
  17. 제16항에 있어서,
    적어도 몇몇의 패키지 컨택의 상면의 적어도 일부분이 상기 개구부 내에서 노출되어 있고, 상기 인캡슐런트가 상기 적어도 몇몇의 패키지 컨택의 가장자리 표면의 적어도 일부분과 접촉하는, 마이크로전자 패키지.
  18. 제16항에 있어서,
    상기 패키지 컨택의 상면이 상기 인캡슐런트의 주표면과 공통 평면으로 되는, 마이크로전자 패키지.
  19. 제18항에 있어서,
    상기 패키지 컨택의 가장자리 표면이 상기 인캡슐런트에 의해 전부 덮혀지는, 마이크로전자 패키지.
  20. 제16항에 있어서,
    상기 전기 도전성 구조물이 상기 제1 기판의 제1 표면 위에 돌출되고 상기 제1 기판 컨택 및 상기 제2 기판 컨택 사이에 연장되는 복수의 와이어 본드를 포함하고, 적어도 몇몇의 와이어 본드는 서로 전기 절연되고, 상이한 전기 전위를 동시에 운반하도록 되는, 마이크로전자 패키지.
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