JP3875077B2 - 電子デバイス及びデバイス接続方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、電子デバイス、電子デバイス封止方法及び電子デバイス接続方法に関し、より詳しくは、外部端子を有する半導体装置、配線基板等の電子デバイス、電子デバイス封止方法及び電子デバイス接続方法に関する。
【0002】
【従来の技術】
半導体装置の小型化、高機能化、高集積化に伴って、その入出力端子の数も増える傾向にある。しかも、半導体装置においては、半導体デバイスチップを覆うパッケージの小型化の要求もある。そのような状況の下で、半導体装置の高密度実装に適した半導体パッケージの技術開発がなされている。
【0003】
半導体装置では外部端子の配置の余裕や実装負担の軽減を考慮して、外部端子を一面に実装する構造が開発され、BGA(Ball Grid Array) 、LGA(Land Grid Array) 、PGA(Pin Grid Array)など、種々のタイプがある。
【0004】
そのような半導体装置の外部端子は、はんだ(半田)を介して基板上の配線又は端子に接続される。
【0005】
例えば、図1(a) に示すように、外部端子として半田101が接合された最上の配線パターン102を有する半導体装置103と、最上面に端子104を有するマザーボード105とを用意し、半導体装置103上の半田101上とマザーボード105上の端子104を重ねた後に、図1(b) に示すように半田101を加熱溶融して端子104と配線パターン102を接合する。これにより、半導体装置103とマザーボード105は電気的に且つ機械的に接続される。
【0006】
【発明が解決しようとする課題】
ところで、図1(b) に示したように、半田101を介して半導体装置103とマザーボード105を接続した場合には、半田101が外部に露出した状態になるので、半田の材料や外部端子の材料の如何によっては外気中のガスと反応して劣化するおそれがある。
【0007】
また、半導体回路装置がチップサイズまでに小型化された場合には、熱ストレスを緩和する能力が従来に比べて低くなり、応力が外部端子の実装部分に集中する傾向がある。従って、応力が集中する外部端子の接合部分では凝集破壊が発生するおそれがある。また、外部端子がピンの場合には、応力集中によって外部端子が変形したり折れるおそれがある。
【0008】
本発明の目的は、接合された端子同士、又は、接合された配線・端子の劣化を防止することができる電子デバイス、電子デバイス封止方法及び電子デバイス接続方法を提供することにある。
【0009】
【課題を解決するための手段】
上記した課題は、基板の一面に形成された外部端子と、前記基板の一面に形成され、前記外部端子の一部が露出するように前記外部端子を覆う封止絶縁膜とを有し、前記封止絶縁膜は熱可塑性であって、前記封止絶縁膜のガラス転移温度が前記外部端子の融点温度よりも低いことを特徴とする電子デバイスによって解決される。
【0010】
本発明によれば、ピン状、ボール状、平面状の外部端子の周囲に第1加熱温度により溶融して流動性を有する封止絶縁膜を形成し、第1加熱温度よりも高い第2加熱温度によって外部端子を他の電子デバイスに接続するようにしている。
【0011】
従って、外部端子を他の電子デバイスに接続する際に、封止絶縁膜(樹脂膜)は流動性を有することになり、その自重によって流れて外部端子を覆うようになる。そして、外部端子の接続を終えて電子デバイスが冷却された後には、封止樹脂は硬化し、外部端子の機械的強度が封止樹脂によって補強されるので、外部端子に外部からかかる応力は緩和されて変形し難くなり、さらに、外部ガスとの反応が封止絶縁膜により遮られ、外部端子の劣化が防止される。
【0012】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
(第1の実施の形態)
図2(a) 〜(c) は、本発明の第1実施形態に係るPGA型半導体装置の外部端子被覆工程を示す断面図、図3(a),(b) 及び図4(a),(b) は、その外部端子とマザーボード上の端子との接合工程を示す断面図である。また、図5は、半導体装置の再配置配線を示す平面図である。
【0013】
まず、図2(a) に示すように、シリコン等の半導体基板に形成された半導体回路装置(基板)1を用意する。その半導体回路装置1の一面には、SiO2からなる無機絶縁膜2と、ポリイミド、ベンゾシクロブテンなどの有機材料よりなる下地カバー膜3が順に形成されている。
【0014】
無機絶縁膜2と下地カバー膜3の上には、図5に示すように、半導体回路装置1の一面側に形成された導電性パッド(端子)4を露出するための開口5が形成され形成されている。また、下地カバー膜3の上には、金、銅等の金属よりなる再配置配線パターン6が導電性パッド5から中央領域に引き出されて形成され、その再配置配線パターン6上には、金、銅又はパラジウム等よりなる高さ200〜250μm、直径約50μmのピン状外部端子7が接続されている。
【0015】
ピン状外部端子7の形成方法としては、金属ワイヤを再配置配線パターン6の表面にボンディングした後に金ワイヤを垂直に立てた状態で切断する方法や、金属針を再配置配線パターン6上に半田接続する方法などがある。
【0016】
次に、図2(b) に示すように、外部端子7の上端部を除いて、外部端子7上と下地カバー膜3上と再配置配線パターン6上に封止樹脂膜(絶縁膜)9を形成する。封止樹脂膜9は、下地カバー膜3の上に回転塗布した後に、熱により固化される。その回転塗布は、例えば塗布用回転数を4段階以上で変化させることによって外部端子7の先端を露出した状態になるように調整される。
【0017】
封止樹脂膜9は、第1に、熱可塑性であってガラス転移温度以上の温度で流動性をもって自重により流動する性質を有すること、第2に、ガラス転移温度が外部端子接続に使用される導電性接着剤(例えば半田)の融点よりも低いこと、第3は、ガラス転移温度以下に冷却した後に固化して十分な機械強度をもつ、という3つの条件を持つ樹脂材料から選択される。
【0018】
封止樹脂膜9は、例えばガラス転移温度以上で粘度が4000mPa・sより小さくなり、又は、ガラス転移以上の温度で粘度が2000Pa・s以下になることが好ましい。その封止樹脂膜9を構成する材料は、例えばガラス転移温度よりも低い温度において1Mpa以下の弾性率を有する。
【0019】
そのような樹脂材料として、例えば、ガラス転移温度が150℃程度のテクノアルファ製の商品名DM4030LD、住友ベークライト製の商品名CRP−X4323がある。
【0020】
その後に、図2(c) に示すように、封止樹脂膜9から露出したピン状外部端子7の先端の表面に、半田又は導電ペーストなどの導電性皮膜10を形成する。その導電性皮膜10は、ピン状外部端子7の一部である。
【0021】
これにより、封止樹脂膜9によるピン状外部端子7及び再配置配線パターン6の被覆工程と、導電性皮膜10によるピン状外部端子7先端の被覆工程が終了する。
【0022】
次に、その半導体回路装置1のピン状外部端子7を、以下に述べる工程に従って他の電子デバイス、例えばマザーボード11上の端子12に接続する。
【0023】
まず、図3(a) に示すように、接着性樹脂膜13が接着された端子12を有するマザーボード11を用意する。その接着性樹脂膜13は、ガラス転移温度よりも高くて導電性被膜10の融点と同じかそれ以下の融点を持つ材料、例えば半田ペースト、導電性ペースト又は導電性樹脂などの導電材料から構成される。
【0024】
そして、図3(b) に示すように、ピン状外部端子7先端を端子12上に乗せるようにして半導体回路装置1とマザーボード11を重ねる。その状態で、半導体回路装置1とマザーボード11を加熱装置(不図示)内に置く。
【0025】
続いて、導電性皮膜10と接着性樹脂13の加熱を開始し、その加熱温度を室温からガラス転移温度を通過点として徐々に上昇させる。封止樹脂膜9はガラス転移温度に達すると流動性を持つようになり、図4(a) に示すように導電性皮膜10の側面に流れ出す。
【0026】
さらに、加熱温度を上昇させて導電性皮膜10がその融点より高くなると、図4(b) に示すように、導電性皮膜10と接着性樹脂層13はともに溶融して互いに接合するとともに、封止樹脂膜9はさらに自重で流下してマザーボード11の表面にまで到達する。これにより、半導体回路装置1のピン状外部端子7とマザーボード1の端子12は電気的及び機械的に接続される。
【0027】
その後に、加熱温度を室温まで徐々に下げてゆくと、その温度低下の過程において、導電性皮膜10と接着性樹脂層13はその融点より下がった時点で硬化し、さらにさらにガラス転移温度より低い温度で封止樹脂膜9が硬化する。
【0028】
これにより、半導体回路装置1のマザーボード11への取り付け工程が終了する。
【0029】
本実施形態によれば、冷却後の封止樹脂膜9は十分な機械強度を有している。従って、半導体回路1がマザーボード11に取り付けられた状態において、外気の温度変化などによって生じる半導体回路装置1とマザーボード11の応力がピン状外部端子7に集中しても、封止樹脂膜9で覆われたピン状外部端子7は変形し難くなる。しかも、ピン状外部端子7は、封止樹脂膜9によって外気から隔離されているので、外気に存在するガスとの反応が防止される。
【0030】
これに対して、上記したような封止樹脂膜によりピン状外部端子7が覆わていない従来の構造によれば、半導体回路装置1とマザーボード11の応力がピン状外部端子7に集中したときにはピン状外部端子7が変形する可能性が大きい。
【0031】
ところで、再配置配線パターン6を被覆する絶縁層構造として、図6、図7又は図8に示すような構造を採用してもよい。
【0032】
図6(a) に示す半導体回路装置1は、封止樹脂膜9から突出したピン状外部端子7の先端を下地金属層8で覆い、その上に半田又は導電性ペーストのような導電性皮膜10を形成した構造を有している。その下地金属層8は、導電性被膜10とピン状外部端子7との密着性を向上するために形成される。例えば図6(b) に示すように、ニッケル燐(NiP)層8a、燐リッチNiP 層8b、NiSn層8c、錫リッチSn合金層8dの多層構造を有している。
【0033】
下地金属層8は、例えば、ニッケル隣(NiP)層、パラジウム(Pd)層、金(Au)層からなる多層金属層(不図示)を無電解メッキ法によりピン状外部端子7先端に形成し、その後の錫鉛(SnPb)半田接合のための加熱により多層金属層内の元素の移動させることによって形成される。
【0034】
図7と図8に示す半導体回路装置1は、封止樹脂膜9と下地カバー膜3の間に配線保護膜14,15を形成した構造を有している。
【0035】
図7に示す配線保護膜14は、ピン状外部端子7を再配置配線パターン6に接続した後に形成される構造であり、非熱可塑性絶縁材料、例えばポリイミド、ベンゾシクロブテンなどの有機材料から構成された膜であり、ピン状外部端子7と再配置配線パターン6の接合部分を除いて再配置配線パターン6と下地カバー膜3を覆うように形成されている。
【0036】
一方、図8に示す配線保護膜15は、非熱可塑性材料、例えばポリイミド、ベンゾシクロブテンなどの有機材料から構成された膜であり、再配置配線パターン6と下地カバー膜3の上に形成された後にピン状外部端子7と再配置配線パターン6の接続部に開口15aが形成された構造を有している。そして、ピン状外部端子7は、開口部15aを通して再配置配線パターン7に接続される。
【0037】
それらのような配線保護膜14,15は、導電性被膜10の融点で流れにくい絶縁膜であるので、図4(b) に示したように、加熱により封止樹脂膜9が流れて再配置配線パターン6上で薄くなっても、再配置配線パターン6を十分に被覆することができる。
【0038】
なお、図6〜図8のいずれの半導体回路装置1の外部端子7は図3、図4の工程に従って封止樹脂膜9により保護されながら別の電子デバイスに接続される。
【0039】
ところで、ピン状外部端子7をより簡易的に他の電子デバイスの端子に接合する方法として、例えば、導電性皮膜10をピン状外部端子7の先端に形成せずに、実装直前にワニス状のレジンをピン状外部端子7の先端に塗布し、その後、加熱により実装・接合すれば、封止樹脂膜9は流動して接合部分を被覆することが可能になる。この場合、封止樹脂膜9として例えばデクスター製のフラックスフィル(cnb−837−44)などのように、フラックス作用のある樹脂材であれば広く使用できる。
(第2の実施の形態)
第1実施形態の図6(a) では、半導体回路装置1のピン状外部端子7の先端にのみ下地金属層8を形成したが、再配置配線パターン6上のピン状外部端子7全体を金属層で覆ってもよい。
【0040】
まず、図2(a) に示したように再配置配線パターン6上にピン状外部端子7を接合した後に、図9(a) に示すように、無電解メッキ法によりピン状外部端子7の露出面と再配置配線パターン6の露出面に下地金属層8を形成する。その下地金属層8Xは、例えばニッケル隣(NiP)層、パラジウム(Pd)層、金(Au)層を無電解メッキ法により順に形成した多層構造を有している。
【0041】
次に、図9(b) に示すように、下地カバー膜3上に封止樹脂層9を形成する。その封止樹脂層9は、ピン状外部端子7の先端部以外を埋め込み、また、第1実施形態で示したと同じ材料から構成され、ガラス転移温度以上で流動する材料から構成される。
【0042】
続いて、図9(c) に示すように、封止樹脂膜9から露出した下地金属膜8Xに半田を加熱して接合すると、その熱によってピン状外部端子7先端では層構造が変化して別の下地金属膜8となる。その下地金属層8の層構造は、図6(b) に示したと同様なピン状外部端子7の表面から順にNiP 層8a、燐リッチ NiP層、NiSn層、錫リッチSn合金層の多層構造に変化する。
【0043】
この後に、図3、図4の工程に従って、半導体回路装置1のピン状外部端子7を導電性皮膜10及び下地絶縁膜9を介して他の電子デバイス、例えばマザーボード11の端子12に接続する。
【0044】
以上のような構造の半導体回路装置1においては、導電性皮膜10とピン状外部端子7の接合劣化を防止するため形成される下地金属層8の前代構造の下地金属層8Xを、ピン状外部端子7の先端から下端の再配置配線パターン6までを覆うように形成した。これによりピン状外部端子7と再配置配線パターン6の接合部分では、封止樹脂膜9で覆われる前の状態で外部からの汚染による劣化が防止される。
【0045】
また、ピン状外部端子7は接合部分を除いて下地金属膜8,8xと封止樹脂膜9の双方により覆われているので、外部応力によるピン状外部端子7の変形が第1実施形態よりもさらに生じにくくなる。しかも、層構造が変化してない下地金属膜8Xは封止樹脂膜9により外気より遮断されているので周辺のガスに対する反応が防止される。
(第3実施形態)
第1及び第2実施形態に示したピン状外部端子7の先端は封止樹脂膜9の塗布の調整によって露出するようにしたが、これに限定されるものではなく、以下に、他のピン状外部端子7の露出方法の例を説明する。
【0046】
この実施形態では、再配置配線パターン6を介してピン状外部端子7と導電性パッド4を電気的に接続する構造ではなく、図10(a) に示すように、ピン状外部端子7を導電性パッド4に直に接続した構造を採用した半導体回路装置を用意する。さらに、ピン状外部端子7を完全に覆うように封止樹脂膜9を下地カバー膜3の上に塗布し、その後に封止樹脂膜9を半硬化させる。
【0047】
続いて、図10(b) に示すように、ピン状外部端子7の先端上の封止樹脂膜9を容器17内の有機溶剤液16に漬けて除去し、これにより図11(a) に示すようにピン状外部端子7の先端を露出させる。その有機溶剤液16は、封止樹脂膜9を構成する樹脂材の主溶剤である。
【0048】
その後に、残った封止樹脂膜9を硬化し、さらに封止樹脂膜9とピン状外部端子7の先端を洗浄する。
【0049】
その後に、図11(b) に示すように、ピン状外部端子7の先端に半田又は導電性ペーストなどの導電性皮膜10を形成する。
【0050】
以上により、封止樹脂膜9からピン状外部端子7の先端だけを露出させてその先端面に導電性皮膜10を形成する工程が終了し、その後に、図3、図4に示した工程に従ってピン状外部端子7の先端を他の電子デバイスに接続する。
【0051】
ところで、ピン状外部端子7の先端を封止樹脂膜9から露出する方法としては次のような工程を採用してもよい。
【0052】
まず、図10(a) に示すような構造にした後に、図12(a) に示すように、ピン状接続端子7の先端上の封止樹脂膜9をO2又はCF4 、又は酸素含有ガス等のプラズマ18に曝して除去する。この場合、ピン状接続端子7の先端にプラズマ18を供給するための開口19aを有する絶縁性又は金属性のプレート19を半導体回路装置1とプラズマ18の間に介在させて、ピン状接続端子7先端以外の封止樹脂膜9をプラズマから遮る。
【0053】
これにより、図12(b) に示すように、ピン状接続端子7のうち先端表面の封止樹脂膜9だけが除去されてその先端を選択的に露出させる。その後に、図11(b) と同様にピン状接続端子7の先端に導電性皮膜10を形成する。
【0054】
さらに、図3、図4に示した工程に従ってピン状外部端子7を導電性皮膜10を介して他の電子デバイスに接続する。
(第4の実施の形態)
本実施形態では、BGA型外部端子構造の半導体回路装置とその他の電子デバイスの接合について説明する。
【0055】
まず、図13(a) に示した半導体回路装置1は、図5に示したような再配置配線パターン6の上に、ボール状外部端子20として半田ボールを接合している。また、再配置配線パターン6は、ボール状外部端子20との接続部分を除いて、下地カバー膜3上に形成される封止樹脂膜9によって覆われている。その封止樹脂膜9の材料は第1実施形態に記載したと同じ材料を採用する。
【0056】
それから、図13(b) に示すように、その半導体回路装置1のボール状外部端子9を、第1実施形態で説明した電子デバイスであるマザーボード11の端子12の上に接着性導電樹脂13aを介して乗せる。そして、半導体回路装置1とマザーボード11を加熱雰囲気に置き、図15に示した温度プロファイルに従って加熱する。
【0057】
まず、マザーボード11と半導体回路装置1の加熱温度を室温から徐々に上げていって、ガラス転移温度Tg を通過点としてボール状外部端子20の融点となるまで上昇させる。これにより、図14(a) に示すように、封止樹脂膜9は流動性を持つようになり、徐々にボール状外部端子20の表面に流れ出す。
【0058】
さらに、加熱温度をボール状外部端子20の融点より高く上昇させると、図14(b) に示すように、ボール状外部端子20と導電性樹脂層13aはともに溶融して互いに接合するとともに、封止樹脂膜9はさらに自重で流れてマザーボード11の表面にまで到達する。これにより、半導体回路装置1のボール状外部端子7とマザーボード11の端子12が接続される。
【0059】
その後に、加熱温度を室温まで徐々に下げてゆくと、その温度低下の過程において、ボール状外部端子20はその融点より下がった時点で硬化し、さらにガラス転移温度より低い温度で封止樹脂膜9が硬化する。
【0060】
これにより半導体回路装置1のマザーボード11への取り付けが終了する。
【0061】
そのようなBGA型パッケージの半導体回路装置1においても、ボール状外部端子20である半田ボールをマザーボード11の端子12の上に接続する加熱工程において、外部端子20の周囲で下地カバー膜3と再配置配線パターン6を覆う封止樹脂膜9が自重で流れてボール状外部端子20と端子12を覆う。
【0062】
従って、ボール状外部端子20と端子12との接合後に、その接合部分とボール状外部端子20と端子12が封止樹脂膜9により覆われるので、接合部分とボール状外部端子20と端子12は外気に含まれるガスとの反応が抑制される。しかも、ボール状外部端子20などを封止樹脂膜9により被覆する処理は、独立しているのではなくてボール状外部端子20と他の端子12との接合の際に同時に行われるので、スループットの低下が防止される。
【0063】
さらに、半導体回路装置1とマザーボード11との接合部分は封止樹脂膜9により実質的に太くなり、外部からの応力集中に耐えることが可能になって凝集破壊の発生が防止される。
【0064】
そのような接合部分を封止樹脂膜9によって覆った構造と、従来のように接合部分を露出させた構造とを、それぞれ加熱サイクル実験によって不良発生具合を調査したところ図16に示すような結果が得られた。即ち、図16において、半導体装置の上に形成される封止樹脂が外部端子の他の電子デバイスとの接合部分を覆わない構造となっているので、接合部分に歪みが生じてある寿命を越えたときに破壊が生じやすくなる。これに対して、本実施形態によれば従来の構造に比べて不良発生率が改善されていることが分かる。
(第5の実施の形態)
本実施形態では、LGA型外部端子構造の半導体回路装置とその他の電子デバイスの接合について説明する。
【0065】
図17(a) に示すような半導体回路装置1を用意する。その半導体回路装置1は、図5に示したような再配置配線パターン6を有している。再配置配線パターン6は、外部端子6aとなる他の電子デバイスとの接続部分を除いて下地カバー膜3上の封止樹脂膜9によって覆われている。その封止樹脂膜9の材料は第1実施形態に記載したと同じ材料を採用する。なお、外部端子6aの露出は、例えば図12に示したように部分的にプラズマを供給したり、或いはレーザを照射することによって行われる。
【0066】
そして、図17(b) に示すように、半導体回路装置1の外部端子6aを、第1実施形態で説明した電子デバイスであるマザーボード11の端子12の上に接着性導電樹脂層21を挟んで合わせる。そして、半導体回路装置1とマザーボード11を加熱雰囲気に置いて図15に示した温度プロファイルに従って加熱する。
【0067】
まず、マザーボード11と半導体回路装置1の加熱温度を室温から徐々に上げていって、ガラス転移温度Tg を通過点として接着性導電樹脂層13の融点となるまで上昇させる。これにより、図18(a) に示すように、封止樹脂膜9は流動性を持つようになり、徐々に接着性導電樹脂層21の表面に流れ出す。
【0068】
さらに、加熱温度を接着性導電樹脂層21の融点より高く上昇させると、図18(b) に示すように、接着性導電樹脂層21はともに溶融して互いに接合するとともに、封止樹脂膜9はさらに自重で流れてマザーボード11の表面にまで到達する。これにより、半導体回路装置1の外部端子6aとマザーボード11の端子12が接着性導電樹脂層21を介して接続される。
【0069】
その後に、加熱温度を室温まで徐々に下げてゆくと、その温度低下の過程において、接着性導電樹脂層21はその融点より下がった時点で硬化し、さらにガラス転移温度より低い温度で封止樹脂膜9が硬化する。
【0070】
これにより半導体回路装置1のマザーボード11への取り付けが終了する。
【0071】
上記したようにLGA型パッケージの半導体回路装置1においても、接着性導電性樹脂層21をマザーボード11の端子12と半導体回路装置1の外部端子6aに接続する加熱工程において、その接続部分の周囲の封止樹脂膜9が自重で流れて外部端子6と端子12とこれらの接続部分を覆うことになる。
【0072】
従って、2つの端子6,12の接合後に、その端子6,12及びその接合部分が封止樹脂膜9に覆われるので、端子6,12及び接合部分が外のガスとの反応が防止される。しかも、封止樹脂膜9による端子6,12の被覆は端子同士を接合する際に同時に行われるので、スループットの低下が防止される。
【0073】
さらに、端子6,12同士の接合部分は封止樹脂膜9により被覆されて外部からの応力集中に耐えることが可能になる。
(その他の実施の形態)
上記した実施形態では、電子デバイスとして半導体装置を例に挙げたが、プリント基板、マザーボード、その他の電子デバイスを外部端子で接続する場合にも同様に適用できる。
(付記1)基板上に形成され且つ第1加熱温度によって溶融して流動性を持つ封止絶縁膜と、
前記基板上に形成されて第1加熱温度より高い第2加熱温度によって他の電子デバイスに接続され、且つ周囲を前記封止絶縁膜に囲まれる外部端子と
を有することを特徴とする電子デバイス。
(付記2)前記基板は半導体素子が形成された半導体基板であることを特徴とする付記1に記載の電子デバイス。また、前記電子デバイスは半導体装置である。
(付記3)前記封止絶縁膜は、熱可塑性であってガラス転移温度以上の温度で流動性をもち、該ガラス転移温度が前記外部端子と前記他の電子デバイスとの接続に使用される導電性接着剤の融点よりも低く、かつ、該ガラス転移温度以下に冷却した後に固化する樹脂材料から形成されることを特徴とする付記1又は付記2に記載の電子デバイス。
(付記4)前記外部端子のうち前記封止絶縁膜からの露出部分は、ピン状、ボール状又は平面状であることことを特徴とする付記1乃至付記3のいずれかに記載の電子デバイス。
(付記5)前記外部端子には、前記第2加熱温度の融点を有する導電性接着膜が形成されていることを特徴とする付記1乃至付記4のいずれかに記載の電子デバイス。
(付記6)前記導電性接着膜は、半田又は半田ペースト又は導電性樹脂であることを特徴とする付記5に記載の電子デバイス。
(付記7)前記封止樹脂の溶融温度は、前記半田の融点よりも低いことを特徴とする付記6に記載の電子デバイス。
(付記8)前記外部端子と前記導電性接着膜の間には、下地金属膜が形成されていることを特徴とする付記5に記載の電子デバイス。
(付記9)前記下地金属膜は、前記外部端子のうち前記導電性接着膜に覆われない部分の表面にも形成されていることを特徴とする付記8に記載の電子デバイス。
(付記10)前記外部端子は、前記基板上に形成された導電性パッドに接続されていることを特徴とする付記1乃至付記9のいずれかに記載の電子デバイス。
(付記11)前記基板上には前記外部端子が接続される配線パターンが形成され、該配線パターンのうち前記外部端子との接続部の周囲は前記封止樹脂に覆われていることを特徴とする付記1乃至付記9のいずれかに記載の電子デバイス。
(付記12)前記封止樹脂と前記配線パターンの間には、非熱可塑性絶縁膜が形成されていることを特徴とする付記11に記載の電子デバイス。
(付記13)前記第2加熱温度は、前記第1加熱温度よりも高いことを特徴とする付記1乃至付記12のいずれかに記載の電子デバイス。
(付記14)前記封止樹脂と前記基板の間には、非熱可塑性絶縁膜が形成されていることを特徴とする付記1乃至付記13のいずれかに記載された電子デバイス。
(付記15)基板上に外部端子を形成する工程と、
第1温度で溶融して流動性を有する封止絶縁膜を前記外部端子の一部を露出して前記基板上に形成する工程と
を有することを特徴とする電子デバイス封止方法。
(付記16)前記封止絶縁膜からの前記外部端子の露出部分に導電性接着膜を形成する工程をさらに有することを特徴とする付記15に記載の電子デバイス封止方法。
(付記17)前記封止絶縁膜を形成する前又は後に、前記外部端子のうち少なくとも露出される部分に下地金属膜を形成することを特徴とする付記15又は付記16に記載の電子デバイス封止方法。
(付記18)前記封止絶縁膜は、回転塗布方法によって前記基板上に形成されることを特徴とする付記15乃至付記17のいずれかに記載の電子デバイス封止方法。
(付記19)前記外部端子は、前記基板上に前記封止絶縁膜を形成した後に、プラズマ又は溶剤によって前記封止樹脂の一部をエッチングすることによって露出されることを特徴とする付記15乃至付記17に記載の電子デバイス封止方法。
(付記20)基板上に形成され且つ第1加熱温度によって溶融して流動性を持つ封止絶縁膜と、前記基板上に形成されて且つ周囲を前記封止絶縁膜に囲まれた第1の外部端子とを有する第1の電子デバイスと、第2の外部端子を有する第2の電子デバイスを用意し、前記外第1の部端子と前記第2の外部端子を重ねる工程と、
前記第1及び第2の電子デバイスを加熱して前記第1加熱温度まで上昇させる行程と、
前記第1加熱温度よりも高い第2加熱温度によって前記第1の外部端子と前記第2の外部端子を接合するとともに、前記封止絶縁膜の流動によって前記封止絶縁膜により前記第1の外部端子と前記第2の外部端子を覆う工程と、
前記第1及び第2の電子デバイスを前記第1加熱温度より低い温度まで冷却する工程と
を有することを特徴とする電子デバイス接続方法。
(付記21)前記第1の電子デバイスは、半導体回路装置であることを特徴とする付記20に記載の電子デバイス接続方法。
(付記22)前記第2の電子デバイスは、マザーボードであることを特徴とする付記20又は付記21に記載の電子デバイス接続方法。
【0074】
【発明の効果】
以上述べたように本発明によれば、外部端子の周囲に第1加熱温度により溶融して流動性を有する封止絶縁膜を形成し、第1加熱温度よりも高い第2加熱温度によって外部端子を他の電子デバイスに接続するようにしたので、外部端子を他の電子デバイスに接続する際に、封止絶縁膜(樹脂膜)はその自重によって流れて外部端子を覆うようになる。
【0075】
そして、外部端子の接続を終えて電子デバイスが冷却された後には、封止絶縁膜は硬化し、外部端子の機械的強度が封止樹脂によって補強されるので、封止絶縁膜は外部端子に外部からかかる応力を緩和して変形を防止することができ、さらに、外部ガスとの反応を遮ることができる。
【図面の簡単な説明】
【図1】図1(a),(b) は、従来の半導体装置の接合工程を示す断面図である。
【図2】図2(a) 〜(c) は、本発明の第1実施形態に係る半導体装置の封止樹脂の形成工程を示す断面図である。
【図3】図3(a),(b) は、本発明の第1実施形態に係る半導体装置をマザーボードに接続する工程を示す断面図(その1)である。
【図4】図4(a),(b) は、本発明の第1実施形態に係る半導体装置をマザーボードに接続する工程を示す断面図(その2)である。
【図5】図5は、本発明の第1実施形態に係る半導体装置の封止樹脂の形成前の状態を示す平面図である。
【図6】図6(a) は、本発明の第1実施形態に係る半導体装置の他の例を示す断面図(その1)、図6(b) は、図6(a) に示したピン状外部端子の先端に形成される層構造を示す断面図である。
【図7】図7は、本発明の第1実施形態に係る半導体装置の他の例を示す断面図(その2)である。
【図8】図8は、本発明の第1実施形態に係る半導体装置の他の例を示す断面図(その3)である。
【図9】図9(a) 〜(c) は、本発明の第2実施形態に係る半導体装置の封止工程を示す断面図である。
【図10】図10(a),(b) は、本発明の第3実施形態に係る半導体装置のピン状外部端子の先端を封止樹脂から露出する方法の第1例を示す断面図(その1)である。
【図11】図11(a),(b) は、本発明の第3実施形態に係る半導体装置のピン状外部端子の先端を封止樹脂から露出する方法の第1例を示す断面図(その2)である。
【図12】図12(a),(b) は、本発明の第3実施形態に係る半導体装置のピン状外部端子の先端を封止樹脂から露出する方法の第2例を示す断面図である。
【図13】図13(a),(b) は、本発明の第4実施形態に係る半導体装置をマザーボードに接続する工程を示す断面図(その1)である。
【図14】図14(a),(b) は、本発明の第4実施形態に係る半導体装置をマザーボードに接続する工程を示す断面図(その2)である。
【図15】図15は、本発明の第4実施形態に係る半導体装置をマザーボードに接続する際の温度プロファイルと樹脂状態を示す図である。
【図16】図16は、本発明の第4実施形態に係る半導体装置と従来に係る半導体装置の温度サイクル試験結果である。
【図17】図17(a),(b) は、本発明の第5実施形態に係る半導体装置をマザーボードに接続する工程を示す断面図(その1)である。
【図18】図18(a),(b) は、本発明の第5実施形態に係る半導体装置をマザーボードに接続する工程を示す断面図(その2)である。
【符号の説明】
1…半導体回路装置、2…無機絶縁膜、3…下地カバー膜、4…導電性パッド、5…開口、6…再配置配線パターン、6a…プレート状外部端子、7…ピン状外部端子、8,8X…下地金属層、9…封止樹脂膜、10…導電性皮膜、11…マザーボード、12…端子、13…接着樹脂層、14,15…配線保護層(絶縁層)、16…有機溶剤、17…容器、18…プラズマ、19…プレート、20…ボール状外部端子。

Claims (7)

  1. 基板の一面に形成された外部端子と、
    前記基板の一面に形成され、前記外部端子の一部が露出するように前記外部端子を覆う封止絶縁膜とを有し、
    前記封止絶縁膜は熱可塑性であって、前記封止絶縁膜のガラス転移温度が前記外部端子の融点温度よりも低い
    ことを特徴とする電子デバイス。
  2. 前記基板と前記外部端子との間には、前記外部端子と接続される配線パターンが形成され、
    前記配線パターンの表面のうち、前記配線パターンと前記外部端子との接続面を除いた面が、絶縁性の非熱可塑性樹脂により覆われることを特徴とする請求項1に記載の電子デバイス。
  3. 前記基板は半導体基板であることを特徴とする請求項1又は2に記載の電子デバイス。
  4. 前記外部端子の先端表面には、前記外部端子の融点温度と同じ融点温度を有する導電性皮膜が形成されていることを特徴とする請求項1乃至3のいずれか1項に記載の電子デバイス。
  5. 前記外部端子と前記導電性皮膜との間には、下地金属膜が形成されていることを特徴とする請求項4に記載の電子デバイス。
  6. 前記外部端子の表面のうち、前記外部端子の前記配線パターンとの接続面を除く全面が、前記下地金属膜により覆われることを特徴とする請求項5に記載の電子デバイス。
  7. 第1の外部端子と、前記第1の外部端子の一部が露出するように前記第1の外部端子を覆う封止絶縁膜とが基板上に形成された第1のデバイスと、第2の外部端子を有する第2のデバイスとを接続するデバイス接続方法において、
    前記第1のデバイスと前記第2のデバイスとを、前記第1の外部端子と前記第2の外部端子とが対向するように重ねる工程と、
    前記第1及び第2のデバイスを加熱して、熱可塑性を有する前記封止絶縁膜のガラス転移温度まで上昇させる工程と、
    前記ガラス転移温度よりも高い前記第1の外部端子の融点温度以上に加熱して、前記第1の外部端子と前記第2の外部端子とを接合するとともに、前記封止絶縁膜の流動によって前記封止絶縁膜により前記第1の外部端子と前記第2の外部端子を覆う工程と、
    前記第1及び第2のデバイスを前記封止絶縁膜のガラス転移温度より低い温度まで冷却する工程と
    を有することを特徴とするデバイス接続方法。
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KR1020020015692A KR100718172B1 (ko) 2001-11-16 2002-03-22 전자 디바이스 및 전자 디바이스 밀봉 방법 및 전자디바이스 접속 방법

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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
WO2006057360A1 (ja) * 2004-11-25 2006-06-01 Nec Corporation 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7946331B2 (en) * 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US7786592B2 (en) * 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
KR100699874B1 (ko) 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
KR101350479B1 (ko) * 2007-02-12 2014-01-16 삼성전자주식회사 Drm 디바이스를 이용하여 drm 기능과 부가 기능을수행하기 위한 방법 및 그 시스템
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
KR101388538B1 (ko) * 2007-09-28 2014-04-23 테세라, 인코포레이티드 이중 포스트를 사용하여 플립칩 상호연결한 마이크로전자 어셈블리
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
TWI478257B (zh) 2009-08-06 2015-03-21 Htc Corp 封裝結構及封裝製程
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
JP2012104557A (ja) * 2010-11-08 2012-05-31 Ngk Spark Plug Co Ltd 電子部品付き配線基板及びその製造方法
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
JP5123409B2 (ja) * 2011-03-30 2013-01-23 シャープ株式会社 配線基板付き太陽電池セルの製造方法および太陽電池モジュールの製造方法
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
JP2013004737A (ja) * 2011-06-16 2013-01-07 Shinko Electric Ind Co Ltd 半導体パッケージ
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
DE112013007691T5 (de) * 2013-12-17 2016-09-22 Mitsubishi Electric Corporation Leistungshalbleitermodul
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0776207B2 (ja) * 1988-01-29 1995-08-16 三建化工株式会社 新規なフッ素含有ペルオキシジカーボネート
JPH06104311A (ja) * 1992-09-18 1994-04-15 Fujitsu Ltd フリップチップおよびフリップチップの封止方法
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
JPH1197467A (ja) * 1997-07-25 1999-04-09 Nitto Denko Corp 半導体装置の製法
KR100291512B1 (ko) * 1998-11-26 2001-11-05 박종섭 반도체 소자의 게이트 전극 형성방법
US6528890B1 (en) * 1998-12-01 2003-03-04 Micron Technology, Inc. Circuit, method of adhering an integrated circuit device to a substrate, and method of forming a circuit
JP3056192B1 (ja) * 1999-01-18 2000-06-26 富山日本電気株式会社 電極パッド上にバンプを形成したソルダーレジスト層付実装基板の製造方法
JP2000228412A (ja) * 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100687548B1 (ko) * 1999-01-27 2007-02-27 신꼬오덴기 고교 가부시키가이샤 반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP4609617B2 (ja) * 2000-08-01 2011-01-12 日本電気株式会社 半導体装置の実装方法及び実装構造体
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
US6794751B2 (en) * 2001-06-29 2004-09-21 Intel Corporation Multi-purpose planarizing/back-grind/pre-underfill arrangements for bumped wafers and dies

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