JPH11186440A - 半導体装置 - Google Patents

半導体装置

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JPH11186440A
JPH11186440A JP9352995A JP35299597A JPH11186440A JP H11186440 A JPH11186440 A JP H11186440A JP 9352995 A JP9352995 A JP 9352995A JP 35299597 A JP35299597 A JP 35299597A JP H11186440 A JPH11186440 A JP H11186440A
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JP
Japan
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package substrate
semiconductor chip
wiring
solder resist
semiconductor device
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Motohiro Suwa
元大 諏訪
Takashi Miwa
孝志 三輪
Fujiaki Nose
藤明 野瀬
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 プラスチック製のパッケージ基板上に半導体
チップを搭載するＢＧＡ（ボールグリッドアレイ）の断
線不良を防止する。 【解決手段】 プラスチックで構成されたパッケージ基
板１と半導体チップ２との熱膨張係数差に起因して発生
する応力を２層のソルダーレジスト１０、１１によって
緩和、吸収することにより、パッケージ基板１の表面に
形成された配線５の断線を防止して信頼性および温度サ
イクル寿命の向上したＢＧＡを実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ボールグリッドアレイ（ＢＧＡ;Ball Grid A
rray) 型のパッケージを有する半導体装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】従来、多ピンＬＳＩパッケージの代表的
なものとしてＱＦＰ(Quad Flat package) が広く使用さ
れてきた。しかし、近年におけるＬＳＩのＩ／Ｏ数の増
加により、ＱＦＰによる対応が次第に困難な状況になり
つつある。
【０００３】これはＱＦＰの場合、Ｉ／Ｏ数を増加させ
ようとすると、リードフレームのリードピッチを狭くす
るか、あるいはパッケージの外形寸法を大きくしなけれ
ばならないが、リードのピッチを狭くするとリードが変
形し易くなって実装基板に半田付けする際の不良率が高
くなり、また、パッケージの外形寸法を大きくすると実
装密度が低下してしまうからである。
【０００４】近年、ＱＦＰの上記した問題を解決するこ
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したプリント配線基
板（パッケージ基板）の下面に半田バンプをマトリクス
状に取り付けたもので、ＱＦＰのようにリードフレーム
を使用しないことから、多ピン化が容易で、かつ実装面
積も小さくできるという利点がある。
【０００５】上記ＢＧＡについては、例えば米国特許第
５，２１６，２７８号公報や特開平７−２７３２４０号
公報に記載がある。これらの公報に記載されたＢＧＡ
は、下面に半田バンプを取り付けたプラスチック製のパ
ッケージ基板上にワイヤボンディング方式で半導体チッ
プを搭載し、この半導体チップを樹脂で封止したパッケ
ージ構造を有している。
【０００６】
【発明が解決しようとする課題】プラスチック製のパッ
ケージ基板上に半導体チップを搭載するボールグリッド
アレイは、パッケージ基板を構成するプラスチック材料
の線膨張係数が半導体チップに比べて１桁程度大きいた
め、両者の熱膨張係数差に起因して発生する応力によっ
てパッケージ基板の表面の配線が断線することがある。
【０００７】上記のような断線は、概略以下のようなプ
ロセスで発生するものと考えられる。まず、半導体チッ
プとパッケージ基板の熱膨張係数差に起因して発生する
応力によって両者の間に介在するダイボンド材にクラッ
クが発生する。このとき、半導体チップを封止する樹脂
とパッケージ基板との接合面には、クラックは発生しな
い。
【０００８】このような状態になると、次に半導体チッ
プが冷却したときに、パッケージ基板の表面の配線を被
覆しているソルダーレジストのうち、半導体チップの下
に位置している部分は収縮するのに対し、半導体チップ
搭載部よりも外側すなわちパッケージ基板の周辺部に位
置している部分は、半導体チップの側面によって収縮が
阻止されている樹脂に引っ張られるために収縮すること
ができない。この結果、パッケージ基板の周辺部のソル
ダーレジストにクラックが発生し、このクラックを起点
として配線に応力が加わって断線が発生する。
【０００９】本発明の目的は、プラスチック製のパッケ
ージ基板上に半導体チップを搭載するＢＧＡの断線不良
を防止する技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体装置は、主面に配線
が形成されたパッケージ基板と、前記パッケージ基板の
下面に取り付けられ、前記パッケージ基板の内層に設け
られたスルーホールを通じて前記配線と電気的に接続さ
れたバンプ電極と、ダイボンド材を介して前記パッケー
ジ基板の主面上に搭載された半導体チップと、前記半導
体チップと前記配線とを電気的に接続するボンディング
ワイヤと、前記半導体チップを封止する樹脂とを備えた
ＢＧＡであって、前記パッケージ基板の主面には、前記
配線を被覆する第１のソルダーレジストと、前記第１の
ソルダーレジストと前記ダイボンド材との間に介在する
第２のソルダーレジストとが設けられているものであ
る。
【００１３】（２）本発明の半導体装置は、前記第２の
ソルダーレジストの延性が、前記第１のソルダーレジス
トよりも大きい。
【００１４】（３）本発明の半導体装置は、前記第２の
ソルダーレジストが、フィルム状レジストである。
【００１５】（４）本発明の半導体装置は、前記第２の
ソルダーレジストの外形寸法が前記半導体チップよりも
大きく、かつ前記配線と前記ボンディングワイヤとの接
続部よりも内側に配置されている。
【００１６】（５）本発明の半導体装置は、主面に配線
が形成されたパッケージ基板と、前記パッケージ基板の
下面に取り付けられ、前記パッケージ基板の内層に設け
られたスルーホールを通じて前記配線と電気的に接続さ
れたバンプ電極と、ダイボンド材を介して前記パッケー
ジ基板の主面上に搭載された半導体チップと、前記半導
体チップと前記配線とを電気的に接続するボンディング
ワイヤと、前記半導体チップを封止する樹脂とを備えた
ＢＧＡであって、前記ダイボンド材のヤング率をＡｇペ
ーストよりも小さくしたものである。
【００１７】（６）本発明の半導体装置は、前記ダイボ
ンド材がフィルム状ダイボンド材である。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１９】（実施の形態１）図１は、本実施の形態の
半導体装置であるＢＧＡの樹脂部を取り除いた状態を示
す斜視図、図２は、このＢＧＡの断面図である。
【００２０】本実施の形態のＢＧＡは、パッケージ基板
１の上面の中央部に半導体チップ２を搭載し、この半導
体チップ２をポッティング樹脂３で封止したパッケージ
構造を有している。半導体チップ２の主面には、その周
辺部に沿って複数のボンディングパッド４が形成されて
おり、これらのボンディングパッド４とパッケージ基板
１の上面に形成された複数の配線５のそれぞれの一端部
（ボンディング部）とがＡｕ（金）またはＡｌ（アルミ
ニウム）のワイヤ６を介して電気的に接続されている。
半導体チップ２は、Ａｇペーストからなるダイボンド材
７ａを介してパッケージ基板１の上面に接合されてい
る。
【００２１】パッケージ基板１は、ビスマレイミド・ト
リアジン（ＢＴ）樹脂、ガラスエポキシ樹脂、ポリイミ
ド樹脂などの合成樹脂を基材とした銅張積層板をエッチ
ングして配線５をパターン形成したもので、それぞれの
配線５の他端は、スルーホール８を通じてパッケージ基
板１の下面に引き出され、ＢＧＡの外部接続端子を構成
する半田バンプ９と電気的に接続されている。
【００２２】パッケージ基板１の上面は、配線５の一端
部（ボンディング部）を除き、ソルダーレジスト（第１
のソルダーレジスト）１０によって被覆されている。配
線５のボンディング部の表面には、ワイヤ６との接着性
を向上させるために、Ａｕ／Ｎｉのメッキが施されてい
る。
【００２３】半導体チップ２を封止するポッティング樹
脂３は、例えば溶融シリカを充填したエポキシ樹脂など
で構成されている。なお、ポッティング樹脂３に代えて
トランスファモールド用の樹脂を用いて半導体チップ２
を封止してもよい。
【００２４】本実施の形態のＢＧＡは、パッケージ基板
１の上面を覆うソルダーレジスト１０と半導体チップ２
の下面のダイボンド材７ａとの間に、フィルム状のソル
ダーレジスト（第２のソルダーレジスト）１１を介在さ
せている。このソルダーレジスト１１は、その下層のソ
ルダーレジスト１０と同じ材質のものであってもよい
が、好ましくはより延性が大きいものを使用する。
【００２５】上記のような２層のソルダーレジスト１
０、１１を設けた本実施の形態のＢＧＡによれば、プラ
スチックで構成されたパッケージ基板１と半導体チップ
２との熱膨張係数差に起因して発生する応力が２層のソ
ルダーレジスト１０、１１によって緩和、吸収されるた
め、パッケージ基板１の表面に形成された配線５の断線
を防止することができ、これにより、信頼性および温度
サイクル寿命の向上したＢＧＡを実現することができ
る。
【００２６】次に、上記のように構成されたＢＧＡの製
造方法の一例を図３〜図５を用いて説明する。
【００２７】まず、図３に示すようなパッケージ基板１
を用意する。前記のように、パッケージ基板１は、ＢＴ
樹脂などからなる銅張積層板をエッチングして配線５を
パターン形成したもので、その上面は、配線５の一端部
（ボンディング部）を除き、ソルダーレジスト１０によ
って被覆されている。ソルダーレジスト１０は、液状の
ソルダーレジストをパッケージ基板１上にコートして硬
化させた後、配線５のボンディングエリアをエッチング
して露出させる。
【００２８】次に、図４に示すように、その外形寸法が
半導体チップ１よりも幾分大きく、かつ配線５の一端部
（ボンディング部）よりは小さくなるようにあらかじめ
裁断しておいたフィルム状のソルダーレジスト１１を接
着剤を使ってソルダーレジスト１０の表面に貼り付け
る。
【００２９】なお、フィルム状のソルダーレジストは、
エッチングしたときにその断面が逆テーパ状になるとい
う特性がある。そのため、下層のソルダーレジスト１０
を上層のソルダーレジスト１１と同じフィルム状のソル
ダーレジストで構成した場合は、エッチングによって配
線５のボンディングエリアを露出させたときに、そこに
エッチング液が残留して配線５の表面を汚染し、ワイヤ
６のボンダビリティを低下させる虞れがある。従って、
下層のソルダーレジスト１０は、液状のものを使用する
ことが望ましい。
【００３０】次に、図５に示すように、上層のソルダー
レジスト１１の上にダイボンド材７ａを介して半導体チ
ップ２を搭載した後、ワイヤボンディング装置を用いて
半導体チップ１のボンディングパッド４とパッケージ基
板１の配線５とをワイヤ６で接続する。
【００３１】その後、パッケージ基板１の上面にポッテ
ィング樹脂３を供給して半導体チップ２とワイヤ６を封
止した後、パッケージ基板１の下面に半田バンプ９を接
続することにより、前記図１および図２に示すＢＧＡが
完成する。
【００３２】図６に示すように、本実施の形態のＢＧＡ
をプリント配線基板１２に実装するには、プリント配線
基板１２のフットプリント１３上に半田バンプ９を仮付
けした後、加熱炉内で半田バンプ９をリフローすればよ
い。
【００３３】（実施の形態２）図７は、本実施の形態の
ＢＧＡの断面図である。このＢＧＡは、Ａｇペーストよ
りもヤング率が低い、例えばフィルム状に加工したヤン
グ率が３ＧＰａ程度のダイボンド材７ｂを介して半導体
チップ２をパッケージ基板１の上面に接合したものであ
る。
【００３４】Ａｇペーストは、ヤング率が８ＧＰａ程度
と高いため、半導体チップ２とパッケージ基板１の熱膨
張係数差に起因して発生する応力によってクラックが発
生しやすい。これに対し、ヤング率が３ＧＰａ程度のダ
イボンド材７ｂを使用した場合には、応力によるクラッ
クが発生し難くなるので、パッケージ基板１の表面に形
成された配線５の断線を防止することができ、これによ
り、信頼性および温度サイクル寿命の向上したＢＧＡを
実現することができる。
【００３５】また、本実施の形態では、パッケージ基板
１上にソルダーレジスト１０を１層設けるだけでよいの
で、ＢＧＡの組立工程が煩雑になることもない。
【００３６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３７】本発明は、ＢＧＡに限定されるものではな
く、例えば外部接続端子をピンで構成したプラスチック
ピングリッドアレイ(Pin Grid Array)などに適用するこ
ともできる。
【００３８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３９】本発明によれば、プラスチックで構成され
たパッケージ基板と半導体チップとの熱膨張係数差に起
因して発生する応力を２層のソルダーレジストによって
緩和、吸収することにより、パッケージ基板の表面に形
成された配線の断線を防止して信頼性および温度サイク
ル寿命の向上したＢＧＡを実現することができる。
【００４０】本発明によれば、ヤング率が低いダイボン
ド材を使用して半導体チップをパッケージ基板上に搭載
することにより、半導体チップとパッケージ基板の熱膨
張係数差に起因して発生する応力によってダイボンド材
にクラックが発生し難くなるので、パッケージ基板の表
面に形成された配線の断線を防止して信頼性および温度
サイクル寿命の向上したＢＧＡを実現することができ
る。また、この場合は部品点数の増加もないので、ＢＧ
Ａの組立工程が煩雑になることもない。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＢＧＡの斜視図で
ある。
【図２】本発明の一実施の形態であるＢＧＡの断面図で
ある。
【図３】本発明の一実施の形態であるＢＧＡの製造方法
を示す断面図である。
【図４】本発明の一実施の形態であるＢＧＡの製造方法
を示す断面図である。
【図５】本発明の一実施の形態であるＢＧＡの製造方法
を示す断面図である。
【図６】本発明の一実施の形態であるＢＧＡの実装状態
を示す断面図である。
【図７】本発明の他の実施の形態であるＢＧＡの断面図
である。
【符号の説明】
１ パッケージ基板 ２ 半導体チップ ３ ポッティング樹脂 ４ ボンディングパッド ５ 配線 ６ ワイヤ ７ａ ダイボンド材 ７ｂ ダイボンド材 ８ スルーホール ９ 半田バンプ １０ ソルダーレジスト（第１のソルダーレジスト） １１ ソルダーレジスト（第２のソルダーレジスト） １２ プリント配線基板 １３ フットプリント

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 主面に配線が形成されたパッケージ基板
    と、前記パッケージ基板の下面に取り付けられ、前記パ
    ッケージ基板の内層に設けられたスルーホールを通じて
    前記配線と電気的に接続されたバンプ電極と、ダイボン
    ド材を介して前記パッケージ基板の主面上に搭載された
    半導体チップと、前記半導体チップと前記配線とを電気
    的に接続するボンディングワイヤと、前記半導体チップ
    を封止する樹脂とを備えたボールグリッドアレイ型の半
    導体装置であって、前記パッケージ基板の主面には、前
    記配線を被覆する第１のソルダーレジストと、前記第１
    のソルダーレジストと前記ダイボンド材との間に介在す
    る第２のソルダーレジストとが設けられていることを特
    徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、前
    記第２のソルダーレジストは、前記第１のソルダーレジ
    ストよりも延性が大きいことを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置であって、前
    記第２のソルダーレジストは、フィルム状レジストであ
    ることを特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置であって、前
    記第２のソルダーレジストは、その外形寸法が前記半導
    体チップよりも大きく、かつ前記配線と前記ボンディン
    グワイヤとの接続部よりも内側に配置されていることを
    特徴とする半導体装置。
  5. 【請求項５】 主面に配線が形成されたパッケージ基板
    と、前記パッケージ基板の下面に取り付けられ、前記パ
    ッケージ基板の内層に設けられたスルーホールを通じて
    前記配線と電気的に接続されたバンプ電極と、ダイボン
    ド材を介して前記パッケージ基板の主面上に搭載された
    半導体チップと、前記半導体チップと前記配線とを電気
    的に接続するボンディングワイヤと、前記半導体チップ
    を封止する樹脂とを備えたボールグリッドアレイ型の半
    導体装置であって、前記ダイボンド材のヤング率は、Ａ
    ｇペーストよりも小さいことを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置であって、前
    記ダイボンド材は、フィルム状ダイボンド材であること
    を特徴とする半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237543A (ja) * 2001-02-09 2002-08-23 Sumitomo Metal Electronics Devices Inc プラスチックパッケージ
JP2003060114A (ja) * 2001-08-17 2003-02-28 Sony Corp 半導体装置及び固体撮像装置
JP2006140512A (ja) * 2005-12-14 2006-06-01 Oki Electric Ind Co Ltd 半導体装置
JP2013229617A (ja) * 2013-06-11 2013-11-07 Renesas Electronics Corp 半導体装置
KR20160052484A (ko) * 2009-01-22 2016-05-12 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치

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