JP3502056B2 - 半導体装置およびこれを用いた積層構造体 - Google Patents

半導体装置およびこれを用いた積層構造体

Info

Publication number
JP3502056B2
JP3502056B2 JP2001107745A JP2001107745A JP3502056B2 JP 3502056 B2 JP3502056 B2 JP 3502056B2 JP 2001107745 A JP2001107745 A JP 2001107745A JP 2001107745 A JP2001107745 A JP 2001107745A JP 3502056 B2 JP3502056 B2 JP 3502056B2
Authority
JP
Japan
Prior art keywords
semiconductor device
insulating layer
connection terminal
external connection
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001107745A
Other languages
English (en)
Other versions
JP2002305215A (ja
Inventor
俊也 石尾
宏之 中西
勝信 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001107745A priority Critical patent/JP3502056B2/ja
Publication of JP2002305215A publication Critical patent/JP2002305215A/ja
Application granted granted Critical
Publication of JP3502056B2 publication Critical patent/JP3502056B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップの電
極を再配置した半導体装置およびこれを用いた積層構造
体に関するものであり、特に、外部装置等との接続に高
い接続信頼性を得ることができる半導体装置およびこれ
を用いた積層構造体に関するものである。
【0002】
【従来の技術】従来より、半導体装置に用いられている
半導体チップには、外部装置との電気的接続用の電極パ
ッドが形成されている。
【0003】この電極パッドの形成位置は、半導体チッ
プの実装方法の違いによって異なるため、電極パッドの
形成位置やレイアウトは実装方法に適した位置に予め定
める必要がある。このため、電極パッドの位置の異なる
製品が多種類存在し、製品の管理が複雑化してしまうと
いう問題がある。
【0004】そこで、半導体チップの所定の位置に形成
された電極パッドを、外部装置と接続するために再配置
することで、電極パッドの位置を揃えることが可能な半
導体装置が提案されている。
【0005】上記のような半導体装置は、例えば、特開
平10−261663号公報に開示されている。
【0006】上記公報の半導体装置の積層構造体は、図
8に示すように、半導体基板(ウエハ)50には、図示
しない素子や電極パッド51が形成されている。
【0007】この半導体基板50は、例えば、シリコン
酸化物等の無機物からなる保護膜52で覆われ、電極パ
ッド51が露出するように開口部53が設けられてい
る。また、半導体基板50上には無機性の保護膜52、
電極パッド領域54を覆うように、有機物からなる第1
絶縁層55が形成されている。
【0008】第1絶縁層55には、電極パッド51を露
出させる開口部56が形成されている。さらに、第1絶
縁層55および開口部56を覆うように、主導体層57
が設けられている。この主導体層57上および側面部に
は、第2絶縁層58が形成されており、第2絶縁層58
は、主導体層57上に開口部59を有している。
【0009】主導体層57のうち、開口部59から露出
した外部接続端子領域60は、パッドとして使用され、
この領域上には突起電極(外部接続端子)61が形成さ
れている。
【0010】ここで、上記公報に開示された半導体装置
の製造方法を、図9(a)〜図9(f)に基づいて説明
すれば、以下の通りである。
【0011】まず、図9(a)に示すように、電極パッ
ド51が形成された半導体基板50上に、電極パッド5
1が露出するように開口部53を設けた保護膜52が形
成される。
【0012】そして、保護膜52上に、図9(b)に示
すように、第1絶縁層55が形成され、第1絶縁層55
には、電極パッド51が露出するように開口部56が設
けられる。
【0013】さらに、開口部56内および第1絶縁層5
5上には、図9(c)に示すように、電解メッキによ
り、最上層が白金族の金属である主導体層57が設けら
れる。また、主導体層57は、予め、スパッタリング、
蒸着等により、半導体基板50の全面に、図示しない金
属層を形成し、さらにレジスト65を塗布、露光、現像
して開口部を設け、開口部に電解メッキすることで形成
される。
【0014】次に、図9(d)に示すように、レジスト
65を溶剤により剥離し、パターン形成された主導体層
57をマスクとして、予め形成した金属層を酸またはア
ルカリのエッチング液により除去する。
【0015】そして、図9(e)に示すように、主導体
層57の上面および側面に、第2絶縁層58を形成し、
主導体層57の上面の一部を露出させるように、第2絶
縁層58をパターニングにより開口部59を設ける。
【0016】最後に、図9(f)に示すように、この開
口部59から主導体層57が露出した外部接続端子領域
60に、突起電極61を設けて、半導体装置70を得る
ことができる。
【0017】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置70のように、半導体チップや半導体基
板(ウエハ)50上に主導体層57を形成し、さらにそ
の主導体層57上に、基板実装用に突起電極61を設け
たタイプの半導体装置70には、以下のような問題があ
る。
【0018】すなわち、上記従来の半導体装置70で
は、電源のオン・オフ時や交流電流が主導体層57に流
れた場合には、その近傍の主導体層57に流れる電流に
影響が及んで、半導体チップ上の特定の位置において悪
影響が出てしまうのを防止するために、上記第1・第2
絶縁層55・58が設けられている。
【0019】ところが、外部装置との電気的接続手段と
して、特に、高融点の金属材料を用いる場合において
は、有機材料からなる第1絶縁層55が、電気的接続を
行う際に与えられる熱によってダメージを受け、熱劣化
してしまう。
【0020】例えば、接続端子の材料として、Sn−P
b(錫−鉛)ハンダを用いた接続の場合は230℃程
度、鉛フリーハンダを用いた接続の場合には260℃程
度、また、Auを用いたフリップチップ接合の場合で
も、350℃程度まで突起電極61が昇温されて、半導
体装置と外部装置との接続が行われる。
【0021】これにより、半導体装置70と外部装置等
とが接続される際には、突起電極61に与えられた熱
は、主導体層57を介して第1絶縁層55にも加わり、
第1絶縁層55に含まれる水分により、第1絶縁層55
が発泡、変質して、熱劣化してしまう。よって、この第
1絶縁層55の熱劣化により、半導体装置70と外部装
置との接合信頼性は著しく低下してしまう。
【0022】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、半導体チップの電極を再配置
するとともに、外部装置との高い接続信頼性を得ること
ができる半導体装置およびこれを用いた積層構造体を提
供することにある。
【0023】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するために、半導体チップの表面に複数
の電極パッドを有し、該電極パッド部分に開口部を設け
た第1絶縁層が形成されているとともに、該第1絶縁層
上に、上記複数の電極パッドからそれぞれ引き出された
主導体層と、上記主導体層の一端が接続され、外部接続
端子が取り付けられる外部接続端子領域とを備えた半導
体装置において、上記第1絶縁層は、上記外部接続端子
領域の部分に第1開口部を有していることを特徴として
いる。
【0024】上記構成によれば、半導体装置同士あるい
は半導体装置と外部装置とを高温度で接続する場合であ
っても、第1絶縁層が熱劣化することによる接続不良を
防止できる。
【0025】すなわち、外部装置等と半導体装置との接
続時には、外部接続端子領域に外部接続端子を設け、こ
の外部接続端子を昇温、溶融して接続が行われる。
【0026】本発明の半導体装置では、第1絶縁層が、
外部接続端子が形成された部分に第1開口部を有してい
るため、外部装置等との接続時に外部接続端子が昇温さ
れても、第1絶縁層が熱により劣化することはない。よ
って、第1絶縁層が発泡したり、変質したりする熱劣化
を防止できるため、外部装置等との高い接続信頼性を維
持できる。
【0027】また、外部接続端子を介した接続、特に圧
力を加えて半導体装置と外部装置等とを接続する場合に
は、外部接続端子が形成された位置に有機物からなる第
1絶縁層が設けられていないため、接続時の熱により有
機物からなる第1絶縁層が溶融軟化して圧力が分散して
しまうことを防止できる。よって、外部接続端子部分に
圧力がかかり易く強固な接続にできる。
【0028】また、上記電極パッドとは接続されていな
いダミーの外部接続端子領域を有することがより好まし
い。
【0029】これにより、上記ダミーの外部接続端子領
域にも外部接続端子を設けて、外部装置等との接続に使
用することで、ダミーの外部接続端子領域が無い場合と
比べて、接続強度を向上させることができる。さらに、
半導体装置が接続した装置に対して傾いて接続されるの
を防止し、精度のよい接続が可能になる。
【0030】また、上記主導体層を覆うように形成され
た第2絶縁層を有し、該第2絶縁層には、上記外部接続
端子領域の部分に第2開口部が設けられていることがよ
り好ましい。
【0031】これにより、第2絶縁層が主導体層上に形
成されているため、半導体装置表面に形成された主導体
層等を外部からの物理的・化学的ダメージから保護する
ことができる。また、第2絶縁層の外部接続端子領域の
部分に第2開口部が設けられているため、第2絶縁層を
形成した場合であっても、外部装置等との接続を行うこ
とができる。
【0032】さらに、第2絶縁層の外部接続端子領域
(後述の電極パッド領域、パッド領域を含む)に第2開
口部が設けられているため、再配置を行っていない電極
パッド等についても、ボンディングワイヤやバンプ等に
より、外部装置等に直接接続することができる。よっ
て、半導体装置の接続方法の自由度を増大させることが
できる。
【0033】また、上記第2開口部は、略円形であるこ
とがより好ましい。
【0034】これにより、上記第2開口部にメッキを施
した場合でも、メッキ成長により第2開口部に加わる応
力を分散できるため、第2絶縁層にクラック等の不具合
の発生を抑制することができる。従って、接続信頼性が
高い半導体装置を提供できる。
【0035】また、上記外部接続端子領域には、接続用
の突起電極が設けられていることがより好ましい。
【0036】これにより、突起電極を加熱溶融すること
により、突起電極を介して外部装置等との接続を容易に
行うことができる。
【0037】このとき、上記突起電極は、鉛フリーハン
ダ又はAu(金)であることがより好ましい。
【0038】これにより、突起電極として、Sn−Pb
ハンダ以外の、高温度で溶融する鉛フリーハンダやAu
(金)等のような材料を用いているため、鉛を含まない
環境に良い半導体装置を得ることができる。
【0039】本発明の半導体装置を用いた積層構造体
は、上記半導体装置が、電極パッドが形成されている面
を対向させた状態で積層されて構成された積層構造体の
少なくとも一方の半導体装置に用いられていることがよ
り好ましい。
【0040】これにより、半導体装置を用いた積層構造
体を構成する接続相手側の外部装置の電極が何処に配置
されていても、その外部装置の電極の位置に応じて任意
に電極の位置を再配置できるので、半導体装置同士ある
いは半導体装置と半導体チップ等とを接続して、容易に
半導体装置を用いた積層構造体を得ることができる。
【0041】さらに、第1絶縁層の外部接続端子領域に
は、第1開口部が設けられているため、第1絶縁層が吸
湿していても、接合時に外部接続端子に与えられる熱に
よって、水分の気化等による発泡や、変質等の発生を防
止することができる。よって、接続信頼性の高い半導体
装置の積層構造体を提供できる。
【0042】
【発明の実施の形態】〔実施形態1〕本発明の半導体装
置に関する実施の一形態について、図1〜図5に基づい
て説明すれば、以下のとおりである。
【0043】本実施形態の半導体装置15は、図1
(a)・(b)に示すように、半導体基板(ウエハ)1
に、電極パッド2とともに図示しない素子が形成されて
おり、シリコン酸化物等の無機物からなる保護膜3で覆
われている。また、この保護膜3には、電極パッド2が
露出するように開口部9が設けられている。
【0044】そして、この無機性の保護膜3を覆うよう
に、第1絶縁層10が形成されており、この第1絶縁層
10上には、電極パッド領域5に設けられた電極パッド
2に接続された引き出し配線(主導体層)6を介して、
外部接続端子領域7が設けられている。
【0045】第1絶縁層10は、有機物からなり、クロ
ストークやスイッチングノイズを低減するためには不可
欠である。
【0046】また、必要に応じて、電極パッド2が設け
られていないパッド領域5’から引き出し配線6を設
け、電極パッド2と電気的に接続されていないダミーの
外部接続端子領域8を形成する。
【0047】本実施形態の半導体装置15と外部装置と
を接続する際や、半導体装置15と他の半導体装置とを
接続する際には、このダミーの外部接続端子領域8に
も、突起電極(外部接続端子)を設けて接続することに
より、外部装置等との接続強度を向上させることができ
る。
【0048】本実施形態の半導体装置15では、以上の
ように、電極パッド2が、引き出し配線6を介して再配
置されており、引き出し配線6の電極パッド2と接続さ
れた端部以外のもう一方の端部に、外部接続端子領域7
を設けている。このため、元々の電極パッド2が形成さ
れている位置が統一されていなくても、電極の再配置に
より、電極の位置を統一することが可能になる。さら
に、接続する相手側の外部装置等の電極位置に応じて電
極の位置を再配置することで、外部装置の電極の位置に
係わらず、容易に半導体装置15と外部装置等とを接続
できる。
【0049】半導体装置15が外部装置と接続される際
には、図2に示すように、鉛フリーハンダからなる突起
電極16が外部接続端子領域7・8に設けられて、26
0℃程度まで昇温されて溶融し、外部装置等と接続され
る。Au(金)からなる突起電極16では、圧接を組み
合わせることにより、350℃程度での接合が可能とな
る。なお、本実施形態の半導体装置15は、図2に示す
ように、引き出し配線6上にさらに第2絶縁層18が形
成されていてもよい。
【0050】このように、突起電極16の材料として、
鉛フリーハンダやAu(金)を用いることにより、突起
電極16を加熱、もしくは熱圧着するだけで外部装置等
との接続を容易に行うことができる。
【0051】さらに、本実施形態の半導体装置では、図
1に示すように、外部接続端子領域7・8が形成されて
いる部分の第1絶縁層10には、第1開口部14が設け
られている。よって、図2に示す外部装置等との接続に
使用される突起電極16が設けられる位置に、第1絶縁
層10が形成されていないため、接続時に突起電極16
に与えられる熱によって、第1絶縁層10が熱劣化する
のを防止できる。よって、第1絶縁層10の熱劣化によ
る半導体装置の外部装置等との接続信頼性の低下を防止
し、高い接続信頼性を維持することができる。
【0052】また、本実施形態の半導体装置は、図3に
示すように、引き出し配線6上および半導体装置20の
側面部に、第2絶縁層18が形成されており、第2絶縁
層18は引き出し配線6上に第2開口部22を有する半
導体装置20であってもよい。引き出し配線6のうち、
第2開口部22から露出した外部接続端子領域7・8に
は、外部装置等との接続に使用される突起電極16が設
けられる。
【0053】さらに、本実施形態の半導体装置は、図4
に示すように、外部接続端子領域7・8の他に、電極パ
ッド領域5とパッド領域5’とに開口部を設けている半
導体装置25であってもよい。これにより、外部装置等
と接続された半導体装置25への信号の入出力は、半導
体装置25の電極パッド領域5、パッド領域5’から行
うことが可能になる。
【0054】ここで、図1に示す半導体装置の製造工程
について、以下に説明する。
【0055】図1の半導体装置は、図5(a)に示すよ
うに、まず、半導体基板1には、図示しないが複数の素
子が形成されており、各素子はダイシングライン12に
より区分けされて独立している。
【0056】ダイシングライン12により区分けされた
領域には、複数の電極パッド2が形成され、シリコン酸
化物等の無機物からなる保護膜3で覆われている。ま
た、保護膜3には、電極パッド2が露出するように開口
部9が設けられている。
【0057】そして、図5(b)に示すように、この半
導体基板1上に、ポリイミドからなる第1絶縁層10が
設けられ、さらにダイシングライン12と、電極パッド
2と、外部接続端子領域7・8を設ける所望の領域に第
1開口部14が設けられる。
【0058】ここで、上記第1開口部14を形成する方
法について、詳しく説明する。
【0059】先ず、ワニス状態のポリイミドの原料をス
ピンコートにより塗布し、加熱(100℃程度)により
溶剤分を揮発させる。さらに、露光、べーク(100℃
程度)を行った後、ダイシングライン12、電極パッド
2、および外部接続端子領域7・8を設ける所望の位置
に、現像液を用いて第1開口部14を設ける。
【0060】その後、オーブンにより250℃で2hの
熱処理を行い、所望のパターンが形成されたポリイミド
膜が形成される。
【0061】次に、図示しないが、Ti−WとCuとを
スパッタリングにより半導体基板1の全面に形成する。
【0062】そして、図5(c)に示すように、レジス
ト17を塗布ベーク(110℃)、露光、現像すること
により、引き出し配線6を設ける領域に電解Cuメッキ
を行い、さらに電解Niメッキを施す。ここで、Ti−
Wは、電極パッド2の主成分であるAlとCuとの拡散
防止膜として働き、スパッタリングで形成したCuは、
電解Cu形成、密着させるために必要となる。また、T
i−Wの代替として、TiまたはCrを用いてもよい。
【0063】次に、図5(d)に示すように、レジスト
17をアセトン等により剥離し、エッチング液によりC
u、Ti−Wの順に除去することにより引き出し配線6
(Ni/Cu)が形成され、図1に示す半導体装置15
となる。
【0064】なお、図1の半導体装置15において、S
nを主成分とする金属からなる突起電極16を設ける場
合は、さらにレジスト17を塗布(図示せず)し、露
光、現像により外部接続端子領域7・8、および必要に
応じて電極パッド領域5やパッド領域5’の部分に対応
するレジスト17に開口部を設け、無電解Au、または
無電解Ni、Auを順に形成して、レジスト17を剥離
すればよい。
【0065】また、図4の半導体装置25を製造する場
合には、図1の半導体装置15の製造方法である上記図
5(a)〜(d)に示した製造工程に加えて、図5
(e)に示すように、さらに第2絶縁層18を形成すれ
ばよい。
【0066】図4の半導体装置25では、第2絶縁層1
8にも、第1絶縁層10と同じ感光性のポリイミド材料
を用いることができる。
【0067】先ず、ポリイミドの原料(ワニス状態のも
の)をスピンコートにより塗膜形成し、加熱(100
℃)により溶剤分を揮発させる。
【0068】さらに、露光、ベーク(100℃)を行っ
た後に、ダイシングライン12と、電極パッド領域5、
パッド領域5’と、外部接続端子領域7・8が形成され
ている位置の第2絶縁層18に、現像液を用いて、第2
開口部22を形成する。
【0069】また、本実施形態の半導体装置25では、
第2絶縁層18の電極パッド領域5と外部接続端子領域
7の部分の第2絶縁層18の第2開口部22の形状が、
略円形になるように形成されている。
【0070】これにより、第2絶縁層18の第2開口部
22にメッキを施した場合でも、メッキの成長により発
生する応力が分散できるため、第2絶縁層18にクラッ
ク等の不具合の発生を抑制することができる。
【0071】その後、オーブンにより250℃で2hの
熱処理を行い、所望のパターンが形成されたポリイミド
膜が形成される。ここでは、第1絶縁層10の材料がポ
リイミドであり、同一材料にした方が密着力等で優位と
考えられるため、第2絶縁層18の材料としてもポリイ
ミドを用いる。
【0072】ただし、ポリイミドの場合、一般的に熱処
理温度は高温であるため、引き出し配線6の各金属層の
拡散や、第2絶縁層18の第2開口部22から露出して
いる金属層の酸化が促進されやすく、後のメッキ工程で
メッキの形成ができないため、300℃以下で硬化でき
る樹脂材料を用いる必要がある。ここでは、250℃ま
で昇温されても、硬化物特性で350℃硬化の場合と遜
色の無いポリイミドを用いた。また、エポキシ系等の他
の樹脂を用いた場合には、200℃以下でも硬化できる
ものもある。
【0073】次に、図示しないが、突起電極16を設け
るために、第2絶縁層18の第2開口部22に無電解A
u、または無電解Ni、Auを順に形成する。このと
き、無電解メッキを形成する領域については、第2絶縁
層18の第2開口部22の形状を、電極パッド2上も含
めて略円形としたため、上述したように、メッキの成長
に伴う応力が分散され、第2絶縁層18のクラックの発
生が抑制される。
【0074】その後、図5(f)に示すように、突起電
極16を形成する。突起電極16の材料としては、ここ
では、鉛フリーハンダからなる金属ボールを搭載する方
法で行う。その他、Auバンプ、ハンダ等の材料を用い
てもよい。
【0075】具体的な形成方法としては、半導体基板1
全体の外部接続端子領域7、あるいは必要に応じて外部
接続端子領域8に、フラックスを一括して付け、さらに
一括してフラックスを付けた外部接続端子領域7あるい
は外部接続端子領域8に金属ボール(突起電極16)の
搭載を行う。
【0076】次に、N2 (窒素)雰囲気で熱処理が可能
なリフロー炉で260℃の熱処理を行い、ダイシングラ
イン12に沿ってダイシングして、個片化された半導体
装置25が形成される。
【0077】このようにして形成された半導体装置25
は、基板に実装する場合、電極パッド領域5およびパッ
ド領域5’においては、図3に示すように、第2絶縁層
18の第2開口部22が形成されていない半導体装置2
0であってもよい。
【0078】以上のように、図3および4に示した半導
体装置20・25であっても、図1に示した半導体装置
15と同様に、外部装置等との高い接続信頼性を得るこ
とができる。
【0079】図1・3・4の各半導体装置15・20・
25は、外部接続端子領域7とダミーの外部接続端子領
域8にSn系合金やAuなどの突起電極16を設けれ
ば、基板に実装することが可能となる。さらには、突起
電極16を介して、各半導体装置15・20・25と半
導体チップとを組み合わせて、図6および図7に示す積
層構造体30・35を構成する一方の半導体装置として
用いることが可能である。
【0080】なお、本実施形態では、第1絶縁層10と
して、ポリイミドからなる感光性の絶縁層を用いたがこ
れに限定されるものではなく、非感光性の絶縁層を用い
てもよい。非感光性の絶縁層を用いた場合は、通常のレ
ジストを用いて第1開口部14を設けることが可能であ
る。
【0081】また、本実施形態の半導体装置15・20
・25では、引き出し配線6の材料として電解Ni/C
uを用いたが、図2の半導体装置に形成されている第2
絶縁層18を設けない場合、あるいは第2絶縁層18と
してポリイミド以外の材料を用いる場合には電解Cuメ
ッキだけでよい。
【0082】本実施形態の半導体装置25においては、
第2開口部22の形状を略円形としたが、引き出し配線
6の引き回しによってはデザイン上、略楕円形にしても
第2絶縁層18のクラックを防止できるという同様の効
果を得られる。
【0083】〔実施形態2〕本発明の半導体装置を用い
た積層構造体に関する他の実施形態について、図6およ
び図7に基づいて説明すれば、以下のとおりである。
【0084】なお、説明の便宜上、前記実施形態1にて
説明した図面と同じ機能を有する部材については、同じ
符号を付記し、その説明を省略する。
【0085】本実施形態の半導体装置を用いた積層構造
体では、実施形態1で説明したような電極位置を再配置
した半導体装置25同士、または半導体装置25と半導
体チップとを組み合わせて、積層構造体を得ることがで
きる。
【0086】実施形態1で説明した半導体装置25を用
いた積層構造体30は、図6(c)に示すように、図6
(a)に示す第1の半導体装置26と、図6(b)に示
す第2の半導体装置25とが素子面が対向するように積
層されている。
【0087】そして、第1の半導体装置26と第2の半
導体装置25とは、外部接続端子領域7・8において、
突起電極16を介して電気的に接続されている。
【0088】以上のように構成された積層構造体30に
おいて、上記第1・第2の半導体装置25・26の何れ
か一方の入出力信号や共通の入出力信号を得るために
は、第2の半導体装置25に形成され、それぞれの入出
力信号に対応する電極パッド領域5あるいはパッド領域
5’を選択すればよい。
【0089】例えば、第1の半導体装置26のみの入出
力信号は、電極パッド2と電気的に接続された引き出し
配線6によって、a部からb部へと伝わり、突起電極1
6を介して、b部から第2の半導体装置25のc部へと
伝わる。さらに、このc部は引き出し配線6によってd
部と電気的につながれているため、第1の半導体装置2
6のみの入出力信号は、d部で得ることができる。
【0090】一方、第2の半導体装置25のみの入出力
信号は、第2の半導体装置25に形成され、電極パッド
2を備えたi部で得ることができる。
【0091】また、第1の半導体装置26および第2の
半導体装置25に共通の入出力信号は、第1の半導体装
置26の電極パッド2と電気的に接続された引き出し配
線6によって、例えば、e部からf部に伝わり、突起電
極16を介して、f部から第2の半導体装置25のg部
へと伝わる。さらに、g部は、引き出し配線6によっ
て、電極パッド2を備えたh部と電気的に接続されてい
る。よって、第1・第2の半導体装置25・26に共通
の入出力信号は、h部で得ることができる。
【0092】このように、電極の再配置を行うことがで
きる第2の半導体装置25を用いて、半導体装置の積層
構造体30を構成することで、積層構造体30を構成す
る一方の第2の半導体装置25の電極パッド領域5、パ
ッド領域5’から各入出力信号を得ることができる。さ
らに、実施形態1で述べたように、第1絶縁層10に
は、突起電極16が設けられる位置に第1開口部14を
形成しているため、積層構造体30を製造する際に加わ
る熱により第1絶縁層10が劣化することを防止でき
る。よって、積層構造体30の接続不良を防止すること
ができる。
【0093】ここで、図6の積層構造体30の製造方法
について説明すれば、以下の通りである。
【0094】先ず、半導体基板1からなる第2の半導体
装置25の外部接続端子領域7、および必要に応じてダ
ミーの外部接続端子領域8に、はんだ付けを確実に行う
ために有効な液状あるいはペースト状のフラックスを塗
布する。
【0095】次に、鉛フリーハンダ製の金属ボールを予
めフラックスを塗布した外部接続端子領域7・8に搭載
する。
【0096】次に、N2 (窒素)雰囲気のリフロー炉で
260℃の熱処理を行い、突起電極16を形成する。
【0097】さらに、第1の半導体装置26の外部接続
端子領域7、および必要に応じてダミーの外部接続端子
領域8にフラックスを付けた上で、対向させて位置合わ
せを行い、積層する。
【0098】続いて、N2 雰囲気のリフロー炉にて26
0℃の熱処理を行って突起電極16を昇温し、第1の半
導体装置26と第2の半導体装置25とを接続して、積
層構造体30を得ることができる。
【0099】また、図6に示す積層構造体30とは異な
る他の積層構造体の例について、図7を用いて説明すれ
ば、以下のとおりである。
【0100】図7に示す積層構造体35は、半導体装置
25と半導体チップ36とを、突起電極16により電気
的に接続した例である。なお、半導体チップ36は、電
極の再配置が行われていない。
【0101】このように、接続する半導体チップ36の
電極パッド2の位置が、再配置されていない場合であっ
ても、接続する相手側の電極位置に応じて、半導体装置
25の電極位置を再配置すれば、容易に接続が可能にな
る。
【0102】半導体装置25と半導体チップ36とは、
図6の積層構造体30と同様に、素子形成面を合わせて
積層され、突起電極16を介して電気的に接続される。
【0103】このとき、半導体装置25は、ダミーの突
起電極16を電極パッド2と接続されていない外部接続
端子領域8にも設けているために、積層後の半導体チッ
プ36の傾きを抑え、正確な接続を行うことができる。
【0104】各入出力信号は、図6の積層構造体30と
同様に、半導体装置25に形成された各電極からそれぞ
れ得ることができる。
【0105】例えば、半導体チップ36のみの入出力信
号は、半導体チップ36に設けられた電極パッド2を備
えたj部と突起電極16とを介して、k部へと伝わり、
半導体装置25の引き出し配線6によってl部へと伝わ
る。よって、半導体チップ36のみの入出力信号は、l
部で得られる。
【0106】一方、半導体装置25のみの入出力信号
は、半導体装置25の電極パッド2を備えたp部で得ら
れる。
【0107】そして、半導体チップ36と半導体装置2
5との共通の入出力信号は、半導体チップ36の電極パ
ッド2の、m部と突起電極16によって、n部と電気的
に接続され、半導体装置25の引き出し配線6によって
半導体装置25の電極パッド2を備えたo部へと伝わ
る。よって、半導体チップ36と半導体装置25との共
通の入出力信号は、半導体装置25のo部で得られる。
【0108】例えば、図6のh・i部とd部とであり、
図7のo・p部とl部とであるが、電極パッド領域5お
よびパッド領域5’は、ワイヤボンディングが可能であ
るため、樹脂モールドされており、リード端子の出てい
るTSOPや、基板タイプのCSP(Chip Size Packag
e )等のパッケージに搭載することが可能である。な
お、基板タイプのCSPとは、基板の下側にエリア状に
ハンダボール等が形成されているCSPのことである。
【0109】また、上記電極パッド領域5およびパッド
領域5’に、ワイヤボンディングではなく、Sn系合金
等の大きな突起電極16を形成すれば、そのまま基板レ
スのCSPとして用いることも可能である。
【0110】これにより、半導体チップと全く同じサイ
ズのCSPを複合チップタイプとして得ることができ
る。
【0111】ここで、図7の積層構造体35の製造方法
について説明すれば、以下の通りである。
【0112】ここでは、突起電極16として、Auワイ
ヤバンプを用いた。このバンプの形成方法は、ワイヤボ
ンディングで、電極パッド2にAuボールを形成し、超
音波と熱により圧着する方法と同じである。
【0113】圧着後、ループを形成しないでそのままワ
イヤを引き抜くと、Auポール上の図示しない再結晶部
でワイヤを切断することができ、金ワイヤバンプが電極
パッド2上に形成できる。この方法を用いて、半導体装
置25の外部接続端子領域7、および必要に応じてダミ
ーの外部接続端子領域8に金ワイヤバンプを形成する。
【0114】次に、フリップチップボンダー装置によ
り、半導体チップ36の電極パッド2が重なるように位
置合わせしてから、380℃に加熱したステージとツー
ルにより熱圧着で電気的に接続する。このとき、Auワ
イヤバンプは、半導体チップ36側に形成してもよい。
【0115】なお、図6および図7の積層構造体30・
35のように、半導体装置や半導体チップを組み合わせ
て積層する場合には、サイズの大きな半導体装置25か
らサイズの小さな半導体装置26または半導体チップ3
6がはみ出さない方がよい。つまり、ダイシングによる
分割前のウエハ状態の半導体装置25または半導体基板
1に、サイズの小さい半導体装置26または半導体チッ
プ36を積層する方が、半導体基板1等を分割した後で
サイズの小さい半導体装置26等を積層するよりも作業
性を向上させることができる。
【0116】また、図6または図7の積層構造体30・
35を、TSOPや基板タイプのCSP等に搭載する場
合には、電極パッド領域5とパッド領域5’とにワイヤ
ボンディングすることができる。
【0117】なお、ダイシングとは、ダイヤモンド砥粒
を埋め込んだ砥石を高速回転させて半導体基板1を分割
する方法であり、ワイヤボンディングとは、半導体チッ
プ(素子)上の電極パッドから、パッケージのリードを
金属細線で電気的に導通させる工程をいう。
【0118】さらに、図6・図7の積層構造体30・3
5の電極パッド領域5とパッド領域5’とに、積層され
たサイズの小さい方の半導体装置26や半導体チップ3
6よりも頭部が出たハンダバンプ等を形成すると、積層
構造体30・35をそのまま基板実装できる。
【0119】なお、図6・図7のような積層構造体30
・35を製造する場合には、半導体装置25と、半導体
装置26あるいは半導体チップ36との間に液状樹脂等
を注入し、硬化させたものを用いることもできる。この
ような構成によれば、突起電極16の接続がより強固と
なるため、電気的なオープン等のトラブルを防ぐことが
できる。
【0120】また、本発明の半導体装置は、複数の電極
パッドを有し、該電極パッド部に開口部を有する有機物
からなる第1絶縁層と、一端が電極パッドと電気的に接
続された主導体層とを有する半導体装置において、主導
体層の外部装置との電気的接続を行う領域(外部接続端
子領域)については、第1絶縁層に開口部を有すること
を特徴とした半導体装置であってもよい。
【0121】
【発明の効果】本発明の半導体装置は、以上のように、
第1絶縁層は、外部接続端子領域の部分に第1開口部を
有している構成である。
【0122】それゆえ、半導体装置同士あるいは半導体
装置と外部装置とを接続する際には、接続するために設
けられた外部接続端子に熱が与えられて溶融させた場合
でも、第1絶縁層が熱劣化することによる接続不良を防
止できるという効果を奏する。
【0123】すなわち、外部装置等と半導体装置との接
続時には、外部接続端子領域に外部接続端子を設け、こ
の外部接続端子を昇温、溶融して接続が行われる。本発
明の半導体装置では、第1絶縁層が、外部接続端子が形
成された部分に第1開口部を有しているため、外部装置
等との接続時に外部接続端子が昇温されても、第1絶縁
層が熱により劣化することはない。よって、第1絶縁層
が発泡したり、変質したりする熱劣化を防止できるた
め、外部装置等との高い接続信頼性を維持できる。ま
た、外部接続端子を介した接続、特に圧力を加えて半導
体装置と外部装置等とを接続する場合には、外部接続端
子が形成された位置に弾力性を有する第1絶縁層が設け
られていないため、外部接続端子部分に圧力がかかり易
く強固な接続にできる。
【0124】また、上記電極パッドとは接続されていな
いダミーの外部接続端子領域を有することがより好まし
い。それゆえ、上記ダミーの外部接続端子領域にも外部
接続端子を設けて、外部装置との接続に使用すること
で、ダミーの外部接続端子領域が無い場合と比べて、よ
り接続強度を向上させることができるという効果を奏す
る。さらに、半導体装置が接続した装置に対して傾いて
接続されるのを防止し、精度のよい接続が可能になる。
【0125】また、上記主導体層を覆うように形成され
た第2絶縁層を有し、該第2絶縁層には、上記外部接続
端子領域の部分に第2開口部が設けられていることがよ
り好ましい。それゆえ、第2絶縁層が主導体層上に形成
されているため、半導体装置表面に形成された主導体層
等を外部からの物理的・化学的ダメージから保護するこ
とができるという効果を奏する。また、第2絶縁層の外
部接続端子領域の部分に第2開口部が設けられているた
め、第2絶縁層を形成した場合であっても、外部装置と
の接続を行うことができる。
【0126】さらに、第2絶縁層の外部接続端子領域
(電極パッド領域、パッド領域を含む)に第2開口部が
設けられているため、再配置を行っていない電極パッド
等についても、ボンディングワイヤやバンプ等により、
外部装置等に直接接続することができる。
【0127】また、上記第2絶縁層に設けられた第2開
口部は、略円形であることがより好ましい。それゆえ、
第2絶縁層の第2開口部にメッキを施した場合でも、メ
ッキ成長により第2開口部に加わる応力を分散できるた
め、第2絶縁層にクラック等の不具合の発生を抑制する
ことができるという効果を奏する。従って、接続信頼性
が高い半導体装置を提供できる。
【0128】また、上記外部接続端子領域には、接続用
の突起電極が設けられていることがより好ましい。それ
ゆえ、突起電極を加熱溶融するだけで外部装置等との接
続を容易に行うことができるという効果を奏する。
【0129】このとき、上記突起電極は、鉛フリーハン
ダ又はAu(金)からなることがより好ましい。それゆ
え、鉛フリーハンダやAu(金)からなる外部接続端子
を突起電極に用いているため、鉛を含まない環境に良い
半導体装置を得ることができるという効果を奏する。
【0130】本発明の半導体装置を用いた積層構造体
は、上記半導体装置が、半導体チップの電極パッドが形
成されている面を対向させた状態で積層されて構成され
た積層構造体の少なくとも一方の半導体装置に用いられ
ていることがより好ましい。
【0131】それゆえ、半導体装置を用いた積層構造体
を構成する一方の半導体チップが電極を再配置していな
い場合でも、その半導体チップの電極の位置に合わせて
半導体装置の電極を再配置することで、半導体装置と半
導体チップとを接続して、容易に半導体装置を用いた積
層構造体を得ることができるという効果を奏する。さら
に、第1絶縁層の外部接続端子領域には、第1開口部が
設けられているため、第1絶縁層が吸湿していても、接
合時に外部接続端子に加わる熱によって、水分の気化等
による発泡や、変質等の発生を防止することができる。
よって、接続信頼性の高い半導体装置の積層構造体を提
供できる。
【図面の簡単な説明】
【図1】(a)は、本発明の一実施形態に係る半導体装
置を示す平面図であり、(b)は、(a)の半導体装置
のAA線矢視断面図である。
【図2】図1に示す半導体装置に、第2絶縁層と外部接
続端子とを設けた構造を示す断面図である。
【図3】(a)は、本発明の半導体装置の他の例を示す
平面図であり、(b)は、(a)の半導体装置のBB線
矢視断面図である。
【図4】(a)は、本発明の半導体装置のさらに他の例
を示す平面図であり、(b)は、(a)の半導体装置の
CC線矢視断面図である。
【図5】(a)〜(f)は、図4に示す半導体装置の製
造工程を示す断面図である。
【図6】(a)は、本発明の実施形態に係る半導体装置
を示す平面図であり、(b)は、図4の半導体装置を示
す平面図であり、(c)は、(a)・(b)の半導体装
置からなる積層構造体のDD線矢視断面図である。
【図7】(a)は、電極を再配置していない半導体チッ
プの平面図であり、(b)は、図4の半導体装置を示す
平面図であり、(c)は、(a)・(b)の半導体装置
および半導体チップからなる積層構造体のEE線矢視断
面図である。
【図8】従来の半導体装置の構造を示す断面図である。
【図9】(a)〜(f)は、図8に示す半導体装置の製
造工程を示す断面図である。
【符号の説明】
1 半導体基板 2 電極パッド 3 保護膜 5 電極パッド領域 5’ パッド領域 6 引き出し配線(主導体層) 7 外部接続端子領域 8 外部接続端子領域(ダミーの外部接続端子領
域) 9 開口部 10 第1絶縁層 12 ダイシングライン 14 第1開口部 16 突起電極(外部接続端子) 18 第2絶縁層 22 第2開口部 25 半導体装置 26 半導体装置 30 積層構造体 35 積層構造体 36 半導体チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 25/18 (56)参考文献 特開 平8−162457(JP,A) 特開2000−294607(JP,A) 特開 平9−22912(JP,A) 特開2000−349189(JP,A) 実開 平1−156547(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 21/60 H01L 21/60 311 H01L 23/12 501 H01L 25/065 H01L 25/07 H01L 25/18

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体チップの表面に複数の電極パッドを
    有し、該電極パッド部分に開口部を設けた第1絶縁層が
    形成されているとともに、該第1絶縁層上に、上記複数
    の電極パッドからそれぞれ引き出された主導体層と、上
    記主導体層の一端が接続され、外部接続端子が取り付け
    られる外部接続端子領域とを備えた半導体装置におい
    て、 上記第1絶縁層は、上記外部接続端子領域の部分に第1
    開口部を有していることを特徴とする半導体装置。
  2. 【請求項2】上記電極パッドとは接続されていないダミ
    ーの外部接続端子領域を有することを特徴とする請求項
    1に記載の半導体装置。
  3. 【請求項3】上記主導体層を覆うように形成された第2
    絶縁層を有し、該第2絶縁層には、上記外部接続端子領
    域の部分に第2開口部が設けられていることを特徴とす
    る請求項1または2に記載の半導体装置。
  4. 【請求項4】上記第2開口部は、略円形であることを特
    徴とする請求項3に記載の半導体装置。
  5. 【請求項5】上記外部接続端子領域には、接続用の突起
    電極が設けられていることを特徴とする請求項1〜4の
    いずれか1項に記載の半導体装置。
  6. 【請求項6】上記突起電極は、鉛フリーハンダ又はAu
    (金)からなることを特徴とする請求項5に記載の半導
    体装置。
  7. 【請求項7】上記請求項1〜6の半導体装置が、半導体
    チップの電極パッドが形成されている面を対向させた状
    態で積層されて構成された積層構造体の少なくとも一方
    の半導体装置に用いられていることを特徴とする半導体
    装置を用いた積層構造体。
JP2001107745A 2001-04-05 2001-04-05 半導体装置およびこれを用いた積層構造体 Expired - Fee Related JP3502056B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001107745A JP3502056B2 (ja) 2001-04-05 2001-04-05 半導体装置およびこれを用いた積層構造体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001107745A JP3502056B2 (ja) 2001-04-05 2001-04-05 半導体装置およびこれを用いた積層構造体

Publications (2)

Publication Number Publication Date
JP2002305215A JP2002305215A (ja) 2002-10-18
JP3502056B2 true JP3502056B2 (ja) 2004-03-02

Family

ID=18960014

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001107745A Expired - Fee Related JP3502056B2 (ja) 2001-04-05 2001-04-05 半導体装置およびこれを用いた積層構造体

Country Status (1)

Country Link
JP (1) JP3502056B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538442B2 (en) 2005-09-30 2009-05-26 Sharp Kabushiki Kaisha Semiconductor chip and semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4631223B2 (ja) * 2001-07-04 2011-02-16 パナソニック株式会社 半導体実装体およびそれを用いた半導体装置
JP2003017656A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体実装体およびそれを用いた半導体装置
JP4696712B2 (ja) * 2005-06-17 2011-06-08 ソニー株式会社 半導体装置
JP2009212481A (ja) * 2007-04-27 2009-09-17 Sharp Corp 半導体装置及び半導体装置の製造方法
JP4552979B2 (ja) * 2007-07-26 2010-09-29 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4552978B2 (ja) * 2007-07-26 2010-09-29 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2010016397A (ja) * 2009-09-09 2010-01-21 Seiko Epson Corp 半導体装置、回路基板及び電子機器
JP2012174847A (ja) * 2011-02-21 2012-09-10 Murata Mfg Co Ltd 電子部品およびモジュール
JP7158179B2 (ja) 2018-05-30 2022-10-21 シャープ株式会社 半導体チップ積層体および半導体チップ積層体の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538442B2 (en) 2005-09-30 2009-05-26 Sharp Kabushiki Kaisha Semiconductor chip and semiconductor device

Also Published As

Publication number Publication date
JP2002305215A (ja) 2002-10-18

Similar Documents

Publication Publication Date Title
JP3875077B2 (ja) 電子デバイス及びデバイス接続方法
US5886409A (en) Electrode structure of wiring substrate of semiconductor device having expanded pitch
JP3351706B2 (ja) 半導体装置およびその製造方法
JP3450238B2 (ja) 半導体装置及びその製造方法
JPH09330934A (ja) 半導体装置及びその製造方法
KR100272686B1 (ko) 반도체장치및그제조방법
US20040222522A1 (en) Semiconductor device and manufacturing method of the same
JP2003051580A (ja) 半導体装置及びその製造方法
JP2001320013A (ja) 半導体装置およびその製造方法
JPH0897217A (ja) 半導体装置及びその製造方法
US6717252B2 (en) Semiconductor device
US6635962B2 (en) Chip on chip semiconductor device
JP3450236B2 (ja) 半導体装置及びその製造方法
US20050151268A1 (en) Wafer-level assembly method for chip-size devices having flipped chips
JP3502056B2 (ja) 半導体装置およびこれを用いた積層構造体
JP4026882B2 (ja) 半導体装置
JP2003007921A (ja) 回路装置およびその製造方法
JP2004079716A (ja) 半導体用csp型パッケージ及びその製造方法
US20110316157A1 (en) Semiconductor device and a method for manufacturing the same
JP3836349B2 (ja) 半導体装置およびその製造方法
JP2003017531A (ja) 半導体装置
US20040089946A1 (en) Chip size semiconductor package structure
US6956293B2 (en) Semiconductor device
US7344971B2 (en) Manufacturing method of semiconductor device
JP3457926B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees