JP4026882B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させ、高機能化した半導体装置に関する。
【０００２】
【従来の技術】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図１３に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
【０００３】
シリコン基板１１に形成されるトランジスタ素子は、図１４に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。
【０００４】
上記のように、トランジスタ素子が形成されたシリコン基板１は、図１３に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
【０００５】
【発明が解決しようとする課題】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
図１４は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
【０００６】
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００７】
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００８】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格のＳＣ７５Ａ外形に搭載される半導体チップの最大サイズは、図１５に示すように、０．４０mm×０．４０mmが最小である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６mm×１．６mmとなる。この半導体装置のチップ面積は０．１６mmで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６mmであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００９】
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であっても同様に問題となる。
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【００１０】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図１７にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
【００１１】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。
有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にするこが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。
【００１２】
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程という工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
【００１３】
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７フェイスダウンボンディングする技術が知られている（図１８参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１４】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１９参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
【００１５】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
【００１６】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。
さらに、従来ではトランジスタと例えばバイポーラＩＣ、ＭＯＳＩＣ等の能動素子を実装基板上で接続する場合には、樹脂モールドされたトランジスタとバイポーラＩＣを個々に実装しなければならず、上述したように実装基板の実装面積率を低下させる。
【００１７】
本発明は、上述した事情に鑑みて成されたものであり、本発明は、半導体チップと接続されるリード端子、及びモールド樹脂を必要とせず、半導体チップ面積と実装基板上に実装する実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくし、高機能、且つ接続信頼性に優れた半導体装置を提供する。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために以下の構成を採用した。
即ち、第１に本発明の半導体装置は、半導体基板の所定領域に能動素子が形成され、前記能動素子の電極パッドと接続される外部接続用電極は、前記基板から分離、若しくは、他の半導体基板から形成されたブロック片であり、前記ブロック片と前記能動素子は配線基板、若しくは、他の能動素子形成した半導体基板を介し、或いは、直接的に接合され、前記ブロック片、及び前記ブロック片と接合される前記能動素子の前記電極パッド、若しくは、前記配線基板或いは他の半導体基板上に形成された回路パターン上には、それぞれバンプ電極が形成され、前記各バンプ電極表面にはバリアメタル膜、接合金属が積層形成され、前記バリアメタル膜上に形成された前記接合金属で接合されたことを特徴としている。
【００１９】
ここで、前記バンプ電極は金バンプであることを特徴としている。
ここで、前記能動素子はトランジスタ、パワーＭＯＳＦＥＴ、バイポーラＩＣ或いはＭＯＳＬＳＩであることを特徴としている。
上述したように、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、バンプ電極表面に形成されたバリアメタル膜上の接合金属で接合するので熱応力等によるストレスがバンプ電極によって吸収することができる。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置の実施形態について説明する。
本発明の半導体装置は、図１に示すように、第１の半導体基板６０と、能動素子が形成される能動素子形成領域６１と、能動素子形成領域６１に形成された第１の能動素子の一の電極であり、外部接続するための一の外部接続用電極６２と、能動素子形成領域６１と電気的に分離され第１の基板６０の一部分を少なくとも能動素子の他の電極の外部電極とする複数のブロック片（以下、外部接続用電極６３、６４．．．という。）と、第１の基板６０と対向配置された第２の半導体基板１００と、第２の基板１００に形成された第２の能動素子と、第１、第２の基板６０、１００及び外部接続用電極６３、６４．．．上に形成されたバンプ電極１２１、１３１とをから構成されている。
【００２１】
第１の半導体基板６０は、例えば、Ｎ+型の単結晶シリコン基板が用いられ、その第１の基板６０上にエピタキシャル成長技術によりN-型のエピタキシャル層６６が形成される。第１の半導体基板６０の所定領域はパワーＭＯＳ、トランジスタ等の第１の能動素子が形成される能動素子形成領域６１と少なくとも第１の能動素子の電極接続される複数の外部接続用電極６３、６４．．．となる外部接続電極領域６３Ａ，６４Ａ．．．とが設けられている。
【００２２】
この能動素子形成領域６１に上記した第１の能動素子が形成される。ここでは、N-型のエピタキシャル層をコレクタ領域６６Ａとしたトランジスタが形成される。能動素子形成領域６１上にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域７１が形成される。
【００２３】
ベース領域７１形成後、能動素子形成領域６１上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域７２が形成される。このエミッタ領域７２を形成する際に、ベース領域７１を囲むリング状のガードリング用のＮ+型の拡散領域７３を形成しておく場合もある。さらに、Ｎ+型のエミッタ領域７２を形成する際、Ｎ+型の拡散は外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも行われ、電極領域６３Ａ、６４Ａ．．．に高濃度拡散層８１が形成される。
【００２４】
第１の半導体基板６０の表面には、ベース領域７１表面を露出するベースコンタクト孔及びエミッタ領域７２表面を露出するエミッタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７４が形成される。ガードリング用の拡散領域７３を形成した場合には、かかる、拡散領域７３表面を露出するガードリングコンタクト孔が形成される。この絶縁膜７４は、外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも形成され、電極領域６３Ａ，６４Ａ．．．の表面を露出する外部接続用コンタクト孔が形成されている。
【００２５】
ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上には、選択的にアルミニウム等の金属材料で蒸着されたベース電極７５、エミッタ電極７６、接続用電極７７が形成される。
【００２６】
ベース電極７５、エミッタ電極７６、及び接続用電極７７にアルミニウムを用いた場合には、基板６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜７４Ａを形成し、ベース電極７５、エミッタ電極７６、接続用電極７７上のパッシベーション膜７４Ａを選択的に除去し、各電極７５、７６、７７の表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し第１のバリアメタル膜７９を形成し各電極７５、７６、７７の腐食による不具合を防止する。
【００２７】
図２は、図１で示された各バンプ電極１２１、１３１が形成された領域部分を示す拡大断面図であり、上記各電極７５、７６、７７の第１のバリアメタル膜７９上には、約３０〜５０μｍの高さを有するバンプ電極１２１が形成される。このバンプ電極１２１は金メッキ処理により形成され、そのバンプ電極１２１表面上には、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し数千オングストロームの第２のバリアメタル膜１２２が形成される。
【００２８】
さらに、この第２のバリアメタル１２２上には後述する他の基板と電気的に接合を行うために、接合用の金属を蒸着し接合層１２３が形成される。この接合層１２３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１２１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６３℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１２３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。
【００２９】
一方、第２の基板１００上には、第２の能動素子及び配線パターンが形成されており、この配線パターンによって、トランジスタのベース電極７５、或いはエミッタ電極７６と所定の外部接続電極領域６３Ａ，６４Ａ．．．との電気的が接続がそれぞれ行われる。
第２の半導体基板１００は、例えば、単結晶のＰ型半導体基板が用いられ、その基板１００にバイポーラＩＣ、ＭＯＳＩＣ等の第２の能動素子が形成される。例えば、図１に示すように、Ｐ型半導体基板に所定形状のフォトマスクを形成し、アンチモン等のＮ型の高濃度不純物を拡散して島状のＮ+型の埋め込みコレクタ領域１０１が形成される。フォトマスクを除去した後、第２の基板１００上にエピタキシャル成長技術によりN-型のエピタキシャル層１０２が形成される。
【００３０】
エピタキシャル層１０２上にアイソレーション拡散領域を露出するマスクを形成し、かかる、アイソレーション拡散領域にボロン等のＰ+型の不純物を拡散してアイソレーション拡散領域１０３が形成される。このアイソレーション拡散領域１０３によりトランジスタの活性領域となるＮ型領域はＰ型の不純物で囲まれる。
【００３１】
エピタキシャル層１０２にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域１０４が形成される。
ベース領域１０４形成後、エピタキシャル層１０２上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域１０４内及びコレクタ領域内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域１０５及びコレクタコンタクト拡散領域１０６が形成される。
【００３２】
第２の半導体基板１００の表面には、ベース領域１０４表面を露出するベースコンタクト孔、エミッタ領域１０５表面を露出するエミッタコンタクト孔及びコレクタコンタクト拡散領域表面を露出するコレクタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜１０７が形成される。
ベースコンタクト孔、エミッタコンタクト孔、コレクタコンタクト孔によって露出されたベース領域１０４、エミッタ領域１０６、コレクタコンタクト領域１０７には、選択的にアルミニウム等の金属材料で蒸着されたベース電極１０７、エミッタ電極１０８、コレクタ電極１０９及び必要に応じてそれら各電極から延在される配線Ａが所定の位置まで配置形成される。本実施形態は、コレクタ電極配線１０９Ａは第１の基板６０の外部接続用電極と接続するために所定の位置まで延在配置されている。
【００３３】
ベース電極１０７、エミッタ電極１０８、及びコレクタ電極１０９にアルミニウムを用いた場合には、第２の基板１００上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１０を形成し、ベース電極１０７、エミッタ電極１０８、コレクタ電極１０９上或いは／及び必要に応じて各電極１０７、１０８、１０９から延在された配線Ａの所定位置上のパッシベーション膜１１０を選択的に除去し、各電極１０７、１０８、１０９或いは／及び配線Ａの表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１１を形成し各電極等の腐食による不具合を防止している。
【００３４】
さらに、第２の基板１００上には、第１の基板６０の能動素子形成領域６１で形成された第１の能動素子の電極と、第１の基板６０から形成される外部接続用電極とを接続するための冗長用のパターン配線１１２が形成される。このパターン配線１１２は、一般的な多層配線技術が用いられ、例えば、アルミニウム等に金属を選択的に蒸着して形成され、その上面にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１３を形成し、パターン配線の所定位置上のパッシベーション膜を選択的に除去し、配線１１２の表面を露出させる。さらに、露出された領域内に、上記したようにクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１４を形成し露出されたパターン配線１１２の腐食による不具合を防止している。
【００３５】
第２の基板１００上に形成された各第１のバリアメタル膜１１１、１１４上には、第１の基板６０と同様に、約３０〜５０μｍの高さを有するバンプ電極１３１が形成される。この接合層１３３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１３１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６３℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１３３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。
【００３６】
第２の基板１００上には、図１からは明らかにされないが、複数のトランジスタ、ダイオード等の素子が形成され所定機能を有したバイポーラＩＣが形成されている。
両基板６０、１００上に形成した各バンプ電極１２１、１３１は、図３に示すように、それぞれ一致させて各バンプ電極１２１、１３１上に形成した接合層１２３、１３３を溶融させて金バンプからなるバンプ電極１２１、１３１を接合材料として用いることなく、両接合層１２３、１３３で接合を行う。
【００３７】
上述したように、両基板６０、１００に形成した各バンプ電極１２１、１３１を一致させ加熱雰囲気中内に配置し、バンプ電極１２１、１３１上に形成した接合層１２３、１３３のみを溶融させて電気的接合を行う。各接合層１２３、１３３と各バンプ電極１２１、１３１との間には、上記したように、第２のバリアメタル膜１２２、１３２が介在されているために溶融した接合層の金属材料とバンプ電極の金（Ａｕ）とが共晶することを防止している。ここで重要なことは、各バンプ電極１２１、１３１は、メッキ直後の組成状態のままで、両バリアメタル１２２、１３２上に形成された接合層１２３、１３３によって、第１の基板６０上に形成された第１の能動素子の電極、および外部接続電極領域に形成された接続電極７７との電気的接合が行われ両基板６０、１００上に形成された第１、第２の能動素子の電気的導通を行うことである。
【００３８】
両半導体基板６０、１００はその間に介在される接着性樹脂によって強固に固着支持される。上記したように、両基板６０、１００上に形成したバンプ電極１２１、１３１を一致するように両基板６０、１００の位置合わせを行い、バンプ電極１２１、１３１、上に形成した接合層を溶融し電気的接合を行い、第１の基板６０上の各電極７５、７６、７７と第２の基板１００上の電極及び配線パターンとの電気的導通が行われる。その後、両基板６０、１００に圧力を加えながら、両基板６０、１００のすき間に液状のエポキシ系の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い樹脂層７８を形成する。
【００３９】
ところで、両基板６０、１００上に形成する各バンプ電極１２１、１３１の高さが低すぎると両基板６０、１００の離間距離、即ち樹脂層７８の膜厚が薄くなり、後述するスリット孔８０を形成したときに、スリット孔８０の先端部分が第２の基板１００の表面まで達し、配線パターン１１２或いは第２の能動素子を切断する可能性があり、両基板６０、１００の離間距離を十分に保つ必要があり各バンプ電極１２１、１３１の高さを考慮する必要がある。
【００４０】
第１の基板６０上に形成された能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａ．．．とは、第１の基板６０の裏面側から形成されたスリット孔８０によって、それぞれ電気的に分離され、個々の領域６１、６３Ａ，６４Ａ．．．が半導体装置の外部接続用電極６２、６３、６４．．．．となる。
例えば、図４に示すような、トランジスタＱとそのトランジスタＱを制御する４入力端子を有する制御回路とからなる等価回路を有する半導体装置の場合、トランジスタＱは第１の基板６０に形成され、制御回路は第２の基板１００に形成される。この時、制御回路は例えば、バイポーラＩＣで構成されるものとする。図３は外部接続用電極となる第１の基板６０の裏面を示すものであり、この等価回路の半導体装置の外部接続用電極は、例えば、図５に示すように配列することができる。トランジスタＱのＶCC（コレクタ端子）用の外部接続電極６２は上段中央部に、出力用の外部接続用電極６３は下段左に配置される。制御回路の３入力用の外部接続用電極６４、６５、６６及びアース用の外部接続用電極６７は残りの位置に配置される。ここで、６５Ａ．．．６７Ａは分離前の電極領域を示す。
【００４１】
さらに、述べると、能動素子形成領域６１の第１の基板６０は半導体装置のＶＣＣ用の外部接続用電極６２、外部接続電極領域６３Ａの第１の基板６０は半導体装置の入力用の外部接続用電極６３、外部接続電極領域６４Ａ．．．の基板６０は半導体装置の入力用の外部接続用電極６４．．．となり、同一の第１の半導体基板６０を用い、且つ、同一平面上に半導体装置の各入出力用の外部接続用電極６２、６３、６４．．．が形成されることになる。
【００４２】
半導体装置の外部接続用電極領域６４Ａ，６３Ａ．．．には、上記したように、高濃度拡散層８１を形成していおり、外部接続用電極６４．．．．．と各電極を接続する配線抵抗によるロスを緩和している。この高濃度拡散層８１は、電極領域６４Ａ，６３Ａ．．．のエピタキシャル層６６の膜厚が比較的薄い場合、上記したように、エミッタ領域７２を形成する拡散工程で形成される。
【００４３】
エピタキシャル層６０の膜厚が比較的厚い場合には、エピタキシャル層６０を形成する前に、電極領域６３Ａ，６４Ａ．．．上にＮ＋型の不純物をデポジションし、その後、エピタキシャル層６０を形成し、さらに熱拡散工程を行い第１の基板６０側から高濃度拡散領域８１を成長させておいた状態にしておけば、エミッタ領域７２を形成するときに高濃度拡散領域８１、８１が接触し、電極領域６３Ａ，６４Ａ．．．内に高濃度拡散層８１を形成することができる。
【００４４】
各外部接続用電極６２、６３、６４．．．．を電気的に分離するスリット孔８０は、上記のように、第１の半導体基板６０の裏面側から樹脂層７８まで達するように形成され、例えば、イオンビーム、レーザ等を照射する光学的方法、ドライエッチング、ウエットエッチングによる化学的方法、或いはダイシング装置によるダイシングブレードを用いた機械的方法等により形成される。上記のいずれの方法によってもスリット孔８０を形成することはできる。
【００４５】
ここで重要なことは、スリット孔８０の深さが浅くなると各外部接続用電極６２、６３、６４．．．の電気分離が十分に行なわれず短絡不良となる不具合が生じるため、各外部接続用電極６２、６３、６４．．．．が完全に電気的に分離するように、スリット孔８０の先端部（底部）は樹脂層７８内に約２μ〜６μ程度入るように形成される。スリット孔８０によって各外部接続用電極６２、６３、６４．．．は完全に分離区画されるが、樹脂層７８によって同一平面に支持固定される。また、各外部接続用電極６２、６３、６４．．．．となる第１の基板６０表面には、半田メッキ等のメッキ層が形成され、実装基板上に形成された導電パターンとの半田接続を良好にする。
【００４６】
スリット孔８０内にはエポキシ樹脂等の熱硬化性樹脂が充填され絶縁樹脂層９５が形成される。この樹脂層９５は分離された各外部接続用電極６２、６３、６４．．．の電気的分離を確実に行う。また、この樹脂層９５をスリット孔８０に充填することにより、各外部接続用電極６２、６３、６４．．．間の接着強度が向上し、ストレス等の外部応力に対する悪影響を予防することができる。スリット孔８０の幅は数十μと非常に小さいので含浸性の熱硬化性の樹脂を用いることで容易にスリット孔８０内に充填することができる。
【００４７】
スリット孔８０によって電気的に個々に分離された各外部接続用電極６２、６３、６４．．．のエッヂ部分はテーパー部９１が形成されている。このテーパー部９１は、実装基板上に本発明の半導体装置を実装したときに、図６に示すように、各外部接続用電極６２、６３、６４．．．と実装基板上に形成されたパッド（ランド）とを半田接合部分の半田フィレット形状を最適化にし、例えば、熱収縮等による半田接合部分の外部応力に対する強度を向上させるために形成されるものである。
【００４８】
テーパー部９１及び絶縁樹脂層９５は以下の様に形成される。図７に示すように、各外部接続用電極６２、６３、６４を分離形成するスリット孔８０を形成する。スリット孔８０を形成した後、基板６０表面上に含浸性の熱硬化性樹脂を塗布しスリット孔８０内に含浸材の絶縁樹脂層９５を充填する。この時、スリット孔８０内に確実に含浸材を充填するために基板表面上にも塗布された含浸材が残存し、熱処理後も薄膜状態で残存する。
【００４９】
次に、図８に示すように、第１の基板６０表面をバックグライダ等の研磨装置を用いて第１の基板６０表面に残存した含浸材を研磨除去し、その基板６０表面を露出させる。その後、図９に示すように、半導体基板６０にスリット孔８０が形成される領域に、ダイシング装置を用いて台形状のダイシングブレードで基板６０を所定の深さでダイシング処理（基板６０の表面を削る）を行う。このダイシング処理工程でテーパー部９１を有した凹部９２が基板６０に形成される。テーパー部９１の角度はダイシングブレードの形状によって決定され、半田接合部分の大きさ、半田量によって任意に設定することができる。
【００５０】
第１の基板６０に凹部９２を形成した後、図１０に示すように、第１の基板６０の表面に半田等の金属のメッキ層９３を形成する。メッキ層９３はスリット孔８０内に充填された樹脂層９５表面以外の基板６０全面に形成されるために凹部９２のテーパー部９１の表面上にも形成される。従って、この実施形態では、メッキ処理工程を挟んで２種類のダイシング工程が行われることになる。
【００５１】
上記したように、凹部９２形成後、スリット孔８０を形成することにより、凹部９２のテーパー部９１が残存し、各外部接続用電極６２、６３、６４．．．のエッヂ部分をテーパーすることができる。また、凹部９２を形成した後、メッキ層９３を形成し、スリット孔８０を形成するとテーパー部９１にも同一のメッキ処理工程でメッキ層を形成することができる。
【００５２】
第１の半導体基板６０にスリット孔８０を設けて、各外部接続用電極６２、６３、６４を電気的に分離形成した半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば実装基板のパッド上に半導体装置を固着実装することができる。
【００５３】
この際、上記したように、各外部接続用電極６２、６３、６４．．．のエッヂ部分にテーパー部９１が形成されていることにより、実装基板の導電パッド（ランド）との半田接合部分の半田フィレットを最適化することができ半田接合部分の接合強度が向上し接続信頼性を向上させる事ができる。この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。
【００５４】
また、本発明の半導体装置を実装基板上に実装した時、各外部接続用電極６２、６３、６４はスリット孔８０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極６２、６３、６４を短絡させることはない。
実装基板上に半導体装置を実装し、図１１に示すような、熱応力によるストレスが加わった場合、その応力によるストレスはバンプ電極１２１、１３１の接合部分にも影響を与える。しかし、本発明の半導体装置では、上記ストレスが接合部分に加わったとしても、接合自体は接合層１２３、１３３で行われており、金（Ａｕ）からなるバンプ電極１２１、１３１はメッキ直後の組成のままの状態が保たれているために、上記ストレスがバンプ電極１２１、１３１によって吸収され、第１のバリアメタル７９、１１１とバンプ電極との接合面、或いは、電極７５，７６，７７，１０７，１０９Ａとの接合面で生じるクラック等の発生を抑制することができる。
【００５５】
ところで、図１２に示すように、本実施形態の半導体装置で、例えば、従来例で説明した半導体装置とほぼ同じ機能をもつ能動素子能動素子形成領域６１を０．５mm×０．５mmサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３mm×０．２mmサイズとし、スリット孔８０の幅を０．１mmとする半導体装置では有効面積率は次のようになる。即ち、素子面積が０．２５mmであり、実装面積となる半導体装置の面積が１．２８mmとなることから、有効面積率は約１９．５３％となる。
【００５６】
従来例で説明した０．４０mm×０．４０mmのチップサイズを有する半導体装置の有効面積率は上記したように６．２５％であることから、本発明の半導体装置では有効面積率で約３．１２倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００５７】
上述したように、第１の能動素子が形成された第１の半導体基板６０と、第２の能動素子が形成された第２の半導体基板１００とを一体化し、第１の能動素子と第２の能動素子とを電気的に接続し、且つ第１、第２の能動素子の外部接続電極は複数に電気的に分離分割された第１の半導体基板６０を用いることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、トランジスタ等の第１の能動素子とバイポーラＩＣ等の第２の能動素子を複合化した高機能化された半導体装置を提供することができる。
【００５８】
また、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
さらに、本発明では、第１、第２の半導体基板６０、１００を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板６０、１００が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板６０、１００の歪による悪影響を抑制することができる。
【００５９】
さらに、各接続電極を接合している接合部分は、バンプ電極１２１、１３１上に形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。
本実施形態では、第１の基板６０の能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを能動素子形成領域６１に形成することができることは説明するまでもない。また、第２の基板１００上にＭＯＳＩＣ、ＢｉＣＭＯＳ等のデバイスを形成してもよい。
【００６０】
【発明の効果】
以上に詳述したように、本発明によれば、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、各接続電極を接合している接合部分は、各バンプ電極上にバリアメタルを介して形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。
【００６１】
また、本発明では、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
さらに、本発明では、第１、第２の半導体基板を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板の歪による悪影響を抑制することができ信頼性が低下することはない。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す断面図。
【図２】バンプ電極を示す断面図。
【図３】バンプ電極の接合部分を示す断面図。
【図４】本発明の半導体装置の裏面を示す図。
【図５】本発明の半導体装置を示す断面図。
【図６】本発明の半導体装置を示す断面図。
【図７】本発明の半導体装置を示す断面図。
【図８】本発明の半導体装置を示す断面図。
【図９】本発明の半導体装置を示す断面図。
【図１０】本発明の半導体装置を示す断面図。
【図１１】応力によるバンプ電極の変形を示す断面図。
【図１２】本発明の半導体装置を示す断面図。
【図１３】従来の半導体装置を示す断面図。
【図１４】一般的なトランジスタの断面図。
【図１５】従来の半導体装置を配線基板上に実装した断面図。
【図１６】従来の半導体装置の平面図。
【図１７】従来の半導体装置の平面図。
【図１８】従来の半導体装置を示す図。
【図１９】従来の半導体装置を示す図。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させ、高機能化した半導体装置に関する。
【０００２】
【従来の技術】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図１３に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
【０００３】
シリコン基板１１に形成されるトランジスタ素子は、図１４に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。
【０００４】
上記のように、トランジスタ素子が形成されたシリコン基板１は、図１３に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
【０００５】
【発明が解決しようとする課題】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
図１４は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
【０００６】
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００７】
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００８】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格のＳＣ７５Ａ外形に搭載される半導体チップの最大サイズは、図１５に示すように、０．４０mm×０．４０mmが最小である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６mm×１．６mmとなる。この半導体装置のチップ面積は０．１６mmで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６mmであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００９】
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であっても同様に問題となる。
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【００１０】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図１７にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
【００１１】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。
有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にするこが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。
【００１２】
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程という工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
【００１３】
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７フェイスダウンボンディングする技術が知られている（図１８参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１４】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１９参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
【００１５】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
【００１６】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。
さらに、従来ではトランジスタと例えばバイポーラＩＣ、ＭＯＳＩＣ等の能動素子を実装基板上で接続する場合には、樹脂モールドされたトランジスタとバイポーラＩＣを個々に実装しなければならず、上述したように実装基板の実装面積率を低下させる。
【００１７】
本発明は、上述した事情に鑑みて成されたものであり、本発明は、半導体チップと接続されるリード端子、及びモールド樹脂を必要とせず、半導体チップ面積と実装基板上に実装する実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくし、高機能、且つ接続信頼性に優れた半導体装置を提供する。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために以下の構成を採用した。
即ち、第１に本発明の半導体装置は、半導体基板の所定領域に能動素子が形成され、前記能動素子の電極パッドと接続される外部接続用電極は、前記基板から分離、若しくは、他の半導体基板から形成されたブロック片であり、前記ブロック片と前記能動素子は配線基板、若しくは、他の能動素子形成した半導体基板を介し、或いは、直接的に接合され、前記ブロック片、及び前記ブロック片と接合される前記能動素子の前記電極パッド、若しくは、前記配線基板或いは他の半導体基板上に形成された回路パターン上には、それぞれバンプ電極が形成され、前記各バンプ電極表面にはバリアメタル膜、接合金属が積層形成され、前記バリアメタル膜上に形成された前記接合金属で接合されたことを特徴としている。
【００１９】
ここで、前記バンプ電極は金バンプであることを特徴としている。
ここで、前記能動素子はトランジスタ、パワーＭＯＳＦＥＴ、バイポーラＩＣ或いはＭＯＳＬＳＩであることを特徴としている。
上述したように、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、バンプ電極表面に形成されたバリアメタル膜上の接合金属で接合するので熱応力等によるストレスがバンプ電極によって吸収することができる。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置の実施形態について説明する。
本発明の半導体装置は、図１に示すように、第１の半導体基板６０と、能動素子が形成される能動素子形成領域６１と、能動素子形成領域６１に形成された第１の能動素子の一の電極であり、外部接続するための一の外部接続用電極６２と、能動素子形成領域６１と電気的に分離され第１の基板６０の一部分を少なくとも能動素子の他の電極の外部電極とする複数のブロック片（以下、外部接続用電極６３、６４．．．という。）と、第１の基板６０と対向配置された第２の半導体基板１００と、第２の基板１００に形成された第２の能動素子と、第１、第２の基板６０、１００及び外部接続用電極６３、６４．．．上に形成されたバンプ電極１２１、１３１とをから構成されている。
【００２１】
第１の半導体基板６０は、例えば、Ｎ+型の単結晶シリコン基板が用いられ、その第１の基板６０上にエピタキシャル成長技術によりN-型のエピタキシャル層６６が形成される。第１の半導体基板６０の所定領域はパワーＭＯＳ、トランジスタ等の第１の能動素子が形成される能動素子形成領域６１と少なくとも第１の能動素子の電極接続される複数の外部接続用電極６３、６４．．．となる外部接続電極領域６３Ａ，６４Ａ．．．とが設けられている。
【００２２】
この能動素子形成領域６１に上記した第１の能動素子が形成される。ここでは、N-型のエピタキシャル層をコレクタ領域６６Ａとしたトランジスタが形成される。能動素子形成領域６１上にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域７１が形成される。
【００２３】
ベース領域７１形成後、能動素子形成領域６１上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域７２が形成される。このエミッタ領域７２を形成する際に、ベース領域７１を囲むリング状のガードリング用のＮ+型の拡散領域７３を形成しておく場合もある。さらに、Ｎ+型のエミッタ領域７２を形成する際、Ｎ+型の拡散は外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも行われ、電極領域６３Ａ、６４Ａ．．．に高濃度拡散層８１が形成される。
【００２４】
第１の半導体基板６０の表面には、ベース領域７１表面を露出するベースコンタクト孔及びエミッタ領域７２表面を露出するエミッタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７４が形成される。ガードリング用の拡散領域７３を形成した場合には、かかる、拡散領域７３表面を露出するガードリングコンタクト孔が形成される。この絶縁膜７４は、外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも形成され、電極領域６３Ａ，６４Ａ．．．の表面を露出する外部接続用コンタクト孔が形成されている。
【００２５】
ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上には、選択的にアルミニウム等の金属材料で蒸着されたベース電極７５、エミッタ電極７６、接続用電極７７が形成される。
【００２６】
ベース電極７５、エミッタ電極７６、及び接続用電極７７にアルミニウムを用いた場合には、基板６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜７４Ａを形成し、ベース電極７５、エミッタ電極７６、接続用電極７７上のパッシベーション膜７４Ａを選択的に除去し、各電極７５、７６、７７の表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し第１のバリアメタル膜７９を形成し各電極７５、７６、７７の腐食による不具合を防止する。
【００２７】
図２は、図１で示された各バンプ電極１２１、１３１が形成された領域部分を示す拡大断面図であり、上記各電極７５、７６、７７の第１のバリアメタル膜７９上には、約３０〜５０μｍの高さを有するバンプ電極１２１が形成される。このバンプ電極１２１は金メッキ処理により形成され、そのバンプ電極１２１表面上には、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し数千オングストロームの第２のバリアメタル膜１２２が形成される。
【００２８】
さらに、この第２のバリアメタル１２２上には後述する他の基板と電気的に接合を行うために、接合用の金属を蒸着し接合層１２３が形成される。この接合層１２３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１２１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６３℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１２３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。
【００２９】
一方、第２の基板１００上には、第２の能動素子及び配線パターンが形成されており、この配線パターンによって、トランジスタのベース電極７５、或いはエミッタ電極７６と所定の外部接続電極領域６３Ａ，６４Ａ．．．との電気的が接続がそれぞれ行われる。
第２の半導体基板１００は、例えば、単結晶のＰ型半導体基板が用いられ、その基板１００にバイポーラＩＣ、ＭＯＳＩＣ等の第２の能動素子が形成される。例えば、図１に示すように、Ｐ型半導体基板に所定形状のフォトマスクを形成し、アンチモン等のＮ型の高濃度不純物を拡散して島状のＮ+型の埋め込みコレクタ領域１０１が形成される。フォトマスクを除去した後、第２の基板１００上にエピタキシャル成長技術によりN-型のエピタキシャル層１０２が形成される。
【００３０】
エピタキシャル層１０２上にアイソレーション拡散領域を露出するマスクを形成し、かかる、アイソレーション拡散領域にボロン等のＰ+型の不純物を拡散してアイソレーション拡散領域１０３が形成される。このアイソレーション拡散領域１０３によりトランジスタの活性領域となるＮ型領域はＰ型の不純物で囲まれる。
【００３１】
エピタキシャル層１０２にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域１０４が形成される。
ベース領域１０４形成後、エピタキシャル層１０２上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域１０４内及びコレクタ領域内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域１０５及びコレクタコンタクト拡散領域１０６が形成される。
【００３２】
第２の半導体基板１００の表面には、ベース領域１０４表面を露出するベースコンタクト孔、エミッタ領域１０５表面を露出するエミッタコンタクト孔及びコレクタコンタクト拡散領域表面を露出するコレクタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜１０７が形成される。
ベースコンタクト孔、エミッタコンタクト孔、コレクタコンタクト孔によって露出されたベース領域１０４、エミッタ領域１０６、コレクタコンタクト領域１０７には、選択的にアルミニウム等の金属材料で蒸着されたベース電極１０７、エミッタ電極１０８、コレクタ電極１０９及び必要に応じてそれら各電極から延在される配線Ａが所定の位置まで配置形成される。本実施形態は、コレクタ電極配線１０９Ａは第１の基板６０の外部接続用電極と接続するために所定の位置まで延在配置されている。
【００３３】
ベース電極１０７、エミッタ電極１０８、及びコレクタ電極１０９にアルミニウムを用いた場合には、第２の基板１００上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１０を形成し、ベース電極１０７、エミッタ電極１０８、コレクタ電極１０９上或いは／及び必要に応じて各電極１０７、１０８、１０９から延在された配線Ａの所定位置上のパッシベーション膜１１０を選択的に除去し、各電極１０７、１０８、１０９或いは／及び配線Ａの表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１１を形成し各電極等の腐食による不具合を防止している。
【００３４】
さらに、第２の基板１００上には、第１の基板６０の能動素子形成領域６１で形成された第１の能動素子の電極と、第１の基板６０から形成される外部接続用電極とを接続するための冗長用のパターン配線１１２が形成される。このパターン配線１１２は、一般的な多層配線技術が用いられ、例えば、アルミニウム等に金属を選択的に蒸着して形成され、その上面にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１３を形成し、パターン配線の所定位置上のパッシベーション膜を選択的に除去し、配線１１２の表面を露出させる。さらに、露出された領域内に、上記したようにクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１４を形成し露出されたパターン配線１１２の腐食による不具合を防止している。
【００３５】
第２の基板１００上に形成された各第１のバリアメタル膜１１１、１１４上には、第１の基板６０と同様に、約３０〜５０μｍの高さを有するバンプ電極１３１が形成される。この接合層１３３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１３１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６３℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１３３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。
【００３６】
第２の基板１００上には、図１からは明らかにされないが、複数のトランジスタ、ダイオード等の素子が形成され所定機能を有したバイポーラＩＣが形成されている。
両基板６０、１００上に形成した各バンプ電極１２１、１３１は、図３に示すように、それぞれ一致させて各バンプ電極１２１、１３１上に形成した接合層１２３、１３３を溶融させて金バンプからなるバンプ電極１２１、１３１を接合材料として用いることなく、両接合層１２３、１３３で接合を行う。
【００３７】
上述したように、両基板６０、１００に形成した各バンプ電極１２１、１３１を一致させ加熱雰囲気中内に配置し、バンプ電極１２１、１３１上に形成した接合層１２３、１３３のみを溶融させて電気的接合を行う。各接合層１２３、１３３と各バンプ電極１２１、１３１との間には、上記したように、第２のバリアメタル膜１２２、１３２が介在されているために溶融した接合層の金属材料とバンプ電極の金（Ａｕ）とが共晶することを防止している。ここで重要なことは、各バンプ電極１２１、１３１は、メッキ直後の組成状態のままで、両バリアメタル１２２、１３２上に形成された接合層１２３、１３３によって、第１の基板６０上に形成された第１の能動素子の電極、および外部接続電極領域に形成された接続電極７７との電気的接合が行われ両基板６０、１００上に形成された第１、第２の能動素子の電気的導通を行うことである。
【００３８】
両半導体基板６０、１００はその間に介在される接着性樹脂によって強固に固着支持される。上記したように、両基板６０、１００上に形成したバンプ電極１２１、１３１を一致するように両基板６０、１００の位置合わせを行い、バンプ電極１２１、１３１、上に形成した接合層を溶融し電気的接合を行い、第１の基板６０上の各電極７５、７６、７７と第２の基板１００上の電極及び配線パターンとの電気的導通が行われる。その後、両基板６０、１００に圧力を加えながら、両基板６０、１００のすき間に液状のエポキシ系の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い樹脂層７８を形成する。
【００３９】
ところで、両基板６０、１００上に形成する各バンプ電極１２１、１３１の高さが低すぎると両基板６０、１００の離間距離、即ち樹脂層７８の膜厚が薄くなり、後述するスリット孔８０を形成したときに、スリット孔８０の先端部分が第２の基板１００の表面まで達し、配線パターン１１２或いは第２の能動素子を切断する可能性があり、両基板６０、１００の離間距離を十分に保つ必要があり各バンプ電極１２１、１３１の高さを考慮する必要がある。
【００４０】
第１の基板６０上に形成された能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａ．．．とは、第１の基板６０の裏面側から形成されたスリット孔８０によって、それぞれ電気的に分離され、個々の領域６１、６３Ａ，６４Ａ．．．が半導体装置の外部接続用電極６２、６３、６４．．．．となる。
例えば、図４に示すような、トランジスタＱとそのトランジスタＱを制御する４入力端子を有する制御回路とからなる等価回路を有する半導体装置の場合、トランジスタＱは第１の基板６０に形成され、制御回路は第２の基板１００に形成される。この時、制御回路は例えば、バイポーラＩＣで構成されるものとする。図３は外部接続用電極となる第１の基板６０の裏面を示すものであり、この等価回路の半導体装置の外部接続用電極は、例えば、図５に示すように配列することができる。トランジスタＱのＶCC（コレクタ端子）用の外部接続電極６２は上段中央部に、出力用の外部接続用電極６３は下段左に配置される。制御回路の３入力用の外部接続用電極６４、６５、６６及びアース用の外部接続用電極６７は残りの位置に配置される。ここで、６５Ａ．．．６７Ａは分離前の電極領域を示す。
【００４１】
さらに、述べると、能動素子形成領域６１の第１の基板６０は半導体装置のＶＣＣ用の外部接続用電極６２、外部接続電極領域６３Ａの第１の基板６０は半導体装置の入力用の外部接続用電極６３、外部接続電極領域６４Ａ．．．の基板６０は半導体装置の入力用の外部接続用電極６４．．．となり、同一の第１の半導体基板６０を用い、且つ、同一平面上に半導体装置の各入出力用の外部接続用電極６２、６３、６４．．．が形成されることになる。
【００４２】
半導体装置の外部接続用電極領域６４Ａ，６３Ａ．．．には、上記したように、高濃度拡散層８１を形成していおり、外部接続用電極６４．．．．．と各電極を接続する配線抵抗によるロスを緩和している。この高濃度拡散層８１は、電極領域６４Ａ，６３Ａ．．．のエピタキシャル層６６の膜厚が比較的薄い場合、上記したように、エミッタ領域７２を形成する拡散工程で形成される。
【００４３】
エピタキシャル層６０の膜厚が比較的厚い場合には、エピタキシャル層６０を形成する前に、電極領域６３Ａ，６４Ａ．．．上にＮ＋型の不純物をデポジションし、その後、エピタキシャル層６０を形成し、さらに熱拡散工程を行い第１の基板６０側から高濃度拡散領域８１を成長させておいた状態にしておけば、エミッタ領域７２を形成するときに高濃度拡散領域８１、８１が接触し、電極領域６３Ａ，６４Ａ．．．内に高濃度拡散層８１を形成することができる。
【００４４】
各外部接続用電極６２、６３、６４．．．．を電気的に分離するスリット孔８０は、上記のように、第１の半導体基板６０の裏面側から樹脂層７８まで達するように形成され、例えば、イオンビーム、レーザ等を照射する光学的方法、ドライエッチング、ウエットエッチングによる化学的方法、或いはダイシング装置によるダイシングブレードを用いた機械的方法等により形成される。上記のいずれの方法によってもスリット孔８０を形成することはできる。
【００４５】
ここで重要なことは、スリット孔８０の深さが浅くなると各外部接続用電極６２、６３、６４．．．の電気分離が十分に行なわれず短絡不良となる不具合が生じるため、各外部接続用電極６２、６３、６４．．．．が完全に電気的に分離するように、スリット孔８０の先端部（底部）は樹脂層７８内に約２μ〜６μ程度入るように形成される。スリット孔８０によって各外部接続用電極６２、６３、６４．．．は完全に分離区画されるが、樹脂層７８によって同一平面に支持固定される。また、各外部接続用電極６２、６３、６４．．．．となる第１の基板６０表面には、半田メッキ等のメッキ層が形成され、実装基板上に形成された導電パターンとの半田接続を良好にする。
【００４６】
スリット孔８０内にはエポキシ樹脂等の熱硬化性樹脂が充填され絶縁樹脂層９５が形成される。この樹脂層９５は分離された各外部接続用電極６２、６３、６４．．．の電気的分離を確実に行う。また、この樹脂層９５をスリット孔８０に充填することにより、各外部接続用電極６２、６３、６４．．．間の接着強度が向上し、ストレス等の外部応力に対する悪影響を予防することができる。スリット孔８０の幅は数十μと非常に小さいので含浸性の熱硬化性の樹脂を用いることで容易にスリット孔８０内に充填することができる。
【００４７】
スリット孔８０によって電気的に個々に分離された各外部接続用電極６２、６３、６４．．．のエッヂ部分はテーパー部９１が形成されている。このテーパー部９１は、実装基板上に本発明の半導体装置を実装したときに、図６に示すように、各外部接続用電極６２、６３、６４．．．と実装基板上に形成されたパッド（ランド）とを半田接合部分の半田フィレット形状を最適化にし、例えば、熱収縮等による半田接合部分の外部応力に対する強度を向上させるために形成されるものである。
【００４８】
テーパー部９１及び絶縁樹脂層９５は以下の様に形成される。図７に示すように、各外部接続用電極６２、６３、６４を分離形成するスリット孔８０を形成する。スリット孔８０を形成した後、基板６０表面上に含浸性の熱硬化性樹脂を塗布しスリット孔８０内に含浸材の絶縁樹脂層９５を充填する。この時、スリット孔８０内に確実に含浸材を充填するために基板表面上にも塗布された含浸材が残存し、熱処理後も薄膜状態で残存する。
【００４９】
次に、図８に示すように、第１の基板６０表面をバックグライダ等の研磨装置を用いて第１の基板６０表面に残存した含浸材を研磨除去し、その基板６０表面を露出させる。その後、図９に示すように、半導体基板６０にスリット孔８０が形成される領域に、ダイシング装置を用いて台形状のダイシングブレードで基板６０を所定の深さでダイシング処理（基板６０の表面を削る）を行う。このダイシング処理工程でテーパー部９１を有した凹部９２が基板６０に形成される。テーパー部９１の角度はダイシングブレードの形状によって決定され、半田接合部分の大きさ、半田量によって任意に設定することができる。
【００５０】
第１の基板６０に凹部９２を形成した後、図１０に示すように、第１の基板６０の表面に半田等の金属のメッキ層９３を形成する。メッキ層９３はスリット孔８０内に充填された樹脂層９５表面以外の基板６０全面に形成されるために凹部９２のテーパー部９１の表面上にも形成される。従って、この実施形態では、メッキ処理工程を挟んで２種類のダイシング工程が行われることになる。
【００５１】
上記したように、凹部９２形成後、スリット孔８０を形成することにより、凹部９２のテーパー部９１が残存し、各外部接続用電極６２、６３、６４．．．のエッヂ部分をテーパーすることができる。また、凹部９２を形成した後、メッキ層９３を形成し、スリット孔８０を形成するとテーパー部９１にも同一のメッキ処理工程でメッキ層を形成することができる。
【００５２】
第１の半導体基板６０にスリット孔８０を設けて、各外部接続用電極６２、６３、６４を電気的に分離形成した半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば実装基板のパッド上に半導体装置を固着実装することができる。
【００５３】
この際、上記したように、各外部接続用電極６２、６３、６４．．．のエッヂ部分にテーパー部９１が形成されていることにより、実装基板の導電パッド（ランド）との半田接合部分の半田フィレットを最適化することができ半田接合部分の接合強度が向上し接続信頼性を向上させる事ができる。この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。
【００５４】
また、本発明の半導体装置を実装基板上に実装した時、各外部接続用電極６２、６３、６４はスリット孔８０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極６２、６３、６４を短絡させることはない。
実装基板上に半導体装置を実装し、図１１に示すような、熱応力によるストレスが加わった場合、その応力によるストレスはバンプ電極１２１、１３１の接合部分にも影響を与える。しかし、本発明の半導体装置では、上記ストレスが接合部分に加わったとしても、接合自体は接合層１２３、１３３で行われており、金（Ａｕ）からなるバンプ電極１２１、１３１はメッキ直後の組成のままの状態が保たれているために、上記ストレスがバンプ電極１２１、１３１によって吸収され、第１のバリアメタル７９、１１１とバンプ電極との接合面、或いは、電極７５，７６，７７，１０７，１０９Ａとの接合面で生じるクラック等の発生を抑制することができる。
【００５５】
ところで、図１２に示すように、本実施形態の半導体装置で、例えば、従来例で説明した半導体装置とほぼ同じ機能をもつ能動素子能動素子形成領域６１を０．５mm×０．５mmサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３mm×０．２mmサイズとし、スリット孔８０の幅を０．１mmとする半導体装置では有効面積率は次のようになる。即ち、素子面積が０．２５mmであり、実装面積となる半導体装置の面積が１．２８mmとなることから、有効面積率は約１９．５３％となる。
【００５６】
従来例で説明した０．４０mm×０．４０mmのチップサイズを有する半導体装置の有効面積率は上記したように６．２５％であることから、本発明の半導体装置では有効面積率で約３．１２倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００５７】
上述したように、第１の能動素子が形成された第１の半導体基板６０と、第２の能動素子が形成された第２の半導体基板１００とを一体化し、第１の能動素子と第２の能動素子とを電気的に接続し、且つ第１、第２の能動素子の外部接続電極は複数に電気的に分離分割された第１の半導体基板６０を用いることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、トランジスタ等の第１の能動素子とバイポーラＩＣ等の第２の能動素子を複合化した高機能化された半導体装置を提供することができる。
【００５８】
また、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
さらに、本発明では、第１、第２の半導体基板６０、１００を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板６０、１００が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板６０、１００の歪による悪影響を抑制することができる。
【００５９】
さらに、各接続電極を接合している接合部分は、バンプ電極１２１、１３１上に形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。
本実施形態では、第１の基板６０の能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを能動素子形成領域６１に形成することができることは説明するまでもない。また、第２の基板１００上にＭＯＳＩＣ、ＢｉＣＭＯＳ等のデバイスを形成してもよい。
【００６０】
【発明の効果】
以上に詳述したように、本発明によれば、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、各接続電極を接合している接合部分は、各バンプ電極上にバリアメタルを介して形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。
【００６１】
また、本発明では、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
さらに、本発明では、第１、第２の半導体基板を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板の歪による悪影響を抑制することができ信頼性が低下することはない。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す断面図。
【図２】バンプ電極を示す断面図。
【図３】バンプ電極の接合部分を示す断面図。
【図４】本発明の半導体装置の裏面を示す図。
【図５】本発明の半導体装置を示す断面図。
【図６】本発明の半導体装置を示す断面図。
【図７】本発明の半導体装置を示す断面図。
【図８】本発明の半導体装置を示す断面図。
【図９】本発明の半導体装置を示す断面図。
【図１０】本発明の半導体装置を示す断面図。
【図１１】応力によるバンプ電極の変形を示す断面図。
【図１２】本発明の半導体装置を示す断面図。
【図１３】従来の半導体装置を示す断面図。
【図１４】一般的なトランジスタの断面図。
【図１５】従来の半導体装置を配線基板上に実装した断面図。
【図１６】従来の半導体装置の平面図。
【図１７】従来の半導体装置の平面図。
【図１８】従来の半導体装置を示す図。
【図１９】従来の半導体装置を示す図。
Claims (2)
- 第１の能動素子が表面に形成され、前記第１の能動素子の上層に形成されたパッシベーション膜の開口部から露出し、前記第１の能動素子と電気的に接続された複数の第１の電極とを有する第１の半導体基板と、
第２の能動素子が表面に形成され、前記第２の能動素子の上層に形成されたパッシベーション膜の開口部から露出し、前記第２の能動素子と電気的に接続された複数の第２の電極とを有する第２の半導体基板とを有し、
前記第１の半導体基板の表面と前記第２の半導体基板の表面が対向配置された半導体装置に於いて、
前記第１の半導体基板は、前記第１の能動素子と絶縁分離されたブロック片を有し、
前記第２の半導体基板の表面上には、前記第２の能動素子と絶縁分離して、前記ブロック片上まで延在するパターン配線が形成されており、
前記第１の電極は、前記第２の電極及び前記パターン配線と、バリアメタル層およびバンプ電極を有する接続手段により接続され、
前記接続手段の保護のために、前記第１の半導体基板と前記第２の半導体基板の間には樹脂層が設けられ、
前記第１の電極は、前記第２の電極及び前記パターン配線を介して、前記ブロック片と電気的に接続され、
前記半導体装置の外部接続は、前記ブロック片の裏面で実現し、金属細線を省略した事を特徴とした半導体装置。 - 前記第１の能動素子は、トランジスタであり、前記トランジスタの制御回路は、前記第２の半導体基板に形成される請求項１に記載の半導体装置。
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