WO2006057360A1 - 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 - Google Patents

半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 Download PDF

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Yoshimichi Sogawa
Takao Yamazaki
Nobuaki Takahashi
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Nec Corporation
Nec Electronics Corporation
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    • H05K3/24—Reinforcing the conductive pattern
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a semiconductor device connected to a wiring board by solder bumps and a method for manufacturing the same
  • the present invention relates to a wiring board to which a semiconductor device is connected by solder bumps, a manufacturing method thereof, a semiconductor package including at least one of the semiconductor device and the wiring board, and an electronic device including the semiconductor package.
  • FCB Flip Chip Bonding
  • FCB when FCB is performed using solder bumps, solder diffusion is prevented in order to prevent the solder from diffusing into the semiconductor chip and the wiring board and to improve the wettability of the solder bumps to the pads.
  • Barrier metal with excellent heat resistance and wettability is provided on the surface of the pad, that is, the surface where the solder bump contacts.
  • a method of connecting the to the mounting substrate is widely used.
  • cracks are generated in the connection part by the solder bump due to thermal stress and impact at the time of dropping, and this causes a connection failure.
  • the breakage tends to occur at the joint interface between the solder bump and the barrier metal. This phenomenon is also a major problem as the bonding interface area decreases due to the miniaturization of solder bumps.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-228455
  • Patent Document 2 Japanese Patent Laid-Open No. 11-254185
  • FIG. 21 is a cross-sectional view showing a connection portion of the semiconductor package disclosed in Patent Document 1.
  • a metal pad 102 formed on the lower surface of a tape 101 on which a semiconductor chip (not shown) is mounted, and a wiring board
  • One solder ball 105 is provided for each connection portion between the metal pad 104 formed on the upper surface of 103.
  • the solder ball 105 is provided with a sphere 106 having a diameter of 200 to 800 ⁇ m, which is also a heat-resistant silicon rubber, and the entire surface of the sphere 106 is made of Au, Ag, Cu, Pd, Ni or the like.
  • An adhesive metal shell 107 having a thickness of 1 to 5 ⁇ m is provided, and a solder metal shell 108 having a thickness of 5 to 20 m is provided on the entire outer surface of the adhesive metal shell 107 with a soldering force. ing.
  • a solder paste 109 is provided between the metal pad 102 and the solder ball 105, and between the metal pad 104 and the solder ball 105.
  • a resin ball having an extremely small diameter is provided in the solder paste 109.
  • a large number of 110 are distributed.
  • the stress applied to the connection portion between the tape 101 and the wiring board 102 is absorbed by the deformation of the sphere 106 having heat-resistant silicon rubber force, and the solder ball 105 is cracked. That it can be prevented from being destroyed or destroyed It is listed.
  • FIG. 22 is a cross-sectional view showing the flex bonding material disclosed in Patent Document 2.
  • Patent Document 2 contains a heat-resistant resin powder 112 having a diameter of 3 to 30 m in a spherical solder 111 having a diameter of 0.05 to 1.5 mm.
  • a flex bonding material 113 is disclosed.
  • the flex bonding material 113 when an electronic component is connected to a circuit board, the flex bonding material 113 is used in place of the conventional solder Bonole, and the elasticity of the heat-resistant resin powder 112 allows the circuit board and the electronic component to be connected. It is described that it can absorb the thermal stress generated during the period.
  • Patent Document 3 Japanese Patent Laid-Open No. 11-54672
  • Patent Document 4 Japanese Patent Laid-Open No. 2004-51755
  • FIG. 23 is a cross-sectional view showing the electronic component disclosed in Patent Document 3.
  • Patent Document 3 discloses a technique for forming a terminal to which a solder bump is connected using conductive grease. That is, the electronic component 121 is provided with a sub-substrate 122, and an electrode 123 is formed on the upper surface of the sub-substrate 122.
  • a flip chip 125 is connected to the electrode 123 via a bump 124, and the bump 124 is sealed with a band 126.
  • a through hole 127 is formed in a part of the sub-substrate 122 immediately below the electrode 123, and a conductive resin layer 128 is provided inside the through hole 127.
  • a metal plating layer 129 is provided on the lower surface of the conductive resin layer 128, and solder bumps 130 are connected to the metal plating layer 129.
  • the solder bumps 130 are for mounting the sub board 122 on a main board (not shown).
  • the conductive substrate 128 is interposed between the electrode 123 and the solder bump 130 so that when the sub-substrate 122 is mounted on the main substrate and subjected to a heat cycle, the sub-substrate 122 is provided. It is described that the displacement of the solder bump 130 can be prevented because the displacement due to the thermal stress generated between the solder bump 130 and the main substrate can be absorbed by the elastic deformation of the conductive resin layer 128.
  • FIG. 24 is a cross-sectional view showing a conductive bump disclosed in Patent Document 4.
  • a conductive band provided on the electrode 132 of the electronic component 131 is used.
  • No. 133 discloses a technique in which a conductive filler 135 is contained in a matrix composed of rubber-like cocoon resin 134.
  • the conductive bump 133 can be elastic and can absorb thermal stress.
  • the conductive filler 135 having a whisker surface coated with a metal layer is used, the aspect ratio of the conductive filler 135 is increased and the conductive fillers 135 are easily brought into contact with each other. It is described that the content of the conductive filler 135 can be reduced while the conductivity of the bump 133 is ensured, and the elasticity of the conductive bump 133 can be further improved.
  • Patent Document 5 Japanese Patent Laid-Open No. 2002-118199
  • Patent Document 6 Japanese Patent Laid-Open No. 2003-124389
  • FIG. 25 is a cross-sectional view showing the semiconductor device disclosed in Patent Document 5.
  • a post 143 is provided between the semiconductor chip 141 and the solder bump 142, and a low-young metal such as Au or Pd or anisotropic conductive material is provided in the middle part of each post 143.
  • a technique for inserting a stress buffer material 144 that also has material strength is disclosed.
  • the post 143 is connected to an electrode pad 145 formed on the surface of the semiconductor chip 141, and the periphery of the post 143 is sealed with a sealing resin 146.
  • Patent Document 5 describes that the stress applied to the post 143 can be more effectively reduced by providing the post 143 with the stress buffer material 144.
  • FIG. 26 is a cross-sectional view showing the semiconductor package disclosed in Patent Document 6.
  • an insulating layer 152 is provided on a Si wafer 151
  • a resin protrusion 153 is provided on the insulating layer 152
  • the resin protrusion 153 is covered to cover the Si wafer.
  • a technique for providing a conductive layer 155 so as to be connected to an A lead 154 formed on the surface of 151 is disclosed.
  • a post 156 is formed by the resin-made protrusion 153 and the conductive layer 155 covering it, and a solder bump 157 is connected to the upper surface of the post 156.
  • a sealing resin layer 158 is provided around the post 156, and a groove 159 is formed in a portion surrounding the post 156 on the upper surface of the sealing resin layer 158.
  • Si By providing the post 156 between the wafer 151 and the solder bump 157, the stress applied to the solder bump 157 can be relieved.
  • Patent Document 6 by providing the resinous protrusion 153 inside the post 156, the stress applied to the post 156 due to the deformation of the resinous protrusion 153 can be absorbed more effectively.
  • the groove 159 in the sealing resin layer 158 it is possible to prevent the sealing resin layer 158 from restraining the deformation of the post 156, so that the stress applied to the post 156 can be absorbed more effectively. Is described.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-228455 (FIG. 3)
  • Patent Document 2 Japanese Patent Laid-Open No. 11 254185 (FIG. 1)
  • Patent Document 3 Japanese Patent Laid-Open No. 11 54672 (Fig. 1)
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2004-51755 (FIG. 7)
  • Patent Document 5 Japanese Unexamined Patent Application Publication No. 2002-118199 (Fig. 1)
  • Patent Document 6 Japanese Unexamined Patent Publication No. 2003-124389 (Fig. 1)
  • Patent Documents 5 and 6 that is, a post is erected on a semiconductor chip, and a solder bump is connected to the upper surface of the post, thereby relieving stress applied to the solder bump.
  • the following techniques have the following problems. That is, if the post is erected on the semiconductor chip, the semiconductor package becomes thicker by the post. Also, since it takes time to form the posts, the productivity of the semiconductor package is reduced. Further, as shown in Patent Document 5, when a stress buffer material is interposed in the middle part of the post, if the stress buffer material is made of metal, the stress relaxation function becomes poor, and the stress buffer material is made of an anisotropic conductive film. If formed, the conductivity is lowered.
  • the present invention has been made in view of a serious problem, and it is possible to reduce the thickness of a semiconductor package without reducing the strength of solder bumps and without increasing the electrical resistance value at low cost.
  • a semiconductor device capable of absorbing stress applied to a solder bump that does not increase the thickness, a manufacturing method thereof, a wiring board and a manufacturing method thereof, and at least one of these semiconductor devices and a wiring board It is an object to provide a semiconductor package and an electronic device equipped with the semiconductor package.
  • a semiconductor device includes a semiconductor chip provided with a terminal pad on a surface thereof, and a barrier metal layer provided on the terminal pad. And a plurality of low elastic modulus particles dispersed in the parent phase and made of a material having a lower elastic modulus than that of the parent phase.
  • the semiconductor device when the semiconductor device is connected to a wiring board via a solder bump, the low elastic modulus particles are deformed according to the applied stress, thereby absorbing the stress. Can do.
  • the semiconductor device according to the present invention preferably has an adhesion strengthening layer provided between the terminal pad and the barrier metal layer and having a conductive material strength.
  • an adhesion strengthening layer provided between the terminal pad and the barrier metal layer and having a conductive material strength.
  • this adhesion reinforcing layer is formed of the same material as the conductive material forming the matrix phase. .
  • the adhesiveness between an adhesion reinforcement layer and a barrier metal layer becomes favorable.
  • the semiconductor device according to the present invention preferably has a desorption prevention layer provided on the barrier metal layer and also having a conductive material strength. Thereby, it is possible to prevent the low elastic modulus particles from falling off the noble metal layer.
  • the content of the low elastic modulus particles in the barrier metal layer is continuously changed in the film thickness direction of the barrier metal layer, and the lower layer portion and the upper layer portion of the barrier metal layer It is preferable that the content of the low elastic modulus particles is lower than the content of the low elastic modulus particles in an intermediate portion between the lower layer portion and the upper layer portion.
  • the adhesion between the terminal pad and the barrier metal layer can be improved, the low elastic modulus particles can be prevented from falling off the noria metal layer, and an interface exists in the barrier metal layer. Shina! Therefore, stress will not concentrate on the interface!
  • a wiring board according to the present invention includes a wiring board main body provided with a terminal pad on a surface thereof, and a barrier metal layer provided on the terminal pad, and the noria metal layer force conductive material cover. And a plurality of low elastic modulus particles dispersed in the parent phase and made of a material having a lower elastic modulus than that of the parent phase.
  • the low elastic modulus particles are deformed according to the applied stress, thereby absorbing the stress. Can do.
  • a semiconductor package according to the present invention includes a wiring board, a semiconductor device mounted on the wiring board, and a solder bump that connects a terminal pad of the semiconductor device to a terminal pad of the wiring board.
  • the semiconductor device is the above-described semiconductor device according to the present invention.
  • Another semiconductor package according to the present invention includes a wiring board, a semiconductor device mounted on the wiring board, and solder bumps that connect terminal pads of the semiconductor device to terminal pads of the wiring board.
  • the wiring board is the above-described wiring board according to the present invention.
  • Still another semiconductor package according to the present invention includes a wiring board, a semiconductor device mounted on the wiring board, and a terminal pad of the semiconductor device connected to the terminal pad of the wiring board.
  • an intermetallic compound layer formed by alloying the conductive material forming the parent phase and the solder forming the solder bump is formed between the noria metal layer and the solder bump.
  • the low elastic modulus particles are preferably dispersed in the intermetallic compound layer. This can prevent the intermetallic compound layer from being broken by cracks when stress is applied.
  • An electronic apparatus includes the semiconductor package.
  • the electronic device may be a mobile phone, a notebook computer, a desktop computer, a liquid crystal device, an interposer, or a module.
  • the terminal pad formed on the surface of the semiconductor wafer is applied with a plating solution containing low-elasticity particles, whereby a mother material having a conductive material strength is obtained.
  • a plating solution containing low-elasticity particles whereby a mother material having a conductive material strength is obtained.
  • the semiconductor wafer is immersed in one plating bath, and the temperature, pH, or stirring condition of the plating bath is deposited during the deposition of the noria metal layer.
  • the content rate of the particles can be made lower than the content rate of the low elastic modulus particles in an intermediate portion between the lower layer portion and the upper layer portion.
  • the adhesion between the terminal pad and the barrier metal layer can be improved, it can be prevented from falling off the low elastic modulus particle force S barrier metal layer, and the interface is formed in the barrier metal layer. Therefore, the barrier metal layer can be formed without stress concentration at the interface.
  • the step of forming the noria metal layer includes the step of depositing the barrier metal layer with the temperature of the plating bath as a first temperature, and the temperature of the plating bath as the first temperature.
  • the noria metal layer is deposited by changing the temperature to a second temperature higher than the first temperature.
  • the step of depositing the noria metal layer by changing the temperature of the plating bath from the second temperature to a third temperature lower than the second temperature.
  • the terminal pad formed on the surface of the wiring board main body is struck with a plating solution containing low elastic modulus particles, whereby the conductive material strength is increased.
  • a plating solution containing low elastic modulus particles whereby the conductive material strength is increased.
  • the present invention by dispersing the low elastic modulus particles in the noria metal layer, when the stress is applied to the semiconductor device, the low elastic modulus particles are deformed, so that the strength of the solder bump is reduced. Therefore, it is possible to obtain a semiconductor device capable of absorbing the stress applied to the solder bump without increasing the thickness of the semiconductor package without increasing the electrical resistance value.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 4 is a partially enlarged cross-sectional view showing a semiconductor device not provided with a desorption prevention layer.
  • FIG. 5 is a partially enlarged cross-sectional view showing the semiconductor device according to the present embodiment.
  • FIG. 6 is a cross-sectional view showing a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 7 is a sectional view showing a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a wiring board according to a tenth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a wiring board according to a twelfth embodiment of the present invention.
  • FIG. 10 is a sectional view showing a wiring board according to a thirteenth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a wiring board according to a fourteenth embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing a wiring board according to a fifteenth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a semiconductor package according to a sixteenth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a semiconductor package according to a seventeenth embodiment of the present invention.
  • FIG. 15 is a cross-sectional view showing a semiconductor package according to an eighteenth embodiment of the present invention.
  • FIG. 16 is a cross-sectional view showing a semiconductor package according to a nineteenth embodiment of the present invention.
  • FIG. 17 is a cross-sectional view showing a semiconductor package according to a twentieth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing a semiconductor package according to a twenty-first embodiment of the present invention.
  • FIG. 19 is a sectional view showing a semiconductor package according to a twenty-second embodiment of the present invention.
  • FIG. 20 is a sectional view showing a semiconductor package according to a twenty-third embodiment of the present invention.
  • FIG. 21 is a cross-sectional view showing a connection portion of a semiconductor package disclosed in Patent Document 1.
  • FIG. 22 is a cross-sectional view showing a flex bonding material disclosed in Patent Document 2.
  • FIG. 23 is a cross-sectional view showing an electronic component disclosed in Patent Document 3.
  • FIG. 24 is a cross-sectional view showing a conductive bump disclosed in Patent Document 4.
  • FIG. 25 is a cross-sectional view showing a semiconductor device disclosed in Patent Document 5.
  • FIG. 26 is a cross-sectional view showing a semiconductor package disclosed in Patent Document 6.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to this embodiment.
  • the semiconductor device 1 according to the present embodiment is provided with an LSI (Large Scale Integrated circuit) chip 2 as a semiconductor chip.
  • the LSI chip 2 has an LSI formed on the surface of a silicon chip, and the active surface 2a has, for example, a terminal pad 3 having an aluminum (A1) force.
  • a passivation film 4 is provided on the active surface 2 a of the LSI chip 2, and an opening 4 a is formed in the region immediately above the terminal pad 3 in the passivation film 4.
  • a composite barrier metal layer 5 is provided on the terminal pad 3, that is, in the opening 4a.
  • a plurality of low elastic modulus particles 7 made of, for example, silicone resin are dispersed in a metal matrix 6 having NiP force.
  • the shape of the low modulus particle 7 is, for example, spherical.
  • the elastic modulus of the low elastic modulus particles 7 is lower than that of the metal matrix 6.
  • the film thickness of the composite barrier metal layer 5 is, for example, 1 to 10 m, for example, 3 ⁇ m.
  • the diameter of the low elastic modulus particle 7 is, for example, 0.01 to 5 ⁇ m, which is smaller than the film thickness of the composite barrier metal layer 5, for example, 1 ⁇ m.
  • the diameter of the low elastic modulus particles 7 is preferably about a fraction of the film thickness of the composite barrier metal layer 5.
  • solder bumps are mounted on the composite barrier metal layer 5, and are mounted on a wiring board (not shown) via the solder bumps to constitute a semiconductor package.
  • the wiring board is disposed on the active surface 2a side of the LSI chip 2.
  • the terminal pad 3 of the LSI chip 2 is connected to the terminal pad of the wiring board through the composite barrier metal layer 5 and the solder bump.
  • the composite noria metal layer 5 when a thermal stress is generated between the wiring board on which the semiconductor device 1 is mounted, the composite noria metal layer 5 is deformed and absorbs this thermal stress. This can prevent the solder bumps from being destroyed. Further, since the composite barrier metal layer 5 is provided, it is possible to prevent the solder from diffusing into the terminal pad 3 when the solder bump is melted, and to prevent the solder from diffusing into the LSI chip 2. On the other hand, since the metal matrix 6 of the composite barrier metal layer 5 is formed of NiP having a low electrical resistivity, the electrical resistance between the terminal pad 3 and the solder bump is provided by providing the composite barrier metal layer 5. It can suppress that a value increases.
  • the low elastic modulus particles made of silicone resin are dispersed in the barrier metal layer having a strength higher than that of the solder bump, the applied stress is not reduced without reducing the strength of the solder bump. Can be relaxed. Furthermore, according to this embodiment, since the composite barrier metal layer is provided instead of the conventional noria metal layer, the thickness of the semiconductor device does not increase.
  • the metal matrix 6 of the composite barrier metal layer 5 is formed of NiP.
  • the present invention is not limited to this, and the metal matrix 6 is formed of another metal or alloy. Also good.
  • the material of the metal matrix 6 is a material having high electrical conductivity.For example, one kind of metal or one or more kinds of metals selected from the group forces consisting of Ni, Cu, Fe, Co, and Pd are used. It is preferably an alloy containing.
  • the composite barrier metal layer 5 can be imparted with high conductivity that could not be obtained with the conventional conductive resin and conductive adhesive, in addition to the function of preventing the solder diffusion to the LSI chip 2. .
  • silicone resin is used as the material of the low elastic modulus particle 7
  • the present invention is not limited to this, and fluorine resin and acrylic resin are used.
  • fluorine resin and acrylic resin are used.
  • nitrile resin, urethane resin, etc. may be used, or these resins may be mixed and used, or particles of a plurality of types of resins may be mixed and used.
  • shape of the low elastic modulus particle 7 is spherical has been shown, the present invention is not limited to this, and may be a shape other than a spherical shape such as a needle shape, a flat shape, or a cubic shape.
  • the shape of the low elastic modulus particle 7 is most preferably spherical. Is also desirable.
  • the size of the low elastic modulus particle 7, that is, the diameter of the low elastic modulus particle 7 when it is spherical, and the major axis when it is a non-spherical shape is smaller than the thickness of the composite barrier metal layer 5 Is preferred. This is because if the size of the low elastic modulus particle 7 is smaller than the film thickness of the composite barrier metal layer 5, it is easily taken into the composite barrier metal layer 5.
  • the range of 0.01 to 5111 is practically preferable.
  • the content of the low elastic modulus particles 7 in the composite barrier metal layer 5 is in a range where the electrical resistivity does not become too large to exhibit the stress relaxation effect! High! It is desirable. Further, when the low elastic modulus particles 7 are dispersed in an island shape and the metal matrix layer 6 has a sponge-like structure, the composite barrier metal layer 5 is more easily deformed by an external force. Desirably, evenly distributed in the mother layer 6!
  • the material of the terminal pad 3 is not limited to A1, and may be, for example, copper (Cu).
  • the base material of the LSI chip 2 is not limited to Si, and may be other semiconductor materials.
  • This embodiment is an embodiment of a method for manufacturing a semiconductor device according to the first embodiment described above.
  • an LSI (not shown) is formed on the surface of a silicon wafer, and a terminal pad 3 having A1 force is formed on its active surface.
  • a passivation film 4 is formed on the active surface of the silicon wafer.
  • an opening 4a is formed immediately above the terminal pad 3 in the nossivation film 4 to expose the terminal pad 3.
  • a zincate treatment is performed, and the surface of the terminal pad 3 is coated with zinc (Zn).
  • the silicon wafer is immersed in an electroless NiP plating solution containing a silicone resin and a surfactant added.
  • the silicone resin is taken into the NiP layer, and from the metal matrix 6 made of NiP and the silicone resin.
  • the low elastic modulus particles 7 are composite eutectoid. Thereby, the composite barrier metal layer 5 is formed.
  • the composite barrier metal layer 5 by adjusting the content of the silicone resin in the electroless NiP plating solution, adjusting the deposition rate, and selecting the type of the surfactant, the composite barrier metal layer 5 The content of the low elastic modulus particles 7 can be controlled. Also, the composite barrier metal layer 5 film The thickness can be controlled to an arbitrary thickness by adjusting the plating processing time, the plating processing temperature, and the like. In the present embodiment, the film thickness of the composite barrier metal layer 5 is, for example, 1 to 10 m, for example 3 ⁇ m.
  • the LSI chip 2 is manufactured by dicing the silicon wafer. As a result, a semiconductor device is manufactured.
  • the composite barrier metal layer 5 is formed by the above-described method without increasing the number of steps as compared with the case of forming a barrier metal that does not contain conventional low elastic modulus particles. be able to. Thereby, the composite barrier metal layer 5 can be formed at low cost and high productivity.
  • electroless NiP plating may be performed after, for example, Pd catalyst treatment instead of zincate treatment.
  • Pd catalyst treatment instead of zincate treatment.
  • the material of the base metal 6 of the composite barrier metal layer 5 is not limited to NiP, and may be a metal such as Cu, Pd, Co, or Fe, or an alloy thereof. Furthermore, if a seed layer as a conductive layer is formed on the terminal pad 3 and a region to be plated is selected by a photolithography process, a composite barrier metal layer can be formed by electrolytic plating instead of electroless plating. it can. Even when a composite barrier metal layer is formed by electroplating, it is possible to pray the low modulus particles and the metal matrix together by dispersing the low modulus particles in the plating bath. . In this case, the material of the metal mother layer to be deposited may be any metal or alloy as long as it is a metal that can be electroplated and has a solder diffusion prevention property!
  • an Au layer having a thickness of about 0.05 to 0.3 m may be formed on the surface of the composite barrier metal layer 5 by electroless Au plating. This prevents the composite barrier metal layer 5 from being oxidized and improves the wettability of the solder.
  • FIG. 2 is a cross-sectional view showing the semiconductor device according to the present embodiment.
  • the semiconductor device 11 according to the present embodiment compared with the semiconductor device 1 according to the first embodiment described above (see FIG. 1), The difference is that an adhesion reinforcing layer 12 is provided between the child pad 3 and the composite barrier metal layer 5.
  • Other configurations in the present embodiment are the same as those in the first embodiment described above.
  • the adhesion reinforcing layer 12 is formed of a material having good adhesion to both the terminal pad 3 and the composite barrier metal layer 5. That is, the material of the adhesion reinforcing layer 12 is preferably a metal such as Ni, Cu, Fe, Co, Pd, Ti, Cr, W, or an alloy mainly composed of these metals, which varies depending on the material of the terminal pad 3. It is. Alternatively, in order to improve the adhesion between the composite barrier metal layer 5, the same material as the material forming the metal matrix 6 of the composite barrier metal layer 5, that is, NiP may be used.
  • the film thickness is not so necessary, for example, 0.1 ⁇ m or more. For example, it is 0.5 ⁇ m.
  • the adhesion between the terminal pad 3 and the composite barrier metal layer 5 is further improved by providing the adhesion reinforcing layer 12 as compared with the first embodiment described above. be able to.
  • sufficient adhesion between the terminal pad 3 and the composite barrier metal layer 5 is ensured by simply forming the composite noria metal layer 5 on the terminal pad 3. Is done.
  • the adhesion reinforcing layer 12 is provided and the terminal pads 3 and Improving the adhesion between the composite barrier metal layer 5 is effective for improving the connection reliability.
  • the effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • This embodiment is an embodiment of a method for manufacturing a semiconductor device according to the third embodiment described above.
  • the silicon wafer is immersed in an electroless NiP plating bath not containing low elastic modulus particles, and the NiP layer is, for example, 0.1 ⁇ m or more.
  • the adhesion reinforcing layer 12 is formed by forming the film to a thickness of 0.5 m.
  • the thickness of the adhesion reinforcing layer 12 can be arbitrarily controlled by conditions such as plating time and plating temperature.
  • the composite barrier metal layer 5 is formed by the same method as in the second embodiment. Real Configurations and effects other than those described above in the embodiment are the same as those in the second embodiment described above.
  • FIG. 3 is a cross-sectional view showing a semiconductor device according to the present embodiment
  • FIG. 4 is a partially enlarged cross-sectional view showing a semiconductor device not provided with a desorption prevention layer
  • FIG. It is a partially expanded sectional view which shows the semiconductor device which concerns on a form.
  • FIG. 3 in the semiconductor device 13 according to the present embodiment, compared to the semiconductor device 1 according to the first embodiment described above (see FIG. 1), on the surface of the composite barrier metal layer 5, The difference is that a desorption preventing layer 14 for preventing the low elastic modulus particles 7 from falling off is provided.
  • Other configurations in the present embodiment are the same as those in the first embodiment described above.
  • the detachment prevention layer 14 is composed of a conductive layer that does not include the low elastic modulus particles 7, and is selected from, for example, a group force composed of Ni, Cu, Fe, Co, Pd, Ti, Cr, and W 1 For example, it is made of the same material as that of the metal matrix 6 of the composite barrier metal layer 5, that is, NiP. It is preferable that the film thickness of the anti-detachment layer 14 is thicker than the size of the low elastic modulus particles 7. For example, when the size of the low elastic particle 7 is 2 / zm, Thickness is better than 2 ⁇ m.
  • a desorption prevention layer 14 (see FIG. 3) is provided on the composite barrier metal layer 5, and in this case, the composite barrier metal is not completely embedded in the metal matrix 6.
  • FIG. 5 by providing a desorption preventing layer 14 on the composite barrier metal layer 5, the low elastic modulus particles 7 are embedded by the metal matrix 6 and the desorption preventing layer 14. And the dropout of the low resistivity particles 7 can be prevented.
  • the film thickness of the desorption preventing layer 14 is preferably about 1 to 5 m, for example.
  • the composite barrier metal layer 5 itself is fundamentally excellent in solderability, unlike the conventional conductive resin and anisotropic conductive film, but the separation preventing layer 14 is provided. As a result, the solder bondability can be further improved.
  • the effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • the present embodiment is an embodiment of a method for manufacturing a semiconductor device according to the fifth embodiment described above.
  • the silicon wafer is immersed in an electroless NiP plating bath that does not contain low elastic modulus particles, and the NiP layer is, for example, 2 /
  • the thickness of the desorption preventing layer 14 can be arbitrarily controlled according to conditions such as a fitting time and a fitting temperature. Configurations and effects other than those described above in the present embodiment are the same as those in the second embodiment described above.
  • FIG. 6 is a cross-sectional view showing the semiconductor device according to this embodiment.
  • the present embodiment is an embodiment in which the third embodiment and the fifth embodiment described above are combined. That is, in the semiconductor device 15 according to the present embodiment, the adhesion reinforcing layer 12 is provided between the terminal pad 3 and the composite barrier metal layer 5, and the desorption preventing layer 14 is provided on the composite barrier metal layer 5. It has been. Other configurations in the present embodiment are the same as those in the first embodiment described above.
  • the method for manufacturing the semiconductor device 15 according to the present embodiment is a method in which the fourth and sixth embodiments described above are combined. That is, the adhesion reinforcing layer 12, the composite barrier metal layer 5, and the detachment preventing layer 14 are sequentially formed by sequentially immersing the silicon wafer in three electroless NiP plating baths.
  • the adhesion between the terminal pad 3 and the composite barrier metal layer 5 can be improved by providing the adhesion reinforcing layer 12.
  • a desorption prevention layer 14 is provided. This prevents the low elastic modulus particles 7 from falling off.
  • FIG. 7 is a cross-sectional view showing the semiconductor device according to this embodiment.
  • the configuration of the semiconductor device 16 according to the present embodiment is similar to the configuration of the semiconductor device 15 according to the seventh embodiment described above, but the adhesion reinforcing layer 12 and the composite barrier metal layer. 5 and the interface between the composite barrier metal layer 5 and the desorption preventing layer 14 are not clear. That is, in this embodiment, a composite barrier metal layer 17 is provided instead of the laminated film composed of the adhesion reinforcing layer 12, the composite barrier metal layer 5 and the desorption prevention layer 14 in the seventh embodiment.
  • a low elastic modulus particle poor layer 18, a low elastic modulus particle rich layer 19, and a low elastic modulus particle poor layer 20 are laminated in this order from the terminal pad 3 side.
  • the content of the low elastic modulus particle 7 increases as it goes from the low elastic modulus particle poor layer 18 to the low elastic modulus particle rich layer 19 in the low elastic modulus particle poor layer 18, It becomes a substantially constant maximum value in the particle rich layer 19, decreases from the low modulus particle rich layer 19 to the low modulus particle poor layer 20 as it is directed, and decreases again in the low modulus particle poor layer 20 .
  • the content of the low elastic modulus particles 7 in the composite barrier metal layer 17 continuously changes along the film thickness direction of the composite barrier metal layer 17, and the lower layer portion of the composite barrier metal layer 17 (low elasticity
  • the low elastic modulus particle 7 in the upper layer portion (low modulus particle poor layer 18) and the upper layer portion (low elastic particle pore layer 20) have an intermediate portion (low elastic modulus particle rich layer 19) between the lower layer portion and the upper layer portion. ) Is lower than the content of the low elastic modulus particles 7.
  • Other configurations in the present embodiment are the same as those in the first embodiment described above.
  • the content of the low elastic modulus particles 7 continuously changes in the composite barrier metal layer 17, and no clear interface is formed in the composite barrier metal layer 17.
  • the applied stress is smaller. It is possible to prevent the interface from being concentrated and peeled off. Thereby, the connection reliability of the semiconductor device can be further improved.
  • This embodiment is an embodiment of a method for manufacturing a semiconductor device according to the eighth embodiment described above.
  • the silicon wafer is immersed in an electroless NiP plating solution containing a silicone resin and a surfactant.
  • the silicon wafer is sequentially immersed in three electroless NiP plating baths, and the adhesion reinforcing layer 12, the composite barrier metal layer 5, and the detachment preventing layer 14 are sequentially formed.
  • a silicon wafer is immersed in one electroless NiP plating bath, and the film formation conditions are changed during film formation of the composite barrier metal layer 17, so that one electroless NiP plating bath
  • a composite barrier metal layer 17 is formed in which the low elastic particle pore layer 18, the low elastic particle rich layer 19 and the low elastic particle pore layer 20 are laminated in this order.
  • the content of the low elastic modulus particles 7 in the composite barrier metal layer 17 may be changed by adjusting conditions such as the temperature, pH, or stirring conditions of the Ni P plating solution. Is possible. This is because the amount of the low elastic modulus particles 7 incorporated into the metal matrix 6 (NiP) depends on the precipitation rate of NiP. The precipitation rate of NiP is determined by changing the bath temperature or pH. This is because it can be easily controlled.
  • the bath temperature is set to a low value, for example, around 80 ° C., and the low elastic modulus incorporated into the film. Reduce the amount of particles 7.
  • the bath temperature is increased to 90 ° C., for example, and the precipitation rate is increased to increase the amount of low elastic particle 7 incorporated.
  • the bath temperature is lowered again to around 80 degrees to reduce the precipitation rate.
  • the composite barrier metal layer 17 in which the content of the low elastic modulus particles 7 is continuously changed can be formed.
  • the above bath temperature is an example, and in practice, the temperature dependency of the content of the low elastic modulus particles varies depending on the amount of the low elastic modulus particles in the plating bath and the type of the surfactant. It is necessary to set conditions each time.
  • the content of the low elastic modulus particles 7 in the composite barrier metal layer 17 is changed in three stages, and is shown in the seventh embodiment (adhesion reinforcing layer 12Z composite barrier).
  • the present invention is not limited to this, and the content of the low elastic modulus particles 7 in the composite barrier metal layer 17 May be changed in two steps to form a two-layer film of (adhesion-enhancing layer Z composite barrier metal layer) or a film corresponding to a two-layer film of (composite barrier metal layer Z desorption prevention layer).
  • the above-mentioned three-layer film formation method should be applied.
  • FIG. 8 is a cross-sectional view showing the wiring board according to the present embodiment.
  • This embodiment is an embodiment in which a composite barrier metal layer is formed on a wiring board.
  • a wiring board body 22 made of, for example, a resin is provided, and the mounting surface 22a of the semiconductor device in the wiring board body 22 is, for example, A terminal pad 23 made of A1 is formed.
  • a solder resist 24 is provided on the mounting surface 22 a of the wiring board body 22, and an opening 24 a is formed immediately above the terminal pad 23 in the solder resist 24.
  • a composite barrier metal layer 5 is provided on the terminal pad 3, that is, in the opening 24a.
  • the configuration of the composite barrier metal layer 5 is the same as that of the composite barrier metal layer 5 in the first embodiment described above.
  • solder bumps (not shown) are mounted on the composite barrier metal layer 5, and a semiconductor device is mounted via the solder bumps to constitute a semiconductor package. That is, the semiconductor device is disposed on the mounting surface 22 a side of the wiring board body 22.
  • the terminal pads 23 of the wiring board body 22 are connected to the terminal pads of the semiconductor device via the composite barrier metal layer 5 and the solder bumps.
  • thermal stress is generated between the wiring board 21 and the semiconductor device due to the difference in thermal expansion coefficient between the wiring board 21 and the semiconductor device.
  • the low elastic modulus particles 7 in the composite barrier metal layer 5 are deformed, the entire composite barrier metal layer 5 is deformed and absorbs thermal stress.
  • the effect of this embodiment will be described.
  • the wiring substrate 21 according to the present embodiment when thermal stress is generated between the semiconductor device mounted on the wiring substrate 21 and the composite circuit board 21, The deformation of the noria metal layer 5 to absorb this thermal stress can prevent the solder bump from being destroyed. Further, the provision of the composite barrier metal layer 5 can prevent the solder from diffusing into the terminal pad 23 when the solder bump is melted, and can prevent the solder from diffusing into the wiring board body 22. .
  • the metal matrix 6 of the composite barrier metal layer 5 is formed of NiP having a low electrical resistivity, the electrical resistance value between the terminal pad 23 and the solder bump is reduced by providing the composite barrier metal layer 5. The increase can be suppressed.
  • the present embodiment is an embodiment of a method for manufacturing a wiring board according to the tenth embodiment described above.
  • a wiring board body 22 made of, for example, a resin is prepared, and necessary wirings are formed.
  • terminal pads 23 having A1 force are formed on the semiconductor device mounting surface 22a.
  • a solder resist 24 is formed on the mounting surface 22 a of the wiring board body 22.
  • an opening 24a is formed immediately above the terminal pad 23 in the solder resist 24 so that the terminal pad 23 is exposed.
  • the surface of the terminal pad 23 is subjected to a zincate process, and then an electroless NiP plating is performed to form the composite barrier metal layer 5.
  • the method for forming the composite barrier metal layer 5 is the same as in the second embodiment described above. Thereby, the wiring board 22 is manufactured.
  • the above-described method is a composite that does not increase the number of steps as compared with the conventional case of forming a barrier metal layer that does not contain low elastic modulus particles.
  • a barrier metal layer 5 can be formed.
  • the composite barrier metal layer 5 can be formed at low cost and high productivity.
  • FIG. 9 is a cross-sectional view showing the wiring board according to the present embodiment.
  • the wiring board 26 according to the present embodiment has a terminal pad 23 and a composite barrier metal layer 5 that are different from the wiring board 21 according to the tenth embodiment (see FIG. 8). The difference is that an adhesion reinforcing layer 12 is provided between them.
  • the configuration of the adhesion reinforcing layer 12 is the same as that of the adhesion reinforcing layer 12 (see FIG. 2) in the third embodiment described above.
  • Other configurations in the present embodiment are the same as those in the tenth embodiment described above. It is like.
  • the manufacturing method of the wiring board 26 according to the present embodiment is different from the manufacturing method of the wiring board shown in the eleventh embodiment in that the adhesion reinforcing layer 12 forming method shown in the fourth embodiment is used. It is added.
  • the effect of the present embodiment is obtained by adding the effect of the third embodiment described above to the effect of the tenth embodiment described above.
  • FIG. 10 is a cross-sectional view showing the wiring board according to the present embodiment.
  • the wiring board 27 according to the present embodiment has a desorption prevention layer on the composite barrier metal layer 5 as compared with the wiring board 21 according to the tenth embodiment (see FIG. 8). 14 is provided, but the points are different.
  • the configuration of the detachment preventing layer 14 is the same as that of the detachment preventing layer 14 (see FIG. 3) in the fifth embodiment described above.
  • Other configurations in the present embodiment are the same as those in the tenth embodiment described above.
  • the manufacturing method of the wiring board 27 according to the present embodiment is different from the manufacturing method of the wiring board shown in the eleventh embodiment, in that Is added.
  • the effect of the present embodiment is obtained by adding the effect of the fifth embodiment described above to the effect of the tenth embodiment described above.
  • FIG. 11 is a cross-sectional view showing the wiring board according to the present embodiment.
  • the wiring board 28 according to the present embodiment has a terminal pad 23, a composite barrier metal layer 5, and a wiring board 21 according to the tenth embodiment (see FIG. 8).
  • An adhesion strengthening layer 12 is provided between them, and a desorption preventing layer 14 is provided on the composite barrier metal layer 5.
  • the configuration of the adhesion reinforcing layer 12 is the same as that of the adhesion reinforcing layer 12 (see FIG. 2) in the above-described third embodiment, and the configuration of the desorption preventing layer 14 is the desorption in the above-described fifth embodiment.
  • the manufacturing method of the wiring board 28 according to the present embodiment is the same as the manufacturing method of the wiring board shown in the eleventh embodiment, and the method for forming the adhesion reinforcing layer 12 shown in the fourth embodiment and The method for forming the desorption preventing layer 14 shown in the sixth embodiment is added.
  • the effect of this embodiment is the same as that of the above-described tenth embodiment. And the effect of the fifth embodiment is added.
  • FIG. 12 is a cross-sectional view showing the wiring board according to the present embodiment.
  • the wiring board 29 according to the present embodiment has an adhesion strengthening layer 12, a composite barrier metal layer 5, and a wiring board 28 according to the fourteenth embodiment (see FIG. 11).
  • a composite barrier metal layer 17 is provided in place of the laminated film composed of the desorption prevention layer 14, except that the composite barrier metal layer 17 is provided.
  • the configuration of the composite barrier metal layer 17 is the same as that of the composite barrier metal layer 17 (see FIG. 7) in the above-described eighth embodiment.
  • Other configurations in the present embodiment are the same as those in the tenth embodiment described above.
  • the manufacturing method of the wiring board 29 according to the present embodiment is the same as the manufacturing method of the wiring board shown in the eleventh embodiment described above, and the adhesion reinforcing layer 12, the composite barrier metal layer 5, and the detachment preventing layer 14 are used.
  • the composite barrier metal layer 17 is formed by the method shown in the ninth embodiment. The effect of this embodiment is obtained by adding the effect of the aforementioned eighth embodiment to the effect of the aforementioned tenth embodiment.
  • FIG. 13 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor device 1 according to the first embodiment described above is provided, and the semiconductor device 1 is mounted on the wiring board 32. ing.
  • the configuration of the semiconductor device 1 is as described in the first embodiment.
  • the wiring board 32 is a conventional wiring board. That is, the wiring board 32 is provided with a wiring board body 22 made of, for example, a resin, and a terminal pad 23 made of, for example, A1 is formed on the surface thereof.
  • a solder resist 24 is provided on the mounting surface 22 a of the wiring board body 22, and an opening 24 a is formed immediately above the terminal pad 23 in the solder resist 24.
  • a barrier metal layer 33 made of NiP is provided in the opening 24a, that is, on the terminal pad 23.
  • solder bumps 34 are provided on the barrier metal layer 33 of the wiring board 32.
  • the noria metal layer 33 is connected to the composite barrier metal layer 5 of the semiconductor device 1 via the solder bumps 34. It is connected to the.
  • the solder bumps 34 may be formed of, for example, force high temperature SnPb formed of eutectic SnPb, or may be formed of lead-free solder such as SnAg, SnZn, SnAgCu, or Sn Cu.
  • the manufacturing method of the semiconductor device 1 is the same as the manufacturing method according to the second embodiment described above. Further, the connection between the noria metal layer 33 of the wiring board 32 and the composite barrier metal layer 5 of the semiconductor device 1 by the solder bumps 34 can be performed using a known solder connection process. Operations and effects in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 14 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor package 36 according to this embodiment has an intermetallic compound layer 37 on the surface of the composite barrier metal layer 5 as compared to the semiconductor package 31 according to the sixteenth embodiment described above.
  • the intermetallic compound layer 37 is formed in that the low elastic modulus particles 7 are contained.
  • the intermetallic compound layer 37 is formed by alloying NiP forming the metal matrix 6 of the composite barrier metal layer 5 and solder forming the solder bumps 34.
  • the manufacturing method of the semiconductor package 36 according to the present embodiment is such that the low elastic modulus particles 7 are contained in the intermetallic compound 37 in a large amount in the manufacturing method of the semiconductor package according to the sixteenth embodiment described above. Increase the size of the low elastic modulus particle 7 in the intermetallic compound 37 Even if the number of particles of low modulus particles 7 incorporated into the same is the same, the volume ratio of the low modulus particles 7 in the intermetallic compound 37 is increased, or the content of the low modulus particles 7 in the electroless NiP plating solution is increased. The number of low elastic modulus particles 7 taken into the intermetallic compound 37 may be increased to increase the number of particles. It can also be realized by omitting the desorption preventing layer 14 or reducing its thickness.
  • FIG. 15 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor package 38 according to the present embodiment is a semiconductor device according to the third embodiment described above as a semiconductor device as compared with the semiconductor package 31 according to the sixteenth embodiment described above. 11 (see FIG. 2), that is, a semiconductor device in which an adhesion reinforcing layer 12 is provided between the terminal pad 3 and the composite barrier metal layer 5 is different.
  • Other configurations in the present embodiment are the same as those in the sixteenth embodiment described above.
  • the semiconductor package 38 according to the present embodiment can be manufactured by adding the formation process of the adhesion reinforcing layer 12 in the above-described fourth embodiment to the above-described manufacturing method of the sixteenth embodiment. it can.
  • the effect of this embodiment is the same as that of the third embodiment described above.
  • FIG. 16 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor package 39 according to the present embodiment is a semiconductor device according to the fifth embodiment described above as a semiconductor device compared to the semiconductor package 31 according to the sixteenth embodiment described above. 13 (see FIG. 3), that is, the semiconductor device in which the desorption prevention layer 14 is provided on the composite barrier metal layer 5 is different.
  • Other configurations in the present embodiment are the same as those in the sixteenth embodiment described above.
  • the semiconductor package 39 according to the present embodiment is manufactured by adding the formation process of the desorption prevention layer 14 in the above-described sixth embodiment to the manufacturing method in the above-described sixteenth embodiment. be able to. The effect of this embodiment is the same as that of the fifth embodiment described above.
  • FIG. 17 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor package 40 according to the present embodiment is a semiconductor device according to the seventh embodiment described above as a semiconductor device as compared with the semiconductor package 31 according to the sixteenth embodiment described above. 15 (see FIG. 6), that is, a semiconductor device in which an adhesion enhancement layer 12 is provided between the terminal pad 3 and the composite barrier metal layer 5 and a desorption prevention layer 14 is provided on the composite barrier metal layer 5 is provided. Is different. Other configurations in the present embodiment are the same as those in the sixteenth embodiment described above.
  • the semiconductor package 40 according to this embodiment is different from the manufacturing method of the sixteenth embodiment described above in the formation process of the adhesion reinforcing layer 12 in the fourth embodiment described above and the sixth embodiment described above. It can be manufactured by adding a step of forming the desorption preventing layer 14 in the form. The effect of this embodiment is the same as that of the seventh embodiment described above.
  • FIG. 18 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor package 41 according to the present embodiment is a semiconductor device according to the eighth embodiment described above as a semiconductor device compared to the semiconductor package 31 according to the sixteenth embodiment described above. 16 (see FIG. 7), that is, instead of the adhesion reinforcing layer 12, the composite barrier metal layer 5 and the desorption preventing layer 14, the content of the low elastic modulus particles 7 is continuously varied in the film thickness direction. The difference is that a semiconductor device having a composite barrier metal layer 17 is provided.
  • Other configurations in the present embodiment are the same as those in the sixteenth embodiment described above.
  • the semiconductor package 41 according to the present embodiment is different from the manufacturing method of the sixteenth embodiment described above in place of the process of forming the adhesion reinforcing layer 12, the composite barrier metal layer 5, and the desorption preventing layer 14. Further, it can be manufactured by carrying out the step of forming the composite barrier metal layer 17 in the aforementioned ninth embodiment. The effect of this embodiment is the same as that of the aforementioned eighth embodiment.
  • FIG. 19 is a cross-sectional view showing a semiconductor package according to the present embodiment.
  • the semiconductor package 42 according to this embodiment is compared with the semiconductor package 31 according to the sixteenth embodiment described above.
  • the semiconductor device 15 according to the seventh embodiment described above that is, the adhesion reinforcing layer 12 is provided between the terminal pad 3 and the composite barrier metal layer 5, and the composite barrier metal layer 5 is provided.
  • a semiconductor device having a desorption prevention layer 14 provided thereon is provided, and the wiring board 28 according to the above-described fourteenth embodiment (see FIG.
  • the composite barrier metal layer 5 is provided on at least one terminal pad of the semiconductor device and the wiring board connected via the solder bumps 34.
  • a greater stress relaxation effect and shock absorption effect can be obtained. Can do.
  • the semiconductor package according to the present invention is not limited to those shown in the sixteenth to twenty-first embodiments described above, and the first, third, fifth, seventh, and eighth embodiments described above.
  • Each of the semiconductor devices can be arbitrarily combined with each of the wiring boards according to the tenth, twelfth to fifteenth embodiments.
  • a conventional semiconductor device may be mounted on each wiring board according to the tenth, twelfth to fifteenth embodiments. Further, it may be a combination of connecting semiconductor devices or wiring boards.
  • FIG. 20 is a cross-sectional view showing the semiconductor package according to the present embodiment.
  • the semiconductor package 43 according to the present embodiment has the core balls 44 made of resin in the solder bumps 34 as compared with the semiconductor package 42 according to the twenty-second embodiment described above.
  • a solder ball 46 whose surface is covered with a solder layer 45 is provided, and the low elastic modulus particles 7 are also dispersed in the solder paste 47 forming the solder bumps 34.
  • Other configurations in the present embodiment are the same as those in the twenty-second embodiment described above.
  • the core balls 44 made of resin and the low elastic modulus particles 7 are provided in the solder bumps 34, the strength of the solder bumps 34 themselves is reduced, The deformation of the low elastic modulus particles 7 in the composite barrier metal layer 5 and the core balls 44 and the low elastic modulus particles 7 in the solder bumps 34 are more effectively absorbed by displacement due to thermal stress, drop impact, etc. Can do. Therefore, when the solder bump 34 is relatively large and the strength of the solder bump 34 itself can be secured to some extent, the application reliability of the semiconductor package can be further improved by applying this embodiment. it can.
  • the electronic apparatus includes the semiconductor device according to the first, third, fifth, seventh, and eighth embodiments described above, the wiring board according to the tenth, twelfth to fifteenth embodiments, and the first described above.
  • the electronic device includes any one of the semiconductor packages according to the sixteenth to twenty-third embodiments.
  • the electronic device according to the present embodiment is, for example, a mobile phone, a notebook computer, a desktop computer, a liquid crystal device, an interposer, or a module. According to this embodiment, it is possible to obtain an electronic device having excellent thermal stress relaxation properties and drop impact resistance and high reliability.
  • the present invention can be suitably used for electronic devices such as mobile phones, notebook computers, desktop computers, liquid crystal devices, interposers, and modules.
  • electronic devices such as mobile phones, notebook computers, desktop computers, liquid crystal devices, interposers, and modules.
  • it can be suitably used for a portable electronic device having a high possibility of dropping.

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Abstract

　ＬＳＩチップの能動面に端子パッドを形成し、この端子パッド上に複合バリアメタル層を設ける。複合バリアメタル層においては、ＮｉＰからなる金属母相中に、シリコーン樹脂からなる複数の低弾性率粒子を分散させる。複合バリアメタル層の膜厚は例えば３μｍであり、低弾性率粒子の直径は例えば１μｍである。複合バリアメタル層に半田バンプが接続されることにより、半導体装置は配線基板に実装される。これにより、前記半導体装置を、半田バンプを介して配線基板に接続したときに、印加される応力に応じて低弾性率粒子が変形することにより、前記応力を吸収することができる。

Description

明 細 書
半導体装置及びその製造方法、配線基板及びその製造方法、半導体パ ッケージ並びに電子機器
技術分野
[0001] 本発明は、半田バンプにより配線基板に接続される半導体装置及びその製造方法
、半田バンプにより半導体装置が接続される配線基板及びその製造方法、これらの 半導体装置及び配線基板のうち少なくとも一方を備えた半導体パッケージ並びにこ の半導体パッケージを備えた電子機器に関する。
背景技術
[0002] 電子機器の高性能化に伴い、半導体装置の高密度化に対する要求が高まってい る。近時、この要求に対応すベぐ半導体チップをキャリア基板等の配線基板に実装 する際に、フリップチップ接続（以下、 FCB (Flip Chip Bonding)ともいう）が行われて いる。フリップチップ接続とは、半導体チップの能動面に複数の半田バンプをマトリク ス状に配置し、この能動面を配線基板に向け、半田バンプを介して半導体チップを 配線基板に接続する接続方法である。 FCBによれば、半導体装置の多ピン化、小型 化及び信号伝送の高速ィ匕が可能であるため、高機能デバイスをはじめ種々のデバイ スに使用され始めている。
[0003] 一般に、半田バンプにより FCBを行う場合には、半導体チップ及び配線基板中に 半田が拡散することを防止すると共に、パッドに対する半田バンプの濡れ性を改善す るために、半田の拡散防止性及び濡れ性が優れたバリアメタルを、パッドの表面、即 ち、半田バンプが接触する面に設けている。
[0004] 一方、 FCBを用いた半導体装置においては、配線基板として広く使用されている 有機榭脂基板又はセラミックス基板等の熱膨張係数と、主としてシリコンカゝらなる半導 体チップの熱膨張係数との差が大きい。このため、半導体チップを配線基板に実装 した後にヒートサイクルが印加されると、熱膨張差に起因する熱応力が半田バンプに 印加され、半田バンプ中にクラックが発生してしまう。この現象は、半田バンプの微小 化に伴 、ますます大きな問題となって！/、る。 [0005] また、 FCBに限らず、高密度実装を必要として!/、るモパイル機器にぉ 、ては、 CSP (チップサイズパッケージ)と呼ばれる接続方法、即ち、半田バンプを介して半導体チ ップを実装基板に接続する方法が広く用いられている。しかし、この CSPにより組み 立てられた半導体パッケージにおいても、熱応力及び落下時の衝撃により、半田バ ンプによる接続部分にクラックが発生し、これが接続不良を引き起こす原因となって いる。特に、落下時には短時間に大きな力が半田バンプの根元に加わるため、半田 バンプとバリアメタルとの間の接合界面において破壊が起りやすい。この現象も、半 田バンプの小型化による接合界面積の減少に伴い、大きな問題となっている。
[0006] そこで、従来より、熱応力又は落下時の衝撃による半田バンプの破壊を防止し、半 導体パッケージの接続信頼性を確保するために、半田バンプに印加される応力を緩 和する技術力 Sいくつか提案されている。特許文献 1 (特開 2000— 228455号公報） 及び特許文献 2 (特開平 11— 254185号公報）には、半田バンプに弾性体を混入さ せることにより、半田バンプの柔軟性を改善し、応力を緩和する技術が開示されてい る。
[0007] 図 21は、特許文献 1に開示された半導体パッケージの接続部分を示す断面図であ る。図 21に示すように、特許文献 1に記載の半導体パッケージにおいては、その上 面に半導体チップ（図示せず)が実装されたテープ 101の下面に形成された金属パ ッド 102と、配線基板 103の上面に形成された金属パッド 104との間に、接続部分毎 に 1個の半田ボール 105が設けられている。半田ボール 105においては、耐熱性シリ コンゴムカもなり直径が 200乃至 800 μ mである球体 106が設けられており、この球 体 106の全表面上に、 Au、 Ag、 Cu、 Pd、 Ni等からなり厚さが 1乃至 5 μ mの密着金 属殻 107が設けられており、密着金属殻 107の全外表面上に、半田力もなり厚さが 5 乃至 20 mの半田金属殻 108が設けられている。そして、金属パッド 102と半田ボ ール 105との間及び金属パッド 104と半田ボール 105との間には、半田ペースト 109 が設けられており、半田ペースト 109内には、極小直径の榭脂ボール 110が多数分 散されている。特許文献 1には、これにより、テープ 101と配線基板 102との間の接続 部分に印加される応力を、耐熱シリコンゴム力もなる球体 106が変形することによって 吸収し、半田ボール 105にクラックが入ったり破壊されたりすることを防止できると記 載されている。
[0008] また、図 22は、特許文献 2に開示されたフレックス接合材を示す断面図である。図 2 2に示すように、特許文献 2には、直径が 0. 05乃至 1. 5mmである球状の半田 111 の内部に、直径が 3乃至 30 mの耐熱性榭脂粉末 112を含有させたフレックス接合 材 113が開示されている。特許文献 2には、回路基板に電子部品を接続する際に、 従来の半田ボーノレの替わりにフレックス接合材 113を使用することにより、耐熱性榭 脂粉末 112の弾性により、回路基板と電子部品との間に発生する熱応力を吸収でき ると記載されている。
[0009] また、特許文献 3 (特開平 11 - 54672号公報)及び特許文献 4 (特開 2004— 517 55号公報）には、半導体チップと半田バンプとの間の電流経路に導電性榭脂材を揷 入することにより、半田バンプに印加される応力を緩和する技術が開示されている。
[0010] 図 23は、特許文献 3に開示された電子部品を示す断面図である。図 23に示すよう に、特許文献 3には、半田バンプが接続される端子を導電性榭脂により形成する技 術が開示されている。即ち、電子部品 121においては、サブ基板 122が設けられて おり、サブ基板 122の上面上には電極 123が形成されている。そして、この電極 123 に、バンプ 124を介してフリップチップ 125が接続されており、バンプ 124はバンド 12 6により封止されている。また、サブ基板 122における電極 123の直下域の一部には スルーホール 127が形成されており、スルーホール 127の内部には導電性榭脂層 1 28が設けられて 、る。導電性榭脂層 128の下面上には金属めつき層 129が設けら れており、金属めつき層 129には半田バンプ 130が接続されている。半田バンプ 130 はサブ基板 122を主基板（図示せず）に実装するためのものである。特許文献 3には 、電極 123と半田バンプ 130との間に導電性榭脂層 128を介在させることにより、サ ブ基板 122を主基板に実装した後にヒートサイクルを受けた場合に、サブ基板 122と 主基板との間に生じる熱応力による変位を導電性榭脂層 128の弾性変形により吸収 することができるので、半田バンプ 130の破断を防止することができると記載されてい る。
[0011] また、図 24は、特許文献 4に開示された導電バンプを示す断面図である。図 24に 示すように、特許文献 4においては、電子部品 131の電極 132上に設ける導電バン プ 133において、ゴム状弹性榭脂 134からなる母相中に、導電フィラー 135を含有さ せる技術が開示されている。これにより、導電バンプ 133に弾性を持たせ、熱応力を 吸収することができる。また、特許文献 4には、導電フィラー 135としてゥイスカーの表 面を金属層で被覆したものを使用することにより、導電フィラー 135のアスペクト比を 高め、導電フィラー 135同士が接触しやすくなるため、導電バンプ 133の導電性を確 保しつつ、導電フィラー 135の含有率を低減し、導電バンプ 133の弾力性をより向上 させることができると記載されて 、る。
[0012] 更に、特許文献 5 (特開 2002— 118199号公報)及び特許文献 6 (特開 2003— 12 4389号公報）には、半導体チップ上にポストを立設し、このポストの上面上に半田バ ンプを設けることにより、半田バンプに印加される応力を緩和する技術が開示されて いる。
[0013] 図 25は、特許文献 5に開示された半導体装置を示す断面図である。図 25に示すよ うに、特許文献 5においては、半導体チップ 141と半田バンプ 142との間にポスト 143 を設け、各ポスト 143の中間部分に Au、 Pd等の低ヤングの金属又は異方性導電材 料力もなる応力緩衝材 144を挿入する技術が開示されている。なお、ポスト 143は半 導体チップ 141の表面上に形成された電極パッド 145に接続されており、ポスト 143 の周囲は封止榭脂 146により封止されている。この半導体装置においては、ポスト 14 3を設けることにより、半田バンプ 142に印加される熱応力を緩和することができる。ま た、特許文献 5には、ポスト 143に応力緩衝材 144を設けることにより、ポスト 143に 加わる応力をより効果的に緩和できると記載されている。
[0014] また、図 26は、特許文献 6に開示された半導体パッケージを示す断面図である。図 26に示すように、特許文献 6においては、 Siウェハ 151上に絶縁層 152を設け、この 絶縁層 152上に榭脂製突部 153を設け、この榭脂製突部 153を覆い Siウェハ 151 の表面に形成された Aレ^ド 154に接続されるように導電層 155を設ける技術が開 示されている。そして、榭脂製突部 153とそれを覆う導電層 155によりポスト 156が形 成され、ポスト 156の上面に半田バンプ 157が接続されている。また、ポスト 156の周 囲には封止榭脂層 158が設けられており、封止榭脂層 158の上面におけるポスト 15 6を囲む部分には溝 159が形成されている。この半導体パッケージにおいては、 Siゥ ェハ 151と半田バンプ 157との間にポスト 156を設けることにより、半田バンプ 157に 印加される応力を緩和することができる。また、特許文献 6には、ポスト 156の内部に 榭脂製突部 153を設けることにより、榭脂製突部 153の変形によりポスト 156にかかる 応力をより効果的に吸収することができ、更に、封止榭脂層 158に溝 159を形成する ことにより、封止榭脂層 158がポスト 156の変形を拘束することを防止できるため、ポ スト 156にかかる応力をより一層効果的に吸収できると記載されて 、る。
[0015] 特許文献 1 :特開 2000— 228455号公報（図 3)
特許文献 2 :特開平 11 254185号公報（図 1)
特許文献 3：特開平 11 54672号公報（図 1)
特許文献 4：特開 2004 - 51755号公報（図 7)
特許文献 5：特開 2002— 118199号公報（図 1)
特許文献 6 :特開 2003— 124389号公報（図 1)
発明の開示
発明が解決しょうとする課題
[0016] し力しながら、上述の従来の技術には以下に示すような問題点がある。特許文献 1 及び 2に記載されている技術、即ち、半田バンプに弾性体を混入させることにより、半 田バンプの柔軟性を改善し、応力を緩和する技術においては、他の金属部に比べて 強度が低く破壊されやすい半田バンプの強度が更に低下するため、半田バンプが 却って破壊されやすくなつてしまう。また、半田力もなる母相中に榭脂材を均一に分 散させるためには、予め榭脂材の表面に半田に対して濡れ性が良い金属層を形成 しておかなくてはならず、コストが高くなつてしまう。
[0017] また、特許文献 3及び 4に記載の技術、即ち、半導体チップと半田バンプとの間の 電流経路に導電性榭脂材を挿入することにより、応力を緩和する技術においては、 以下に示す問題点がある。導電性榭脂材においては、絶縁性榭脂からなる母相中 に金属微粒子を分散させることにより、導電性を得ている。しかし、この導電性榭脂材 中にお 、ては、金属微粒子同士の点接触により導電性を確保して 、るだけなので、 電気抵抗値がカゝなり大きくなつてしまう。このため、電流経路に導電性榭脂材を挿入 した半導体パッケージは、液晶デバイスのように、電気抵抗値が大きくても使用可能 なデバイスに用途が限定されてしまう。これは、導電性接着剤についても同様である
[0018] 更に、特許文献 5及び 6に記載の技術、即ち、半導体チップ上にポストを立設し、こ のポストの上面に半田バンプを接続することにより、半田バンプに印加される応力を 緩和する技術においては、以下に示す問題点がある。即ち、半導体チップ上にポスト を立設させると、ポストの分だけ半導体パッケージが厚くなつてしまう。また、ポストの 形成に時間がかかるため、半導体パッケージの生産性が低下してしまう。更に、特許 文献 5に示すように、ポストの中間部に応力緩衝材を介在させる場合は、応力緩衝材 を金属により形成すると応力緩和機能が乏しくなり、応力緩衝材を異方性導電膜によ り形成すると導電性が低くなる。
[0019] 本発明は力かる問題点に鑑みてなされたものであって、半田バンプの強度を低下 させることがなく、コストが低ぐ電気抵抗値を増大させることがなぐ半導体パッケ一 ジの厚さを増大させることがなぐ半田バンプに印加される応力を吸収することができ る半導体装置及びその製造方法、配線基板及びその製造方法、これらの半導体装 置及び配線基板のうち少なくとも一方を備えた半導体パッケージ、並びにこの半導体 ノ ッケージを備えた電子機器を提供することを目的とする。
課題を解決するための手段
[0020] 本発明に係る半導体装置は、表面に端子パッドが設けられた半導体チップと、前記 端子パッド上に設けられたバリアメタル層と、を有し、前記ノリアメタル層力 導電性 材料カゝらなる母相と、この母相中に分散され前記母相よりも弾性率が低 ヽ材料からな る複数の低弾性率粒子と、を有することを特徴とする。
[0021] 本発明においては、前記半導体装置を、半田バンプを介して配線基板に接続した ときに、印加される応力に応じて低弾性率粒子が変形することにより、前記応力を吸 収することができる。
[0022] また、本発明に係る半導体装置は、前記端子パッドと前記バリアメタル層との間に 設けられ導電性材料力 なる密着強化層を有することが好ましい。これにより、端子 ノッドとバリアメタル層との間の密着性を向上させることができる。また、この密着強化 層が前記母相を形成する導電性材料と同じ材料により形成されていることが好ましい 。これにより、密着強化層とバリアメタル層との間の密着性が良好になる。
[0023] 更に、本発明に係る半導体装置は、前記バリアメタル層上に設けられ導電性材料 力もなる脱離防止層を有することが好ましい。これにより、低弾性率粒子がノリアメタ ル層から脱落することを防止できる。
[0024] 更にまた、前記バリアメタル層における前記低弾性率粒子の含有率が前記バリアメ タル層の膜厚方向において連続的に変化しており、前記バリアメタル層の下層部及 び上層部における前記低弾性率粒子の含有率が、前記下層部と前記上層部との間 の中間部における前記低弾性率粒子の含有率よりも低くなつて 、ることが好ま 、。 これにより、端子パッドとバリアメタル層との間の密着性を向上させることができると共 に、低弾性率粒子がノリアメタル層から脱落することを防止でき、且つ、バリアメタル 層内に界面が存在しな!、ため、界面に応力が集中することがな!、。
[0025] 本発明に係る配線基板は、表面に端子パッドが設けられた配線基板本体と、前記 端子パッド上に設けられたバリアメタル層と、を有し、前記ノリアメタル層力 導電性 材料カゝらなる母相と、この母相中に分散され前記母相よりも弾性率が低 ヽ材料からな る複数の低弾性率粒子と、を有することを特徴とする。
[0026] 本発明においては、前記配線基板に、半田バンプを介して半導体装置を接続した ときに、印加される応力に応じて低弾性率粒子が変形することにより、前記応力を吸 収することができる。
[0027] 本発明に係る半導体パッケージは、配線基板と、この配線基板に実装された半導 体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半 田バンプと、を有し、前記半導体装置が、前述の本発明に係る半導体装置であること を特徴とする。
[0028] 本発明に係る他の半導体パッケージは、配線基板と、この配線基板に実装された 半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続す る半田バンプと、を有し、前記配線基板が、前述の本発明に係る配線基板であること を特徴とする。
[0029] 本発明に係る更に他の半導体パッケージは、配線基板と、この配線基板に実装さ れた半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接 続する半田バンプと、を有し、前記半導体装置が、前述の本発明に係る半導体装置 であり、前記配線基板が、前述の本発明に係る配線基板であることを特徴とする。
[0030] また、前記ノリアメタル層と前記半田バンプとの間に、前記母相を形成する導電性 材料と前記半田バンプを形成する半田とが合金化して形成された金属間化合物層 が形成されており、前記金属間化合物層中にも前記低弾性率粒子が分散されて ヽる ことが好ましい。これにより、応力が印加された場合に、金属間化合物層がクラックに より破壊されることを防止することができる。
[0031] 本発明に係る電子機器は、前記半導体パッケージを有することを特徴とする。また 、この電子機器は、携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、ィ ンターポーザー又はモジュールであってもよ 、。
[0032] 本発明に係る半導体装置の製造方法は、半導体ウェハの表面に形成された端子 パッドに、低弾性率粒子を含有しためっき液によりめつきを施すことにより、導電性材 料力 なる母相中に前記母相よりも弾性率が低 、材料力 なる複数の低弾性率粒子 が分散されたバリアメタル層を形成する工程と、前記半導体ウェハをダイシングして 複数の半導体チップに切り分ける工程と、を有することを特徴とする。
[0033] また、前記ノ リアメタル層を形成する工程において、 1つのめつき浴中に前記半導 体ウェハを浸漬し、前記ノリアメタル層の堆積中に前記めつき浴の温度、 pH又は撹 拌条件を変化させることにより、前記ノリアメタル層における前記低弾性率粒子の含 有率を前記バリアメタル層の膜厚方向において連続的に変化させ、前記バリアメタル 層の下層部及び上層部における前記低弾性率粒子の含有率を、前記下層部と前記 上層部との間の中間部における前記低弾性率粒子の含有率よりも低くすることがで きる。これにより、端子パッドとバリアメタル層との間の密着性を向上させることができ ると共に、低弾性率粒子力 Sバリアメタル層から脱落することを防止でき、且つ、バリア メタル層内に界面が存在しな!、ため、界面に応力が集中することがな 、バリアメタル 層を形成することができる。
[0034] 更に、前記ノリアメタル層を形成する工程は、前記めつき浴の温度を第 1の温度とし て前記バリアメタル層の堆積を行う工程と、前記めつき浴の温度を前記第 1の温度か らこの第 1の温度よりも高い第 2の温度に変化させて前記ノリアメタル層の堆積を行う 工程と、前記めつき浴の温度を前記第 2の温度からこの第 2の温度よりも低 、第 3の 温度に変化させて前記ノリアメタル層の堆積を行う工程と、を有していてもよい。
[0035] 本発明に係る配線基板の製造方法は、配線基板本体の表面に形成された端子パ ッドに、低弾性率粒子を含有しためっき液によりめつきを施すことにより、導電性材料 力 なる母相中に前記母相よりも弾性率が低 、材料力 なる複数の低弾性率粒子が 分散されたバリアメタル層を形成する工程を有することを特徴とする。
発明の効果
[0036] 本発明によれば、ノリアメタル層内に低弾性率粒子を分散させることにより、半導体 装置に応力が印加されたときにはこの低弾性率粒子が変形するため、半田バンプの 強度を低下させることがなぐコストが低ぐ電気抵抗値を増大させることがなぐ半導 体パッケージの厚さを増大させることがなぐ半田バンプに印加される応力を吸収す ることができる半導体装置を得ることができる。
図面の簡単な説明
[0037] [図 1]本発明の第 1の実施形態に係る半導体装置を示す断面図である。
[図 2]本発明の第 3の実施形態に係る半導体装置を示す断面図である。
[図 3]本発明の第 5の実施形態に係る半導体装置を示す断面図である。
[図 4]脱離防止層が設けられていない半導体装置を示す一部拡大断面図である。
[図 5]本実施形態に係る半導体装置を示す一部拡大断面図である。
[図 6]本発明の第 7の実施形態に係る半導体装置を示す断面図である。
[図 7]本発明の第 8の実施形態に係る半導体装置を示す断面図である。
[図 8]本発明の第 10の実施形態に係る配線基板を示す断面図である。
[図 9]本発明の第 12の実施形態に係る配線基板を示す断面図である。
[図 10]本発明の第 13の実施形態に係る配線基板を示す断面図である。
[図 11]本発明の第 14の実施形態に係る配線基板を示す断面図である。
[図 12]本発明の第 15の実施形態に係る配線基板を示す断面図である。
[図 13]本発明の第 16の実施形態に係る半導体パッケージを示す断面図である。
[図 14]本発明の第 17の実施形態に係る半導体パッケージを示す断面図である。
[図 15]本発明の第 18の実施形態に係る半導体パッケージを示す断面図である。 [図 16]本発明の第 19の実施形態に係る半導体パッケージを示す断面図である。
[図 17]本発明の第 20の実施形態に係る半導体パッケージを示す断面図である。
[図 18]本発明の第 21の実施形態に係る半導体パッケージを示す断面図である。
[図 19]本発明の第 22の実施形態に係る半導体パッケージを示す断面図である。
[図 20]本発明の第 23の実施形態に係る半導体パッケージを示す断面図である。
[図 21]特許文献 1に開示された半導体パッケージの接続部分を示す断面図である。
[図 22]特許文献 2に開示されたフレックス接合材を示す断面図である。
[図 23]特許文献 3に開示された電子部品を示す断面図である。
[図 24]特許文献 4に開示された導電バンプを示す断面図である。
[図 25]特許文献 5に開示された半導体装置を示す断面図である。
[図 26]特許文献 6に開示された半導体パッケージを示す断面図である。
符号の説明
1、 11、 13、 15、 16;半導体装置
2; LSIチップ
2a;能動面
3;端子パッド
4;パッシベーシヨン膜
4a;開口部
5;複合バリアメタル層
6;金属母相
7;低弾性率粒子
12;密着強化層
14;脱離防止層
17;複合バリアメタル層
18, 20;低弾性率粒子プア層
19;低弾性率粒子リッチ層
21、 26、 27、 28、 29;配線基板
22;配線基板本体 a;搭載面
;端子パッド
;ソルダーレジスト
a;開口部
、 36、 38、 39、 40、 41、 42、 43;半導体パッケージ;配線基板
;パリアメタル層
;半田バンプ
;金属間化合物層
;コアボール
;半田層
;半田ボール
;半田ペースト
1;テープ
2;金属パッド
3;配線基板
;金属パッド
5;半田ボール
6;球体
7;密着金属殻
8;半田金属殻
9;半田ペースト
;樹脂ボール
1;半田
2;耐熱性榭脂粉末
3;フレックス接合材
1;電子部品
;サブ基板 124；ノ ンプ
125 ；フリップチップ
126 ；ノ ンド
127 ；スノレーホ一ノレ
128 ；導電性榭脂層
129 ；金属めつき層
130 ；半田バンプ
131 ；電子部品
132 ；電極
133 ；導電バンプ
134 ；ゴム状弾性榭月
135 ；導電フイラ一
141 ，半導体チップ
142 ，半田バンプ
143 ポスト
144応力緩衝材
145電極パッド
146封止樹脂
151 Siウェハ
152絶縁層
153;樹脂製突部
154; Aレッド
155;導電層
156;ポスト
157;半田バンプ
158;封止樹脂層
159;溝 発明を実施するための最良の形態
[0039] 以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
[0040] (第 1の実施形態）
先ず、本発明の第 1の実施形態について説明する。図 1は、本実施形態に係る半 導体装置を示す断面図である。図 1に示すように、本実施形態に係る半導体装置 1 においては、半導体チップとしての LSI (Large Scale Integrated circuit：大規模集積 回路）チップ 2が設けられている。 LSIチップ 2はシリコンチップの表面に LSIが形成さ れたものであり、その能動面 2aには例えばアルミニウム (A1)力もなる端子パッド 3が 形成されている。また、 LSIチップ 2の能動面 2a上にはパッシベーシヨン膜 4が設けら れており、ノ ッシベーシヨン膜 4における端子パッド 3の直上域には、開口部 4aが形 成されている。
[0041] 端子パッド 3上、即ち開口部 4a内には、複合バリアメタル層 5が設けられている。複 合バリアメタル層 5においては、例えば NiP力もなる金属母相 6中に、例えばシリコー ン榭脂からなる複数の低弾性率粒子 7が分散されて ヽる。低弾性率粒子 7の形状は 例えば球状である。そして、低弾性率粒子 7の弾性率は、金属母相 6の弾性率よりも 低くなつている。複合バリアメタル層 5の膜厚は例えば 1乃至 10 mであり、例えば 3 μ mである。低弾性率粒子 7の直径は例えば 0. 01乃至 5 μ mであって複合バリアメ タル層 5の膜厚よりも小さい値であり、例えば 1 μ mである。低弾性率粒子 7の直径は 複合バリアメタル層 5の膜厚の数分の 1程度であることが好ましい。
[0042] 次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明 する。本実施形態に係る半導体装置 1は、複合バリアメタル層 5上に半田バンプ（図 示せず)が搭載され、この半田バンプを介して配線基板（図示せず）に実装され、半 導体パッケージを構成するものである。即ち、配線基板は LSIチップ 2の能動面 2a側 に配置される。 LSIチップ 2の端子パッド 3は、複合バリアメタル層 5、半田バンプを介 して、配線基板の端子パッドに接続される。
[0043] そして、この半導体パッケージ力ヒートサイクルを受けると、 LSIチップ 2と配線基板 との間の熱膨張係数の差により、 LSIチップ 2と配線基板との間に熱応力が発生する 。このとき、複合バリアメタル層 5内の低弾性率粒子 7が変形することにより、複合バリ ァメタル層 5全体が変形し、熱応力を吸収する。
[0044] 次に、本実施形態の効果について説明する。本実施形態に係る半導体装置 1にお いては、半導体装置 1が実装される配線基板との間で熱応力が発生したときに、複合 ノリアメタル層 5が変形してこの熱応力を吸収することにより、半田バンプが破壊され ることを防止できる。また、複合バリアメタル層 5が設けられていることにより、半田バン プの溶融時に、半田が端子パッド 3内に拡散することを防止でき、半田が LSIチップ 2 内に拡散することを防止できる。一方、複合バリアメタル層 5の金属母相 6が、電気抵 抗率が低い NiPにより形成されているため、複合バリアメタル層 5を設けることにより端 子パッド 3と半田バンプとの間の電気抵抗値が増大することを抑制できる。更に、本 実施形態においては、半田バンプに比べて強度が高いバリアメタル層にシリコーン 榭脂からなる低弾性率粒子を分散させているため、半田バンプの強度を低下させず に、印加される応力を緩和することができる。更にまた、本実施形態によれば、従来 のノリアメタル層の替わりに複合バリアメタル層を設けているため、半導体装置の厚さ が増大することがない。
[0045] なお、本実施形態においては、複合バリアメタル層 5の金属母相 6を NiPにより形成 する例を示したが、本発明はこれに限定されず、他の金属又は合金により形成しても よい。但し、金属母相 6の材料は導電率が高い材料であることが好ましぐ例えば、 Ni 、 Cu、 Fe、 Co、 Pdからなる群力も選択された 1種の金属又は 1種以上の金属を含む 合金であることが好ましい。これにより、複合バリアメタル層 5に、 LSIチップ 2に対する 半田拡散防止機能の他に、従来の導電性榭脂及び導電性接着剤においては得ら れなかった高 、導電性を付与することができる。
[0046] また、本実施形態にぉ ヽては、低弾性率粒子 7の材料としてシリコーン榭脂を使用 する例を示したが、本発明はこれに限定されず、フッ素榭脂、アクリル榭脂、二トリル 榭脂、ウレタン榭脂等を使用してもよぐこれらの榭脂を混合させて使用してもよぐ複 数種類の榭脂からなる粒子を混合させて使用してもよい。また、低弾性率粒子 7の形 状を球状とする例を示したが、本発明はこれに限定されず、針状、扁平状、立方体形 状等の球状以外の形状であってもよい。但し、製造が簡便であり、どの方向からの応 力に対しても変形能力が高いことから、低弾性率粒子 7の形状は球状とすることが最 も望ましい。低弾性率粒子 7のサイズ、即ち、低弾性率粒子 7の形状が球状である場 合はその直径、球状以外の形状である場合はその長径は、複合バリアメタル層 5の 厚さよりも小さいことが好ましい。これは、低弾性率粒子 7のサイズが複合バリアメタル 層 5の膜厚よりも小さいと、複合バリアメタル層 5に取り込まれやすくなるためである。 但し、低弾性率粒子 7のサイズが小さすぎると低弾性率粒子 7の製造が困難になるた め、現実的には 0. 01乃至5 111程度が好適でぁる。
[0047] 更に、複合バリアメタル層 5中における低弾性率粒子 7の含有率は、応力緩和効果 を発現させるために電気抵抗率が大きくなりすぎな 、範囲にお！、て高！、ことが望まし い。また、低弾性率粒子 7が島状に分散し金属母層 6がスポンジ状の構造になると、 複合バリアメタル層 5が外力に対してより変形しやすくなるため、低弾性率粒子 7は金 属母層 6中に均一に分散されて!、ることが望ま 、。
[0048] 更にまた、端子パッド 3の材料は A1に限定されず、例えば銅 (Cu)であってもよ 、。
また、 LSIチップ 2の基材は Siに限定されず、他の半導体材料であってもよい。
[0049] (第 2の実施形態）
次に、本発明の第 2の実施形態について説明する。本実施形態は、前述の第 1の 実施形態に係る半導体装置の製造方法の実施形態である。図 1に示すように、先ず 、シリコンウェハの表面に LSI (図示せず)を形成し、その能動面に A1力もなる端子パ ッド 3を形成する。次に、このシリコンウェハの能動面上にパッシベーシヨン膜 4を形成 する。そして、ノッシベーシヨン膜 4における端子パッド 3の直上域に開口部 4aを形成 し、端子パッド 3を露出させる。次に、ジンケート処理を施し、端子パッド 3の表面を亜 鉛 (Zn)で被覆する。次に、このシリコンウェハを、シリコーン榭脂を含有させ界面活 性剤を添加した無電解 NiPめっき液中に浸漬する。これにより、ノッシベーシヨン膜 4 の開口部 4a内、即ち端子パッド 3上に NiP層が堆積する力 このとき NiP層内にシリ コーン榭脂が取り込まれ、 NiPからなる金属母相 6とシリコーン榭脂からなる低弾性率 粒子 7とが複合共析する。これにより、複合バリアメタル層 5が形成される。
[0050] このとき、無電解 NiPめっき液中のシリコーン榭脂の含有率を調整したり、析出速度 を調整したり、界面活性剤の種類を選択したりすることにより、複合バリアメタル層 5中 の低弾性率粒子 7の含有率を制御することができる。また、複合バリアメタル層 5の膜 厚は、めっき処理時間、めっき処理温度等を調整することにより、任意の膜厚に制御 することができる。本実施形態においては、複合バリアメタル層 5の膜厚は例えば 1乃 至 10 m、例えば 3 μ mとする。
[0051] 次に、シリコンウェハをダイシングすることにより、 LSIチップ 2が作製される。これに より、半導体装置ェが製造される。
[0052] 本実施形態においては、上述の方法により、従来の低弾性率粒子を含有していな いバリアメタルを形成する場合と比較して工程数を増やすことなぐ複合バリアメタル 層 5を形成することができる。これにより、低コストで生産性よく複合バリアメタル層 5を 形成することができる。
[0053] なお、端子パッド 3の材料が A1ではなく Cu等である場合は、ジンケート処理の替わ りに、例えば Pd触媒処理を施した後、無電解 NiPめっきを行えばよい。このように、無 電解 NiPめっきの前処理だけを変えれば、端子パッド 3が Cuからなる場合も、 A1から なる場合と同じように、複合バリアメタル層を形成することが可能である。
[0054] また、複合バリアメタル層 5の母層金属 6の材料は NiPに限定されず、 Cu、 Pd、 Co 、 Fe等の金属又はその合金であってもよい。更に、端子パッド 3上に導通層としての シード層を形成し、フォトリソグラフィープロセスによりめつきを施す領域を選択すれば 、無電解めつきの替わりに電解めつきにより複合バリアメタル層を形成することができ る。電解めつきにより複合バリアメタル層を形成する場合も、低弾性率粒子をめつき浴 中に分散させておくことで、低弾性率粒子と金属母相中とを共祈させることが可能で ある。この場合、析出させる金属母層の材料は、電気めつきが可能な金属であり半田 拡散防止特性を持つ材料であれば、どのような金属又は合金であっても構わな!/、。
[0055] 更にまた、複合バリアメタル層 5の表面に、無電解 Auめっきにより膜厚が 0. 05乃 至 0. 3 m程度の Au層を形成してもよい。これにより、複合バリアメタル層 5の酸ィ匕を 防止し、半田の濡れ性を改善することができる。
[0056] (第 3の実施形態）
次に、本発明の第 3の実施形態について説明する。図 2は、本実施形態に係る半 導体装置を示す断面図である。図 2に示すように、本実施形態に係る半導体装置 11 においては、前述の第 1の実施形態に係る半導体装置 1 (図 1参照）と比較して、端 子パッド 3と複合バリアメタル層 5との間に密着強化層 12が設けられている点が異な つている。本実施形態における上記以外の構成は、前述の第 1の実施形態と同様で ある。
[0057] 密着強化層 12は、端子パッド 3及び複合バリアメタル層 5の双方に対して密着性が 良い材料により形成されている。即ち、密着強化層 12の材料は、端子パッド 3の材料 によっても異なる力 Ni、 Cu、 Fe、 Co、 Pd、 Ti、 Cr、 W等の金属、又はこれらの金属 を主体とした合金等が好適である。又は、複合バリアメタル層 5との間の密着性を向 上させるためには、複合バリアメタル層 5の金属母相 6を形成する材料と同一な材料 、即ち NiPであってもよい。上述の如ぐ密着強化層 12は端子パッド 3と複合バリアメ タル層 5との間の密着性を向上させるために設けるものであるため、膜厚はそれほど 必要ではなぐ例えば 0. 1 μ m以上であればよぐ例えば 0. 5 μ mである。
[0058] 本実施形態においては、前述の第 1の実施形態と比較して、密着強化層 12を設け ることにより、端子パッド 3と複合バリアメタル層 5との間の密着性をより向上させること ができる。通常の用途では、前述の第 1の実施形態のように、端子パッド 3上に複合 ノリアメタル層 5を形成するだけで、端子パッド 3と複合バリアメタル層 5との間の密着 性は十分に確保される。しかし、チップサイズが大きぐ熱応力が大きくなるようなデバ イスに使用する場合、及び落下衝撃が加わる可能性があるデバイスに使用する場合 等には、密着強化層 12を設け、端子パッド 3と複合バリアメタル層 5との間の密着性 をより向上させることが、接続信頼性を向上させるために有効である。本実施形態に おける上記以外の効果は、前述の第 1の実施形態と同様である。
[0059] (第 4の実施形態）
次に、本発明の第 4の実施形態について説明する。本実施形態は、前述の第 3の 実施形態に係る半導体装置の製造方法の実施形態である。図 2に示すように、本実 施形態においては、ジンケート処理の後に、シリコンウェハを、低弾性率粒子を含ま ない無電解 NiPめっき浴に浸漬し、 NiP層を例えば 0. 1 μ m以上、例えば 0. 5 m の厚さに形成することにより、密着強化層 12を形成する。この密着強化層 12の厚さ は、めっき時間及びめつき温度等の条件により任意に制御することができる。その後 、前述の第 2の実施形態と同様な方法により、複合バリアメタル層 5を形成する。本実 施形態における上記以外の構成及び効果は、前述の第 2の実施形態と同様である。
[0060] (第 5の実施形態）
次に、本発明の第 5の実施形態について説明する。図 3は、本実施形態に係る半 導体装置を示す断面図であり、図 4は、脱離防止層が設けられていない半導体装置 を示す一部拡大断面図であり、図 5は、本実施形態に係る半導体装置を示す一部拡 大断面図である。図 3に示すように、本実施形態に係る半導体装置 13においては、 前述の第 1の実施形態に係る半導体装置 1 (図 1参照）と比較して、複合バリアメタル 層 5の表面上に、低弾性率粒子 7の脱落を防止する脱離防止層 14が設けられている 点が異なっている。本実施形態における上記以外の構成は、前述の第 1の実施形態 と同様である。
[0061] 脱離防止層 14は、低弾性率粒子 7を含まな 、導電層からなり、例えば、 Ni、 Cu、 F e、 Co、 Pd、 Ti、 Cr、 Wからなる群力 選択された 1種の金属又は 1種以上の金属を 含む合金により形成されており、例えば、複合バリアメタル層 5の金属母相 6と同じ材 料、即ち、 NiPにより形成されている。脱離防止層 14の膜厚は低弾性率粒子 7のサイ ズより厚いことが好ましぐ例えば低弾性率粒子 7のサイズが 2 /z mである場合は、脱 離防止層 14の膜厚は 2 μ mより厚 、ことが好ま 、。
[0062] 次に、上述の如く構成された本実施形態の効果について説明する。図 4に示すよう に、複合バリアメタル層 5上に脱離防止層 14 (図 3参照）が設けられて 、な 、場合は、 金属母相 6に完全に埋め込まれておらず、複合バリアメタル層 5の表面に露出してい る低弾性率粒子 7が存在する。このような露出している低弾性率粒子 7は、シリコンゥ ェハの運搬中等に脱落し、シリコンウェハの表面を汚染してしまう場合がある。これに 対して、図 5に示すように、複合バリアメタル層 5上に脱離防止層 14を設けることによ り、低弾性率粒子 7を金属母相 6及び脱離防止層 14により埋め込むことができ、低弹 性率粒子 7の脱落を防止することができる。
[0063] また、脱離防止層 14の膜厚を低弾性率粒子 7のサイズより厚くすることにより、全て の低弾性率粒子 7を覆うことができ、低弾性率粒子 7の脱離を完全に防止することが できる。但し、低弾性率粒子 7を完全に覆っていなくても、低弾性率粒子 7が半分以 上埋まっていれば脱離しにくくなるため、例えば、低弾性率粒子 7の直径が 2 mで ある場合には、脱離防止層 14の膜厚を 1 μ m以上とすれば、一定の効果が得られる 。一方、脱離防止層 14が必要以上に厚いと、生産性が低下するため、現実的には、 脱離防止層 14の膜厚は例えば 1乃至 5 m程度が好適である。
[0064] 更に、複合バリアメタル層 5自体は、従来の導電性榭脂及び異方性導電膜等とは 異なり、基本的に半田接合性が優れているが、脱離防止層 14を設けることにより、半 田接合性をより一層向上させることができる。本実施形態における上記以外の効果 は、前述の第 1の実施形態と同様である。
[0065] (第 6の実施形態）
次に、本発明の第 6の実施形態について説明する。本実施形態は、前述の第 5の 実施形態に係る半導体装置の製造方法の実施形態である。図 3に示すように、本実 施形態においては、複合バリアメタル層 5を形成した後に、シリコンウェハを、低弾性 率粒子を含まない無電解 NiPめっき浴に浸漬させ、 NiP層を例えば 2 /z mの厚さに 形成することにより、 NiP力もなる脱離防止層 14を形成する。この脱離防止層 14の厚 さはめつき時間及びめつき温度等の条件により、任意に制御することができる。本実 施形態における上記以外の構成及び効果は、前述の第 2の実施形態と同様である。
[0066] (第 7の実施形態）
次に、本発明の第 7の実施形態について説明する。図 6は、本実施形態に係る半 導体装置を示す断面図である。図 6に示すように、本実施形態は、前述の第 3の実施 形態と第 5の実施形態とを組み合わせた実施形態である。即ち、本実施形態に係る 半導体装置 15においては、端子パッド 3と複合バリアメタル層 5との間に密着強化層 12が設けられており、複合バリアメタル層 5上に脱離防止層 14が設けられている。本 実施形態における上記以外の構成は、前述の第 1の実施形態と同様である。また、 本実施形態に係る半導体装置 15の製造方法は、前述の第 4及び第 6の実施形態を 組み合わせた方法である。即ち、 3つの無電解 NiPめっき浴にシリコンウェハを順次 浸漬することにより、密着強化層 12、複合バリアメタル層 5及び脱離防止層 14を順次 形成する。
[0067] 本実施形態によれば、密着強化層 12を設けることにより、端子パッド 3と複合バリア メタル層 5との間の密着性を向上させることができる。また、脱離防止層 14を設けるこ とにより、低弾性率粒子 7の脱落を防止することができる。
[0068] (第 8の実施形態）
次に、本発明の第 8の実施形態について説明する。図 7は、本実施形態に係る半 導体装置を示す断面図である。図 7に示すように、本実施形態に係る半導体装置 16 の構成は、前述の第 7の実施形態に係る半導体装置 15の構成と類似しているが、密 着強化層 12と複合バリアメタル層 5との界面、及び複合バリアメタル層 5と脱離防止 層 14との界面が明瞭になっていない点が異なっている。即ち、本実施形態において は、前述の第 7の実施形態における密着強化層 12、複合バリアメタル層 5及び脱離 防止層 14からなる積層膜の替わりに、複合バリアメタル層 17が設けられており、この 複合バリアメタル層 17においては、端子パッド 3側から順に、低弾性率粒子プア層 1 8、低弾性率粒子リッチ層 19、低弾性率粒子プア層 20が積層されている。但し、各 層間に明確な境界は存在しない。そして、低弾性率粒子 7の含有率が、低弾性率粒 子プア層 18内では低ぐ低弾性率粒子プア層 18から低弾性率粒子リッチ層 19に向 力うにつれて増加し、低弾性率粒子リッチ層 19において略一定の最大値となり、低 弾性率粒子リッチ層 19から低弾性率粒子プア層 20に向力 につれて減少し、低弹 性率粒子プア層 20内にでは再び低くなつている。即ち、複合バリアメタル層 17にお ける低弾性率粒子 7の含有率は複合バリアメタル層 17の膜厚方向に沿って連続的 に変化しており、複合バリアメタル層 17の下層部 (低弾性率粒子プア層 18)及び上 層部 (低弾性率粒子プア層 20)における低弾性率粒子 7の含有率は、前記下層部と 上層部との間の中間部 (低弾性率粒子リッチ層 19)における低弾性率粒子 7の含有 率よりも低くなつている。本実施形態における上記以外の構成は、前述の第 1の実施 形態と同様である。
[0069] 本実施形態においては、複合バリアメタル層 17内において低弾性率粒子 7の含有 率が連続的に変化しており、複合バリアメタル層 17内に明確な界面が形成されてい ないため、前述の第 7の実施形態のように、密着強化層 12、複合バリアメタル層 5及 び脱離防止層 14の相互間に界面が形成されている場合と比較して、印加された応 力が界面に集中して界面を剥離させることを防止することができる。これにより、半導 体装置の接続信頼性をより一層向上させることができる。 [0070] (第 9の実施形態）
次に、本発明の第 9の実施形態について説明する。本実施形態は、前述の第 8の 実施形態に係る半導体装置の製造方法の実施形態である。図 7に示すように、端子 ノッド 3の表面にジンケート処理を施した後、シリコンウェハを、シリコーン榭脂を含有 させ界面活性剤を添加した無電解 NiPめっき液中に浸漬する。このとき、前述の第 7 の実施形態においては、 3つの無電解 NiPめっき浴にシリコンウェハを順次浸漬し、 密着強化層 12、複合バリアメタル層 5及び脱離防止層 14を順次形成するが、本実施 形態においては 1つの無電解 NiPめっき浴にシリコンウェハを浸漬し、複合バリアメタ ル層 17の成膜中に成膜条件を変化させることにより、 1つの無電解 NiPめっき浴中に おいて、低弾性率粒子プア層 18、低弾性率粒子リッチ層 19及び低弾性率粒子プア 層 20がこの順に積層された複合バリアメタル層 17を形成する。
[0071] 無電解めつきの場合、複合バリアメタル層 17中の低弾性率粒子 7の含有率は、 Ni Pめっき液の温度、 pH又は撹拌条件等の条件を調節することによって、変化させるこ とが可能である。これは、低弾性率粒子 7の金属母相 6 (NiP)中への取り込み量は、 NiPの析出速度に依存するためであり、 NiPの析出速度は、浴温又は pHを変化させ ることにより容易に制御できるからである。
[0072] 図 7に示すように、密着強化層としての低弾性率粒子プア層 18を形成する段階で は、浴温を例えば 80度前後と低めに設定し、膜中に取り込まれる低弾性率粒子 7の 量を減らす。次に、低弾性率粒子リッチ層 19を形成する段階では、浴温を上昇させ て例えば 90度とし、析出速度を向上させて低弾性率粒子 7の取り込み量を増カロさせ る。次に、脱離防止層としての低弾性率粒子プア層 20を形成する段階では、再び浴 温を 80度前後にまで下降させて析出速度を低下させる。これにより、低弾性率粒子 7 の含有率が連続的に変化した複合バリアメタル層 17を形成することができる。なお、 前述の浴温は一例であり、実際には、めっき浴中の低弾性率粒子の量及び界面活 性剤の種類によって低弾性率粒子の含有率の温度依存性は変化するので、その都 度条件を設定する必要がある。
[0073] なお、本実施形態においては、複合バリアメタル層 17中の低弾性率粒子 7の含有 率を 3段階に変化させ、前述の第 7の実施形態に示す (密着強化層 12Z複合バリア メタル層 5Z脱離防止層 14)の 3層膜に相当する膜を形成する例を示したが、本発明 はこれに限定されず、複合バリアメタル層 17中の低弾性率粒子 7の含有率を 2段階 に変化させ、（密着強化層 Z複合バリアメタル層）の 2層膜、又は (複合バリアメタル層 Z脱離防止層）の 2層膜に相当する膜を形成してもよい。この膜の形成方法は、上述 の 3層膜の形成方法を応用すればょ ヽ。
[0074] (第 10の実施形態）
次に、本発明の第 10の実施形態について説明する。図 8は、本実施形態に係る配 線基板を示す断面図である。本実施形態は配線基板に複合バリアメタル層を形成し た実施形態である。図 8に示すように、本実施形態に係る配線基板 21においては、 例えば榭脂からなる配線基板本体 22が設けられており、この配線基板本体 22にお ける半導体装置の搭載面 22aに、例えば A1からなる端子パッド 23が形成されている 。また、配線基板本体 22の搭載面 22a上には、ソルダーレジスト 24が設けられており 、ソルダーレジスト 24における端子パッド 23の直上域には、開口部 24aが形成されて いる。端子パッド 3上、即ち開口部 24a内には、複合バリアメタル層 5が設けられてい る。複合バリアメタル層 5の構成は、前述の第 1の実施形態における複合バリアメタル 層 5と同じである。
[0075] 次に、上述の如く構成された本実施形態に係る配線基板の動作について説明する 。本実施形態に係る配線基板 21は、複合バリアメタル層 5上に半田バンプ（図示せ ず)が搭載され、この半田バンプを介して半導体装置が実装され、半導体パッケージ を構成するものである。即ち、半導体装置は配線基板本体 22の搭載面 22a側に配 置される。配線基板本体 22の端子パッド 23は、複合バリアメタル層 5、半田バンプを 介して、半導体装置の端子パッドに接続される。
[0076] そして、この半導体パッケージ力ヒートサイクルを受けると、配線基板 21と半導体装 置との間の熱膨張係数の差により、配線基板 21と半導体装置との間に熱応力が発 生する。このとき、複合バリアメタル層 5内の低弾性率粒子 7が変形することにより、複 合バリアメタル層 5全体が変形し、熱応力を吸収する。
[0077] 次に、本実施形態の効果について説明する。本実施形態に係る配線基板 21にお いては、配線基板 21に実装する半導体装置との間で熱応力が発生したときに、複合 ノリアメタル層 5が変形してこの熱応力を吸収することにより、半田バンプが破壊され ることを防止できる。また、複合バリアメタル層 5が設けられていることにより、半田バン プの溶融時に、半田が端子パッド 23内に拡散することを防止でき、半田が配線基板 本体 22内に拡散することを防止できる。一方、複合バリアメタル層 5の金属母相 6が、 電気抵抗率が低い NiPにより形成されているため、複合バリアメタル層 5を設けること により端子パッド 23と半田バンプとの間の電気抵抗値が増大することを抑制できる。
[0078] (第 11の実施形態）
次に、本発明の第 11の実施形態について説明する。本実施形態は、前述の第 10 の実施形態に係る配線基板の製造方法の実施形態である。図 8に示すように、先ず 、例えば榭脂からなる配線基板本体 22を用意し、必要な配線等を形成した後、その 半導体装置搭載面 22aに、 A1力もなる端子パッド 23を形成する。次に、この配線基 板本体 22の搭載面 22a上にソルダーレジスト 24を形成する。そして、ソルダーレジス ト 24における端子パッド 23の直上域に開口部 24aを形成し、端子パッド 23を露出さ せる。
[0079] 次に、端子パッド 23の表面にジンケート処理を施し、その後、無電解 NiPめっきを 施すことにより、複合バリアメタル層 5を形成する。複合バリアメタル層 5の形成方法は 、前述の第 2の実施形態と同様である。これにより、配線基板 22が製造される。
[0080] 本実施形態にお!ヽては、上述の方法により、従来の低弾性率粒子を含有して ヽな いバリアメタル層を形成する場合と比較して、工程数を増やすことなぐ複合バリアメ タル層 5を形成することができる。これにより、低コストで生産性よく複合バリアメタル層 5を形成することができる。
[0081] (第 12の実施形態）
次に、本発明の第 12の実施形態について説明する。図 9は、本実施形態に係る配 線基板を示す断面図である。図 9に示すように、本実施形態に係る配線基板 26は、 前述の第 10の実施形態に係る配線基板 21 (図 8参照）と比較して、端子パッド 23と 複合バリアメタル層 5との間に密着強化層 12が設けられている点が異なっている。密 着強化層 12の構成は、前述の第 3の実施形態における密着強化層 12 (図 2参照）と 同様である。本実施形態における上記以外の構成は、前述の第 10の実施形態と同 様である。また、本実施形態に係る配線基板 26の製造方法は、前述の第 11の実施 形態に示す配線基板の製造方法に対して、前述の第 4の実施形態に示す密着強化 層 12の形成方法を付加したものである。本実施形態の効果は、前述の第 10の実施 形態の効果に、前述の第 3の実施形態の効果を付加したものである。
[0082] (第 13の実施形態）
次に、本発明の第 13の実施形態について説明する。図 10は、本実施形態に係る 配線基板を示す断面図である。図 10に示すように、本実施形態に係る配線基板 27 は、前述の第 10の実施形態に係る配線基板 21 (図 8参照）と比較して、複合バリアメ タル層 5上に脱離防止層 14が設けられて 、る点が異なって 、る。脱離防止層 14の 構成は、前述の第 5の実施形態における脱離防止層 14 (図 3参照）と同様である。本 実施形態における上記以外の構成は、前述の第 10の実施形態と同様である。また、 本実施形態に係る配線基板 27の製造方法は、前述の第 11の実施形態に示す配線 基板の製造方法に対して、前述の第 6の実施形態に示す脱離防止層 14の形成方法 を付加したものである。本実施形態の効果は、前述の第 10の実施形態の効果に、前 述の第 5の実施形態の効果を付加したものである。
[0083] (第 14の実施形態）
次に、本発明の第 14の実施形態について説明する。図 11は、本実施形態に係る 配線基板を示す断面図である。図 11に示すように、本実施形態に係る配線基板 28 は、前述の第 10の実施形態に係る配線基板 21 (図 8参照）と比較して、端子パッド 2 3と複合バリアメタル層 5との間に密着強化層 12が設けられており、複合バリアメタル 層 5上に脱離防止層 14が設けられて 、る点が異なって 、る。密着強化層 12の構成 は、前述の第 3の実施形態における密着強化層 12 (図 2参照）と同様であり、脱離防 止層 14の構成は、前述の第 5の実施形態における脱離防止層 14 (図 3参照）と同様 である。本実施形態における上記以外の構成は、前述の第 10の実施形態と同様で ある。また、本実施形態に係る配線基板 28の製造方法は、前述の第 11の実施形態 に示す配線基板の製造方法に対して、前述の第 4の実施形態に示す密着強化層 12 の形成方法及び前述の第 6の実施形態に示す脱離防止層 14の形成方法を付加し たものである。本実施形態の効果は、前述の第 10の実施形態の効果に、前述の第 3 及び第 5の実施形態の効果を付加したものである。
[0084] (第 15の実施形態）
次に、本発明の第 15の実施形態について説明する。図 12は、本実施形態に係る 配線基板を示す断面図である。図 12に示すように、本実施形態に係る配線基板 29 は、前述の第 14の実施形態に係る配線基板 28 (図 11参照）と比較して、密着強化 層 12、複合バリアメタル層 5及び脱離防止層 14からなる積層膜の替わりに、複合バリ ァメタル層 17が設けられて 、る点が異なって 、る。複合バリアメタル層 17の構成は、 前述の第 8の実施形態における複合バリアメタル層 17 (図 7参照）と同様である。本実 施形態における上記以外の構成は、前述の第 10の実施形態と同様である。また、本 実施形態に係る配線基板 29の製造方法は、前述の第 11の実施形態に示す配線基 板の製造方法において、密着強化層 12、複合バリアメタル層 5及び脱離防止層 14 力 なる積層膜を形成する替わりに、前述の第 9の実施形態に示す方法によって、複 合バリアメタル層 17を形成するものである。本実施形態の効果は、前述の第 10の実 施形態の効果に、前述の第 8の実施形態の効果を付加したものである。
[0085] (第 16の実施形態）
次に、本発明の第 16の実施形態について説明する。図 13は、本実施形態に係る 半導体パッケージを示す断面図である。図 13に示すように、本実施形態に係る半導 体パッケージ 31においては、前述の第 1の実施形態に係る半導体装置 1が設けられ ており、この半導体装置 1が、配線基板 32に実装されている。なお、半導体装置 1の 構成は、前述の第 1の実施形態において説明したとおりである。
[0086] 一方、配線基板 32は従来の配線基板である。即ち、配線基板 32にお ヽては、例え ば榭脂からなる配線基板本体 22が設けられており、その表面に、例えば A1からなる 端子パッド 23が形成されている。また、配線基板本体 22の搭載面 22a上にソルダー レジスト 24が設けられており、ソルダーレジスト 24における端子パッド 23の直上域に は開口部 24aが形成されている。また、開口部 24a内、即ち端子パッド 23上には、 Ni Pからなるバリアメタル層 33が設けられている。
[0087] そして、配線基板 32のバリアメタル層 33上には半田バンプ 34が設けられており、 ノリアメタル層 33は、半田バンプ 34を介して、半導体装置 1の複合バリアメタル層 5 に接続されている。半田バンプ 34は例えば共晶 SnPbにより形成されている力 高温 SnPbにより形成されていてもよぐ又は SnAg系、 SnZn系、 SnAgCu系若しくは Sn Cu系等の鉛フリーハンダにより形成されていてもよい。
[0088] なお、半導体装置 1の製造方法は、前述の第 2の実施形態に係る製造方法と同じ である。また、半田バンプ 34による配線基板 32のノリアメタル層 33と半導体装置 1の 複合バリアメタル層 5との間の接続は、公知の半田接続プロセスを用いて行うことがで きる。本実施形態における動作及び効果は、前述の第 1の実施形態と同様である。
[0089] (第 17の実施形態）
次に、本発明の第 17の実施形態について説明する。図 14は、本実施形態に係る 半導体パッケージを示す断面図である。図 14に示すように、本実施形態に係る半導 体パッケージ 36は、前述の第 16の実施形態に係る半導体パッケージ 31と比較して 、複合バリアメタル層 5の表面に金属間化合物層 37が形成されており、この金属間化 合物層 37内にも低弾性率粒子 7が含有されている点が異なっている。金属間化合物 層 37は、複合バリアメタル層 5の金属母相 6を形成する NiPと、半田バンプ 34を形成 する半田とが合金化して形成されたものである。
[0090] 複合バリアメタル層 5上において半田バンプ 34を溶融させたときに、複合バリアメタ ル層 5の金属母相 6と半田バンプ 34の半田との間で合金化反応が起こり、金属間化 合物層 37が形成されると、落下等により衝撃が加わったときに、この金属間化合物層 37においてクラックが発生しやすくなり、断線の原因となる。し力しながら、金属間化 合物層 37内に低弾性率粒子 7が分散されていると、衝撃が加わったときに金属間化 合物層 37をクラックが一気に貫通することを防ぐことができ、断線を防止し、半導体 ノ ッケージの信頼性を高めることが可能である。この効果は、低弾性率粒子 7を衝撃 吸収能力が優れたシリコーン榭脂により形成した場合に最も大きいが、低弾性率粒 子 7をフッ素榭脂、アクリル榭脂、二トリル榭脂又はウレタン榭脂等の榭脂により形成 した場合にも得られる。
[0091] 本実施形態に係る半導体パッケージ 36の製造方法は、前述の第 16の実施形態に 係る半導体パッケージの製造方法において、低弾性率粒子 7が金属間化合物 37内 に多く含有されるように、低弾性率粒子 7のサイズを大きくして、金属間化合物 37内 に取り込まれる低弾性率粒子 7の粒子数は同じでも金属間化合物 37に占める低弹 性率粒子 7の体積率を高くしたり、無電解 NiPめっき液中の低弾性率粒子 7の含有 率を高くして、金属間化合物 37内に取り込まれる低弾性率粒子 7の粒子数を増加さ せたりすればよい。また、脱離防止層 14を省略したり、その厚さを薄くしたりすること によっても実現できる。
[0092] (第 18の実施形態）
次に、本発明の第 18の実施形態について説明する。図 15は、本実施形態に係る 半導体パッケージを示す断面図である。図 15に示すように、本実施形態に係る半導 体パッケージ 38は、前述の第 16の実施形態に係る半導体パッケージ 31と比較して 、半導体装置として前述の第 3の実施形態に係る半導体装置 11 (図 2参照）、即ち、 端子パッド 3と複合バリアメタル層 5との間に密着強化層 12が設けられた半導体装置 を設けている点が異なっている。本実施形態における上記以外の構成は、前述の第 16の実施形態と同様である。また、本実施形態に係る半導体パッケージ 38は、前述 の第 16の実施形態の製造方法に対して、前述の第 4の実施形態における密着強化 層 12の形成工程を付加することにより製造することができる。本実施形態における効 果は、前述の第 3の実施形態と同様である。
[0093] (第 19の実施形態）
次に、本発明の第 19の実施形態について説明する。図 16は、本実施形態に係る 半導体パッケージを示す断面図である。図 16に示すように、本実施形態に係る半導 体パッケージ 39は、前述の第 16の実施形態に係る半導体パッケージ 31と比較して 、半導体装置として前述の第 5の実施形態に係る半導体装置 13 (図 3参照）、即ち、 複合バリアメタル層 5上に脱離防止層 14が設けられた半導体装置を設けている点が 異なっている。本実施形態における上記以外の構成は、前述の第 16の実施形態と 同様である。また、本実施形態に係る半導体パッケージ 39は、前述の第 16の実施形 態の製造方法に対して、前述の第 6の実施形態における脱離防止層 14の形成工程 を付加することにより製造することができる。本実施形態における効果は、前述の第 5 の実施形態と同様である。
[0094] (第 20の実施形態） 次に、本発明の第 20の実施形態について説明する。図 17は、本実施形態に係る 半導体パッケージを示す断面図である。図 17に示すように、本実施形態に係る半導 体パッケージ 40は、前述の第 16の実施形態に係る半導体パッケージ 31と比較して 、半導体装置として前述の第 7の実施形態に係る半導体装置 15 (図 6参照）、即ち、 端子パッド 3と複合バリアメタル層 5との間に密着強化層 12が設けられ、複合バリアメ タル層 5上に脱離防止層 14が設けられた半導体装置を設けている点が異なっている 。本実施形態における上記以外の構成は、前述の第 16の実施形態と同様である。ま た、本実施形態に係る半導体パッケージ 40は、前述の第 16の実施形態の製造方法 に対して、前述の第 4の実施形態における密着強化層 12の形成工程、及び前述の 第 6の実施形態における脱離防止層 14の形成工程を付加することにより製造するこ とができる。本実施形態における効果は、前述の第 7の実施形態と同様である。
[0095] (第 21の実施形態）
次に、本発明の第 21の実施形態について説明する。図 18は、本実施形態に係る 半導体パッケージを示す断面図である。図 18に示すように、本実施形態に係る半導 体パッケージ 41は、前述の第 16の実施形態に係る半導体パッケージ 31と比較して 、半導体装置として前述の第 8の実施形態に係る半導体装置 16 (図 7参照）、即ち、 密着強化層 12、複合バリアメタル層 5及び脱離防止層 14の替わりに、低弾性率粒子 7の含有率を膜厚方向にお ヽて連続的に異ならせた複合バリアメタル層 17を備えた 半導体装置を設けている点が異なっている。本実施形態における上記以外の構成 は、前述の第 16の実施形態と同様である。また、本実施形態に係る半導体パッケ一 ジ 41は、前述の第 16の実施形態の製造方法に対して、密着強化層 12、複合バリア メタル層 5及び脱離防止層 14の形成工程の替わりに、前述の第 9の実施形態におけ る複合バリアメタル層 17の形成工程を実施することにより製造することができる。本実 施形態における効果は、前述の第 8の実施形態と同様である。
[0096] (第 22の実施形態）
次に、本発明の第 22の実施形態について説明する。図 19は、本実施形態に係る 半導体パッケージを示す断面図である。図 19に示すように、本実施形態に係る半導 体パッケージ 42は、前述の第 16の実施形態に係る半導体パッケージ 31と比較して 、半導体装置として前述の第 7の実施形態に係る半導体装置 15 (図 6参照）、即ち、 端子パッド 3と複合バリアメタル層 5との間に密着強化層 12が設けられ、複合バリアメ タル層 5上に脱離防止層 14が設けられた半導体装置を設け、配線基板として前述の 第 14の実施形態に係る配線基板 28 (図 11参照）、即ち、端子パッド 23と複合バリア メタル層 5との間に密着強化層 12が設けられ、複合バリアメタル層 5上に脱離防止層 14が設けられた配線基板が設けられている点が異なっている。本実施形態における 上記以外の構成は、前述の第 16の実施形態と同様である。
[0097] 本発明の半導体パッケージにおいては、半田バンプ 34を介して接続される半導体 装置及び配線基板のうち、少なくとも一方の端子パッド上に複合バリアメタル層 5が設 けられていれば応力を緩和する効果が得られるが、本実施形態のように、半導体装 置及び配線基板の双方の端子パッド上に複合バリアメタル層 5を設けることにより、よ り大きな応力緩和効果及び衝撃吸収効果を得ることができる。
[0098] なお、本発明に係る半導体パッケージは、前述の第 16乃至第 21の実施形態にお いて示したものに限定されず、前述の第 1、 3、 5、 7、 8の実施形態に係る各半導体 装置と、前述の第 10、 12乃至 15の実施形態に係る各配線基板とを、任意に組み合 わせることができる。また、前述の第 10、 12乃至 15の実施形態に係る各配線基板に 、従来の半導体装置を実装したものであってもよい。更に、半導体装置同士又は配 線基板同士を接続する組み合わせであってもよ 、。
[0099] (第 23の実施形態）
次に、本発明の第 23の実施形態について説明する。図 20は、本実施形態に係る 半導体パッケージを示す断面図である。図 20に示すように、本実施形態に係る半導 体パッケージ 43は、前述の第 22の実施形態に係る半導体パッケージ 42と比較して 、半田バンプ 34内に、榭脂製のコアボール 44の表面を半田層 45で被覆した半田ボ ール 46が設けられており、半田バンプ 34を形成する半田ペースト 47内にも、低弾性 率粒子 7が分散されている点が異なっている。本実施形態における上記以外の構成 は、前述の第 22の実施形態と同様である。
[0100] 本実施形態においては、半田バンプ 34内に榭脂製のコアボール 44及び低弾性率 粒子 7が設けられていることにより、半田バンプ 34自体の強度は低下するものの、複 合バリアメタル層 5内の低弾性率粒子 7並びに半田バンプ 34内のコアボール 44及び 低弾性率粒子 7が変形することにより、熱応力及び落下衝撃等に伴う変位をより効果 的に吸収することができる。従って、半田バンプ 34が比較的大きぐ半田バンプ 34自 体の強度がある程度確保できている場合には、本実施形態を適用することにより、半 導体パッケージの接続信頼性をより一層向上させることができる。
[0101] (第 24の実施形態）
次に、本発明の第 23の実施形態について説明する。本実施形態に係る電子機器 は、前述の第 1、 3、 5、 7、 8の実施形態に係る半導体装置、前述の第 10、 12乃至 1 5の実施形態に係る配線基板、及び前述の第 16乃至 23の実施形態に係る半導体 パッケージのうち、いずれかを備えた電子機器である。本実施形態に係る電子機器 は、例えば、携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インター ポーザー又はモジュールである。本実施形態によれば、熱応力緩和性及び耐落下 衝撃性が優れ信頼性が高い電子機器を得ることができる。
産業上の利用可能性
[0102] 本発明は、携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インター ポーザー、モジュール等の電子機器に好適に利用することができる。特に、落下の可 能性が高い携帯用の電子機器に好適に利用することができる。

Claims

請求の範囲
[1] 表面に端子パッドが設けられた半導体チップと、前記端子パッド上に設けられたバリ ァメタル層と、を有し、前記ノリアメタル層力 導電性材料からなる母相と、この母相 中に分散され前記母相よりも弾性率が低 ヽ材料カゝらなる複数の低弾性率粒子と、を 有することを特徴とする半導体装置。
[2] 前記端子パッドと前記バリアメタル層との間に設けられ導電性材料力 なる密着強化 層を有することを特徴とする請求項 1に記載の半導体装置。
[3] 前記密着強化層が前記母相を形成する導電性材料と同じ材料により形成されている ことを特徴とする請求項 2に記載の半導体装置。
[4] 前記バリアメタル層上に設けられ導電性材料からなる脱離防止層を有することを特徴 とする請求項 1に記載の半導体装置。
[5] 前記脱離防止層が前記母相を形成する導電性材料と同じ材料により形成されている ことを特徴とする請求項 4に記載の半導体装置。
[6] 前記バリアメタル層における前記低弾性率粒子の含有率が前記バリアメタル層の膜 厚方向において連続的に変化しており、前記バリアメタル層の下層部及び上層部に おける前記低弾性率粒子の含有率が、前記下層部と前記上層部との間の中間部に おける前記低弾性率粒子の含有率よりも低くなつて 、ることを特徴とする請求項 1に 記載の半導体装置。
[7] 前記母相を形成する導電性材料が、 Ni、 Cu、 Fe、 Co、 Pdからなる群力 選択され た 1種の金属又は 1種以上の金属を含む合金であることを特徴とする請求項 1乃至 6 の!、ずれか 1項に記載の半導体装置。
[8] 前記母相を形成する導電性材料が NiPであることを特徴とする請求項 7に記載の半 導体装置。
[9] 前記低弾性率粒子が、シリコーン榭脂、フッ素榭脂、アクリル榭脂、二トリル榭脂及び ウレタン榭脂からなる群力 選択された 1種又は 2種以上の榭脂により形成されている ことを特徴とする請求項 1乃至 8のいずれか 1項に記載の半導体装置。
[10] 表面に端子パッドが設けられた配線基板本体と、前記端子パッド上に設けられたバリ ァメタル層と、を有し、前記ノリアメタル層力 導電性材料からなる母相と、この母相 中に分散され前記母相よりも弾性率が低 ヽ材料カゝらなる複数の低弾性率粒子と、を 有することを特徴とする配線基板。
[11] 前記端子パッドと前記バリアメタル層との間に設けられ導電性材料力 なる密着強化 層を有することを特徴とする請求項 10に記載の配線基板。
[12] 前記密着強化層が前記母相を形成する導電性材料と同じ材料により形成されている ことを特徴とする請求項 11に記載の配線基板。
[13] 前記バリアメタル層上に設けられ導電性材料からなる脱離防止層を有することを特徴 とする請求項 10に記載の配線基板。
[14] 前記脱離防止層が前記母相を形成する導電性材料と同じ材料により形成されている ことを特徴とする請求項 13に記載の配線基板。
[15] 前記バリアメタル層における前記低弾性率粒子の含有率が前記バリアメタル層の膜 厚方向において連続的に変化しており、前記バリアメタル層の下層部及び上層部に おける前記低弾性率粒子の含有率が、前記下層部と前記上層部との間の中間部に おける前記低弾性率粒子の含有率よりも低くなつていることを特徴とする請求項 10に 記載の配線基板。
[16] 前記母相を形成する導電性材料が、 Ni、 Cu、 Fe、 Co、 Pdからなる群力 選択され た 1種の金属又は 1種以上の金属を含む合金であることを特徴とする請求項 10乃至 15のいずれか 1項に記載の配線基板。
[17] 前記母相を形成する導電性材料が NiPであることを特徴とする請求項 16に記載の 配線基板。
[18] 前記低弾性率粒子が、シリコーン榭脂、フッ素榭脂、アクリル榭脂、二トリル榭脂及び ウレタン榭脂からなる群力 選択された 1種又は 2種以上の榭脂により形成されている ことを特徴とする請求項 10乃至 17のいずれか 1項に記載の配線基板。
[19] 配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッ ドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記半導体装置 力 請求項 1乃至 9のいずれ力 1項に記載の半導体装置であることを特徴とする半導 体ノ ッケージ。
[20] 配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッ ドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記配線基板が、 請求項 10乃至 18のいずれか 1項に記載の配線基板であることを特徴とする半導体 ノ ッケ^ ~"シ。
[21] 配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッ ドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記半導体装置 力 請求項 1乃至 9のいずれか 1項に記載の半導体装置であり、前記配線基板が、請 求項 10乃至 18のいずれか 1項に記載の配線基板であることを特徴とする半導体パ ッケーン。
[22] 前記バリアメタル層と前記半田バンプとの間に、前記母相を形成する導電性材料と 前記半田バンプを形成する半田とが合金化して形成された金属間化合物層が形成 されており、前記金属間化合物層中にも前記低弾性率粒子が分散されて 、ることを 特徴とする請求項 19乃至 21のいずれか 1項に記載の半導体パッケージ。
[23] 前記半田バンプ中に配置された榭脂部材を有することを特徴とする請求項 19乃至 2 2の!、ずれ力 1項に記載の半導体パッケージ。
[24] 請求項 19乃至 23のいずれか 1項に記載の半導体パッケージを有することを特徴と する電子機器。
[25] 携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インターポーザー又 はモジュールであることを特徴とする請求項 24に記載の電子機器。
[26] 半導体ウェハの表面に形成された端子パッドに、低弾性率粒子を含有しためっき液 によりめつきを施すことにより、導電性材料カゝらなる母相中に前記母相よりも弾性率が 低い材料力 なる複数の低弾性率粒子が分散されたノリアメタル層を形成する工程 と、前記半導体ウェハをダイシングして複数の半導体チップに切り分ける工程と、を 有することを特徴とする半導体装置の製造方法。
[27] 前記ノ リアメタル層を形成する工程において、 1つのめつき浴中に前記半導体ウェハ を浸漬し、前記ノリアメタル層の堆積中に前記めつき浴の温度、 pH又は撹拌条件を 変化させることにより、前記バリアメタル層における前記低弾性率粒子の含有率を前 記バリアメタル層の膜厚方向にお!ヽて連続的に変化させ、前記バリアメタル層の下層 部及び上層部における前記低弾性率粒子の含有率を、前記下層部と前記上層部と の間の中間部における前記低弾性率粒子の含有率よりも低くすることを特徴とする請 求項 26に記載の半導体装置の製造方法。
[28] 前記ノリアメタル層を形成する工程が、前記めつき浴の温度を第 1の温度として前記 ノリアメタル層の堆積を行う工程と、前記めつき浴の温度を前記第 1の温度力 この 第 1の温度よりも高い第 2の温度に変化させて前記バリアメタル層の堆積を行う工程と 、前記めつき浴の温度を前記第 2の温度からこの第 2の温度よりも低い第 3の温度に 変化させて前記バリアメタル層の堆積を行う工程と、を有することを特徴とする請求項 27に記載の半導体装置の製造方法。
[29] 配線基板本体の表面に形成された端子パッドに、低弾性率粒子を含有しためっき液 によりめつきを施すことにより、導電性材料カゝらなる母相中に前記母相よりも弾性率が 低い材料力 なる複数の低弾性率粒子が分散されたノリアメタル層を形成する工程 を有することを特徴とする配線基板の製造方法。
[30] 前記ノリアメタル層を形成する工程において、 1つのめつき浴中に前記配線基板本 体を浸漬し、前記バリアメタル層の堆積中に前記めつき浴の温度、 pH又は撹拌条件 を変化させることにより、前記ノリアメタル層における前記低弾性率粒子の含有率を 前記バリアメタル層の膜厚方向にお！ヽて連続的に変化させ、前記バリアメタル層の下 層部及び上層部における前記低弾性率粒子の含有率を、前記下層部と前記上層部 との間の中間部における前記低弾性率粒子の含有率よりも低くすることを特徴とする 請求項 29に記載の配線基板の製造方法。
[31] 前記ノリアメタル層を形成する工程が、前記めつき浴の温度を第 1の温度として前記 ノリアメタル層の堆積を行う工程と、前記めつき浴の温度を前記第 1の温度力 この 第 1の温度よりも高い第 2の温度に変化させて前記バリアメタル層の堆積を行う工程と 、前記めつき浴の温度を前記第 2の温度からこの第 2の温度よりも低い第 3の温度に 変化させて前記バリアメタル層の堆積を行う工程と、を有することを特徴とする請求項 30に記載の配線基板の製造方法。
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