KR100313706B1 - 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법에 관한 것으로서, 구리 재배선층이 쉽게 산화되어 중합체층과의 접착력이 저하되는 종래기술의 문제점을 해결하기 위한 것인 바, 본 발명에 의하여 제공되는 웨이퍼 레벨 칩 사이즈 패키지는 구리 재배선층과 상부 중합체층 사이에 형성되는 장벽 금속층을 포함하며, 크롬 또는 니켈을 구리 재배선층 위에 도금하여 장벽 금속층을 형성한다. 장벽 금속층은 단일 도금층 또는 두 개의 도금층이 가능하며, 도금층의 표면을 실란계 또는 아졸계 화학용액으로 처리하여 금속 중간 복합층이 형성되도록 할 수 있다. 도금 방법은 전해도금이 바람직하며, 장벽 금속층의 두께는 0.1㎛ 내지 50㎛이다. 본 발명은 재배치를 이용하여 웨이퍼 상태에서 제조되는 칩 사이즈 패키지에 적용되며, 구리 재배선층의 산화를 억제하고 구리층과 중합체층 사이의 접착력을 유지할 수 있어 신뢰성 측면에서 우수한 효과를 가질 뿐만 아니라, 추가 장비나 공정이 필요하지 않아 가격경쟁력 측면에서 우수하고, 장벽 금속층이 기존의 금속기저층의 기능을 대신할 수 있는 효과가 있다.

Description

재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 {Redistributed Wafer Level Chip Size Package And Method For Manufacturing The Same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 재배치를 이용하여 웨이퍼 상태에서 제조되는 칩 사이즈 패키지와 그 제조방법에 관한 것이다.
전자 산업에 있어서 기술 개발의 주요 추세 중의 하나는 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에 있어서도 패키지의 크기를 칩 수준으로 축소하는 것이 주요 관심사 중의 하나이며, 특히 재배치(redistribution, 또는재배선(rerouting)이라고도 함) 기술을 이용하여 웨이퍼 상태에서 칩 사이즈 패키지를 구현하고자 하는 것이 최근의 경향이다.
흔히 '웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)'라고 불리기도 하는 이 패키지 유형은 플립 칩(flip chip)의 일종으로서, 칩에 형성된 알루미늄 패드로부터 다른 위치의 보다 큰 패드로 배선을 유도하는 재배치 기술을 사용하게 된다. 재배치된 패드에는 솔더 볼(solder ball)과 같은 외부접속용 단자가 형성되며, 일련의 패키지 제조 공정들이 웨이퍼 상태에서 일괄적으로 이루어진다.
잘 알려져 있는 바와 같이, 반도체 웨이퍼는 실리콘과 같은 반도체 기판에 형성된 수십개 또는 수백개의 집적회로 칩들을 포함하고 있다. 도 1은 웨이퍼(10)를 개략적으로 도시하고 있으며, 도 2는 도 1에 도시된 웨이퍼의 일부(A부분)를 확대하여 보여주고 있다. 도 1과 도 2에 나타나 있듯이, 각각의 집적회로 칩(20)들은 절단영역(14)에 의하여 서로 구분되며, 전기신호의 입출력 단자 역할을 하는 칩 패드(22)들이 각각의 칩(20)마다 형성되어 있다. 칩 패드(22)를 제외한 칩 표면에는 질화막과 같은 보호막(24)이 덮여 있다.
웨이퍼(10) 상태에서 제조된 칩 사이즈 패키지(30)는 도 3에 도시된 것과 같은 평면 배치를 갖는다. 도 3에 도시된 외부접속단자(36)는 도 2에 도시된 칩 패드(22)와 위치가 서로 다름을 알 수 있다. 전술한 바와 같이, 재배선을 통하여 외부접속단자(36)가 형성되는 패드의 위치를 재배치하기 때문이다. 웨이퍼 상태에서 패키지 제조가 완료되면, 절단영역(14)을 따라 웨이퍼(10)를 절단하여 칩 단위의개별 패키지(30) 완제품을 얻게 된다.
종래의 재배치 웨이퍼 레벨 칩 사이즈 패키지(30)의 수직 구조가 도 4에 나타나 있다. 도 4는, 이해를 돕기 위하여, 1개의 칩 패드(22)와 1개의 외부접속단자(36)의 연결 구조를 중심으로 패키지의 일부를 도시한 것이며, 패키지 전체의 단면 구조를 나타낸 것은 아니다. 이는 본 발명에 대한 참조 도면의 경우에도 마찬가지이다.
도 4에 도시된 바와 같이, 반도체 기판(12) 상부에는 칩 패드(22)와 보호막(24)이 형성되어 있다. 보호막(24) 위에는 응력 완충과 전기 절연을 위한 중합체층(31)이 형성되며, 금속기저층(32)이 칩 패드(22)와 중합체층(31) 위에 증착된다. 금속기저층(32) 위에는 재배선층(33)이 형성되며, 재배선층(33) 위로 다시 두번째 중합체층(34)이 형성된다. 재배선층(33) 상부의 중합체층(34)은 재배선층(33)을 외부로부터 보호하기 위한 것이다. 중합체층(34)의 일부를 제거하여 외부로 노출시킨 재배선층(33)에는 금속기저층(35)과 외부접속단자(36)가 형성된다.
일반적으로 재배선층(33)으로는 전기적 특성이 우수한 구리를 사용한다. 그러나, 구리는 잘 알려진 바와 같이 대기 중의 산소와 쉽게 반응할 뿐만 아니라, 중합체층의 경화 공정과 같은 고온 조건하에서 쉽게 표면이 산화된다. 구리의 이러한 성질은 다른 물질과의 접착력을 떨어뜨리는 요인으로 작용한다. 특히, 도 4에 도시된 웨이퍼 레벨 칩 사이즈 패키지(30)의 구조에서는 구리 재배선층(33)과 상부 중합체층(34) 사이의 접착력 저하가 문제가 되며, 이는 패키지의 신뢰성을 악화시키는 원인 중의 하나이다.
따라서, 본 발명의 목적은 구리 재배선층과 상부 중합체층 사이의 접착력을 향상시켜 신뢰성을 높일 수 있는 웨이퍼 레벨 칩 사이즈 패키지와 그 제조방법을 제공하고자 하는 것이다.
도 1은 반도체 웨이퍼를 개략적으로 도시한 평면도이다.
도 2는 도 1의 'A' 부분을 확대하여 나타낸 평면도이다.
도 3은 웨이퍼 상태에서 제조된 칩 사이즈 패키지를 나타낸 평면도이다.
도 4는 종래의 재배치 웨이퍼 레벨 칩 사이즈 패키지를 나타낸 단면도이다.
도 5 내지 도 12는 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법의 제1 실시예를 나타낸 단면도이다.
도 13은 본 발명의 제조방법에 사용되는 도금 장치의 개략도이다.
도 14는 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제2 실시예를 나타낸 단면도이다.
도 15 내지 도 17은 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법의 제3 실시예를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 40: 반도체 웨이퍼(semiconductor wafer)
12, 42: 반도체 기판(semiconductor substrate)
14: 절단영역(scribe line)
20: 집적회로 칩(integrated circuit chip)
22, 44: 칩 패드(chip pad)
24, 46: 보호막(passivation)
30, 70, 90, 100: 패키지(package)
31, 34, 48, 56: 중합체층(polymer layer)
32, 35, 50, 60, 94, 104: 금속기저층(under barrier[bump] metal; UBM)
33, 52: 구리 재배선층(copper redistributed lane)
36, 62: 외부접속단자(external connecting electrode)
54, 92, 102: 장벽 금속층(barrier metal)
80: 도금 장치(electroplating apparatus)
102b: 금속 중간 복합층(metal inner complex)
상기 목적을 달성하기 위하여, 본 발명은 구리 재배선층과 상부 중합체층 사이에 장벽 금속층이 형성된 웨이퍼 레벨 칩 사이즈 패키지와 그 제조방법을 제공한다. 장벽 금속층을 이루는 물질은 구리의 산화를 억제하고 구리 재배선층 및 중합체층과의 접착력이 우수한 크롬 또는 니켈이 바람직하며, 예컨대 도금 방법으로 형성한다.
본 발명의 실시예에 따르면, 장벽 금속층은 크롬 또는 니켈의 단일 도금층도 가능하며, 니켈층을 먼저 도금한 후 크롬층을 순차적으로 도금하는 방법도 가능하다. 또한, 단일 도금층의 표면을 실란계 또는 아졸계 화학용액으로 처리하여 금속 중간 복합층이 형성되도록 할 수도 있다. 도금에 의하여 형성되는 장벽 금속층의 두께는 0.1㎛ 내지 50㎛이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
도 5 내지 도 12는 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법의 제1 실시예를 나타낸 단면도이다. 도 5에 도시된 바와 같이, 반도체 웨이퍼(40)는 예컨대 실리콘과 같은 반도체 기판(42)에 형성된 칩 패드(44)와보호막(46)을 포함한다. 칩 패드(44)는 대개 알루미늄과 같은 금속으로 이루어지고, 보호막(46)은 질화막과 같은 물질로 형성되며 칩 패드(44)를 제외한 웨이퍼(40)의 전 표면을 덮는다. 이상의 웨이퍼(40) 구조는 일반적인 웨이퍼와 다를 바 없다.
본 실시예에 따라 웨이퍼 상태에서 패키지를 제조하는 첫 단계는 중합체층 (polymer layer)을 형성하는 단계이다. 도 6에 도시된 바와 같이, 중합체층(48)은 웨이퍼 표면의 보호막(46) 위에 형성되며, 칩 패드(44)에는 형성되지 않는다. 중합체층(48)은 열응력을 흡수, 완화하는 완충역할과 전기적인 절연기능을 담당한다. 중합체층(48)으로 사용되는 물질은 주로 폴리이미드(polyimide), 폴리벤즈옥사졸 (polybenzoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 에폭시 (epoxy)류 등이며, 이러한 물질을 웨이퍼 전면에 도포한 후 칩 패드에 해당되는 부분(49)을 제거하면 중합체층(48)이 형성된다. 이는 통상적인 스핀 코팅(spin coating) 방법과 포토(photo) 공정을 통하여 가능하며, 주지의 사실이므로 자세한 설명을 생략한다. 중합체층 (48)의 두께는 대략 2~50㎛이며, 약 300℃에서 2시간 가량 경화된다.
다음 단계는 금속기저층(under barrier[bump] metal; UBM)을 형성하는 단계이다. 금속기저층은 잘 알려진 바와 같이 접착, 확산방지, 도금토대 등의 기능을 하며, 스퍼터링(sputtering) 방법으로 형성된다. 스퍼터링에 의하여 증착된 금속기저층(50)이 도 7에 도시되어 있다. 예를 들어, 티타늄/구리(Ti/Cu)와 같은 금속층의 조합이 금속기저층(50)을 형성하며, 그 밖의 다른 금속들의 다양한 조합들이필요에 따라 사용될 수 있다.
금속기저층(50)의 증착이 완료되면, 구리 재배선층(copper redistributed lane)이 형성된다. 전술한 바와 같이, 재배선층(52)은 패드의 재배치를 위한 배선 패턴이며, 도 8에 도시된 바와 같이 칩 패드(44)와 전기적으로 연결된다. 재배선층(52)을 형성하기 위해서는, 먼저 감광막(photoresist)을 입히고 원하는 패턴을 형성한 후 구리를 도금한다. 비록 도면에 도시되지는 않았지만, 감광막 패턴의 사용은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 당연히 알 수 있는 것이다. 구리 재배선층(52)을 도금할 때 도금 전극으로 금속기저층(50)이 이용되며, 구리 재배선층(52)의 두께는 5㎛ 내외이다.
재배선층(52)의 형성 후, 본 발명의 특징부인 장벽 금속층(barrier metal)의 도금 단계가 이어진다. 도 9에 도시된 바와 같이, 장벽 금속층(54)은 구리 재배선층(52) 위에 형성되며, 본 실시예의 경우 도금에 의하여 형성된 단일층이다. 장벽 금속층(54)은 구리의 산화를 억제하고 구리 및 중합체와의 접착력이 우수한 금속으로 이루어지며, 크롬(chrome) 또는 니켈(nickel)이 바람직한 예이다.
도금 방법은 전해도금(electroplating)이 바람직하게 사용될 수 있지만, 도금 물질에 따라서는 무전해도금(electrolessplating)도 가능하다. 전해도금에 의하여 장벽 금속층(54)을 형성할 경우, 앞서 재배선층(52)의 도금에 사용되었던 도금 전극(즉, 금속기저층(50))과 감광막 패턴이 장벽 금속층(54)의 도금에도 사용될 수 있다. 따라서, 장벽 금속층(54)의 도금에 추가로 필요한 장비나 공정은 없다. 이는 본 발명이 가지는 여러 장점 중의 하나이다. 또한, 도금 공정은 장벽금속층(54)의 형성 속도도 빠르고, 균일한 층을 얻을 수 있기 때문에 양호한 전기적 특성을 지니는 장점이 있다.
장벽 금속층(54)의 전해도금 방법을 간략하면, 도 13에 도시된 것과 같은 도금 장치(80)를 이용하여 웨이퍼(40)에 대한 일괄 도금을 진행한다. 도금조(82; plating bath)에는 도금하고자 하는 물질에 따라 선택된 전해질(84; electrolyte)이 들어 있으며, 전원(86; power supply)의 양극에 각각 연결된 웨이퍼(40)와 도금 전극(88; plating electrode)을 도금조(82)에 담근다. 웨이퍼(40)의 전면에 형성된 금속기저층(도 9의 50)이 나머지 도금 전극으로 이용되며, 감광막 패턴을 통하여 노출된 구리 재배선층(도 9의 52) 위에 장벽 금속층(도 9의 54)이 도금된다. 도금에 의하여 형성되는 장벽 금속층(54)의 두께는 0.1㎛ 내지 50㎛이다.
도금이 완료되면, 감광막 패턴을 제거하고 장벽 금속층(54)이 도금된 재배선층(52)을 마스크로 하여 금속기저층(50)을 식각한다. 따라서, 도 10에 도시된 바와 같이 재배선층(52) 하부에만 금속기저층(50)이 남게 된다.
이어서, 도 11에 도시된 바와 같이 두번째 중합체층(56)을 형성한다. 이 상부 중합체층(56)은 외부 환경으로부터 구리 재배선층(52)을 보호하는 역할을 하며, 재배선층(52) 하부의 중합체층(48)과 재질 및 형성방법이 동일하다. 즉, 폴리이미드 등의 물질을 도포한 후 포토 공정을 이용하여 일정 부분을 제거하여 외부접속단자가 위치하게 될 패드(58)를 형성한다.
외부접속단자를 형성하기 전에 패드(58) 부위에는 금속기저층이 형성된다. 도 12에 도시된 바와 같이, 금속기저층(60) 위에 솔더 볼과 같은 외부접속단자(62)가 형성되면 웨이퍼 상태에서의 패키지(70) 제조가 완료된 것이다. 계속해서 웨이퍼의 절단영역(도 3의 14, scribe line)을 따라 절단하게 되면 칩 단위로 분리된 개별 패키지들이 얻어진다.
외부접속단자(62) 밑에 형성된 금속기저층(60)의 경우, 니켈(Ni), 금(Au), 티타늄(Ti), 구리(Cu), 팔라듐(Pd), 크롬(Cr), 알루미늄(Al) 등의 여러 금속들을 다양하게 조합하여 형성할 수 있다. 그러나, 본 발명에 의한 장벽 금속층(54)이 금속기저층의 기능도 동시에 수행하기 때문에, 별도로 형성해야 될 금속기저층(60)의 수는 그만큼 줄어드는 이점이 있다.
외부접속단자(62)의 바람직한 예는 솔더 볼(solder ball)이지만, 구리, 금, 니켈 등의 금속 범프도 사용할 수 있다. 금속 범프의 경우 도금 방법에 의하여 형성되지만, 솔더 볼은 여러가지 방법에 의하여 형성될 수 있다. 예를 들어, 도금 외에도 볼 배치(ball placement), 스텐실 프린팅(stencil printing)과 같이 다양한 방법을 사용할 수 있으며, 최종적으로 리플로우(reflow)를 거쳐 볼의 형성을 완료한다. 솔더 볼의 직경은 대략 400㎛에 이른다.
본 발명에 따른 장벽 금속층은 두 개의 도금층으로 이루어질 수도 있다. 이와 같은 예의 패키지(90)가 도 14에 나타나 있다. 장벽 금속층(92)을 이루는 금속은 앞서 제1 실시예의 경우와 마찬가지로 크롬, 니켈 등이 사용된다. 예를 들어, 니켈층(92a)을 먼저 도금한 후 그 위에 크롬층(92b)을 도금하여 장벽 금속층(92)을 만든다. 일반적으로는 전해도금 방법이 사용되지만, 예를 들어 니켈과 같은 금속은 무전해도금도 가능하다. 본 실시예와 같이 장벽 금속층(92)을 두 개의 서로 다른 금속층(92a, 92b)으로 형성하게 되면, 외부접속단자(62) 하부의 금속기저층(94)은 한 개의 층으로도 충분하다. 예를 들어, 금으로 이루어진 단일 금속층(94)만으로도 충분하다.
도 15 내지 도 17은 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법의 제3 실시예를 도시하고 있다. 본 실시예의 특징은 도금에 의해서만 장벽 금속층을 형성하는 것이 아니라, 금속층의 화학처리 과정도 포함한다는 점이다.
도 15를 참조하면, 구리 재배선층(52) 바로 위에 있는 금속층(102a)은 도금에 의하여 형성되고, 그 위의 상부층(102b)은 화학용액에 의한 표면처리에 의하여 형성된다. 금속 표면의 화학처리에 의하여 생성되는 상부층(102b)은 소위 금속 중간 복합층(metal inner complex)이다. 즉, 도금층(102a)의 표면을 화학용액 속에 담그면, 화학용액은 도금층(102a) 표면과 반응하여 금속 표면의 물리적, 화학적 성질을 변화시켜 내부식성(anticorrosion)을 증대시킨다.
본 실시예에 사용되는 화학용액은 실란(silane)계 또는 아졸(azole)계 화학물이다. 실란계로서 사용가능한 화합물은 비닐트리아세톡시 실란(Vinyltriacetoxy silane), 비닐트리클로로 실란(Vinyltrichloro silane), 비닐트리메톡시 실란(Vinyltrimethoxy silane), 비닐트리에톡시 실란(Vinyltriethoxy silane), 비닐트리스(β-메톡시 에톡시) 실란(Vinyltris(β-methoxy ethoxy) silane), N-β(아미노에틸)γ-아미노 프로필 메틸 디메톡시 실란(N-β(Amino ethyl)γ-Amino propyl methyl dimethoxy silane), N-β(아미노에틸)γ-아미노 프로필 트리메톡시 실란(N-β(Amino ethyl)γ-Amino propyl trimethoxy silane), N-β(아미노에틸)γ-아미노 프로필 트리에톡시 실란(N-β(Amino ethyl)γ-Amino propyl triethoxy silane), γ-아미노 프로필 트리메톡시 실란(γ-Amino propyl trimethoxy silane), γ-아미노 프로필 트리에톡시 실란(γ-Amino propyl triethoxy silane), N-페닐-γ-아미노 프로필 트리메톡시 실란(N-Phenyl-γ-Amino propyl trimethoxy silane) 및 γ-클로로 프로필 트리메톡시 실란(γ-Chloro propyl trimethoxy silane)이다.
이 중에서 특히 비닐트리아세톡시 실란(Vinyltriacetoxy silane)과 N-β(아미노에틸)γ-아미노 프로필 트리에톡시 실란(N-β(Amino ethyl)γ-Amino propyl triethoxy silane)이 바람직하게 사용될 수 있다.
아졸계로서 사용이 가능한 화합물은 폴리벤즈이미다졸(Polybenzimidazole), 벤조트리아졸(Benzotriazole), 8-아자아데닌(8-Azaadenine), 5-카르복시 벤조트리졸(5-Carboxylic benzotrizole)이다. 이 중에서 특히 폴리벤즈이미다졸 (Polybenzimidazole)이 바람직하게 사용될 수 있다.
상온에서 2~3분간 화학용액 속에 도금층(102a)을 담그면 금속 중간 복합층(102b)이 생성되며, 폴리벤즈이미다졸(Polybenzimidazole)과 같은 몇몇 물질의 경우에는 약 80℃ 내외의 온도가 바람직하다. 도금층 표면을 화학처리하고 나면, 도 16에 도시된 바와 같이 두번째 중합체층(56)을 형성한다. 전술한 바와 마찬가지로, 중합체층(56)의 일부는 포토 공정을 통하여 제거되며 외부접속단자용 패드(58)가 형성된다. 이 때 금속 중간 복합층(102b)의 일부도 같이 제거되며, 도 17과 같이 금속기저층(104)이 형성된다.
본 발명의 제3 실시예에 의한 패키지(100)는 도금에 의하여 형성되는 금속층(102a) 외에도 도금층(102a)의 표면 처리에 의한 금속 중간 복합층(102b)을 더 포함한다. 금속 중간 복합층(102b)은 화학용액이 도금층(102a) 표면과 반응하여 내부식성을 증대시킨 층이므로, 구리 재배선층(52)과 중합체층(56) 사이의 접착력을 향상시켜 장벽 금속층으로서의 역할을 담당할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지는 구리 재배선층과 상부 중합체층 사이에 장벽 금속층이 형성되기 때문에, 중합체층의 경화 공정과 같은 고온 조건하에서도 구리 재배선층의 산화가 억제되고, 구리층과 중합체층 사이의 접착력을 유지할 수 있어 신뢰성 측면에서 우수한 효과를 가진다.
또한, 도금 방법에 의하여 장벽 금속층을 형성하기 때문에 추가 장비나 공정이 요구되지 않으며, 우수한 가격경쟁력을 확보할 수 있다. 오히려, 장벽 금속층이 기존의 금속기저층의 기능을 대신할 수도 있기 때문에, 금속기저층의 형성 단계를 줄이거나 생략할 수 있는 효과도 있다. 아울러, 도금 공정은 장벽 금속층의 형성 속도도 빠르고, 균일한 층을 얻을 수 있기 때문에 양호한 전기적 특성을 지닌다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다. 본 발명의 범위는 다음의 특허청구범위에 나타난다.

Claims (15)

  1. 반도체 기판과, 상기 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들을 포함하는 반도체 칩과;
    상기 보호막 위에 형성되는 제1 중합체층과;
    상기 칩 패드와 상기 제1 중합체층 위에 소정의 패턴으로 형성되는 제1 금속기저층과;
    상기 제1 금속기저층 위에 형성되며 상기 칩 패드와 전기적으로 연결되는 구리 재배선층과;
    상기 제1 중합체층과 상기 구리 재배선층 위에 형성되는 제2 중합체층과;
    상기 제2 중합체층 사이로 노출된 상기 구리 재배선층의 일부에 형성되어 전기적으로 연결되는 외부접속단자를 포함하며,
    특히 상기 구리 재배선층 위에 형성되는 장벽 금속층을 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 장벽 금속층은 크롬 도금층 또는 니켈 도금층인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  3. 제 1 항에 있어서, 상기 장벽 금속층은 니켈 도금층과 크롬 도금층인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  4. 제 2 항에 있어서, 상기 장벽 금속층은 상기 크롬 도금층 또는 니켈 도금층의 표면을 실란계 또는 아졸계 화학용액으로 처리하여 생성되는 금속 중간 복합층을 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  5. 제 1 항에 있어서, 상기 장벽 금속층의 두께는 0.1㎛ 내지 50㎛인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  6. 제 1 항에 있어서, 상기 외부접속단자 아래에 형성된 제2 금속기저층을 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  7. 제 1 항에 있어서, 상기 제1 중합체층과 상기 제2 중합체층은 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐 (benzocyclobutene; BCB), 및 에폭시(epoxy)류 중에서 어느 하나인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  8. (a) 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들을 포함하는 반도체 웨이퍼를 제공하는 단계와;
    (b) 상기 보호막 위에 제1 중합체층을 형성하는 단계와;
    (c) 상기 칩 패드와 상기 제1 중합체층 위에 제1 금속기저층을 형성하는 단계와;
    (d) 상기 제1 금속기저층 위에 소정의 패턴으로 형성되고, 상기 칩 패드와 전기적으로 연결되는 구리 재배선층을 형성하는 단계와;
    (e) 상기 구리 재배선층 위에 장벽 금속층을 형성하는 단계와;
    (f) 상기 구리 재배선층 외부로 노출된 상기 제1 금속기저층을 제거하는 단계와;
    (g) 상기 제1 중합체층과 상기 구리 재배선층 위에 제2 중합체층을 형성하는 단계와;
    (h) 상기 제2 중합체층 사이로 노출된 상기 구리 재배선층의 일부에 외부접속단자를 형성하는 단계를 포함하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  9. 제 8 항에 있어서, 상기 (e) 장벽 금속층의 형성단계는 크롬 또는 니켈을 도금하는 단계인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  10. 제 8 항에 있어서, 상기 (e) 장벽 금속층의 형성단계는 니켈을 먼저 도금한 후 순차적으로 크롬을 도금하는 단계인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  11. 제 9 항에 있어서, 상기 (e) 장벽 금속층의 형성단계는 상기 크롬 또는 니켈의 도금단계 후 도금층의 표면을 실란계 또는 아졸계 화학용액으로 처리하여 금속 중간 복합층을 생성하는 단계를 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  12. 제 11 항에 있어서, 상기 실란계 화학용액은 비닐트리아세톡시 실란 (Vinyltriacetoxy silane), 비닐트리클로로 실란(Vinyltrichloro silane), 비닐트리메톡시 실란(Vinyltrimethoxy silane), 비닐트리에톡시 실란(Vinyltriethoxy silane), 비닐트리스(β-메톡시 에톡시) 실란(Vinyltris(β-methoxy ethoxy) silane), N-β(아미노에틸)γ-아미노 프로필 메틸 디메톡시 실란(N-β(Amino ethyl)γ-Amino propyl methyl dimethoxy silane), N-β(아미노에틸)γ-아미노 프로필 트리메톡시 실란(N-β(Amino ethyl)γ-Amino propyl trimethoxy silane), N-β(아미노에틸)γ-아미노 프로필 트리에톡시 실란(N-β(Amino ethyl)γ-Amino propyl triethoxy silane), γ-아미노 프로필 트리메톡시 실란(γ-Amino propyl trimethoxy silane), γ-아미노 프로필 트리에톡시 실란(γ-Amino propyl triethoxy silane), N-페닐-γ-아미노 프로필 트리메톡시 실란(N-Phenyl-γ-Amino propyl trimethoxy silane), 및 γ-클로로 프로필 트리메톡시 실란(γ-Chloro propyl trimethoxy silane) 중에서 어느 하나인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  13. 제 11 항에 있어서, 상기 아졸계 화학용액은 폴리벤즈이미다졸 (Polybenzimidazole), 벤조트리아졸(Benzotriazole), 8-아자아데닌(8-Azaadenine), 및 5-카르복시 벤조트리졸(5-Carboxylic benzotrizole) 중에서 어느 하나인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  14. 제 8 항에 있어서, 상기 (h) 외부접속단자의 형성단계 전에 제2 금속기저층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  15. 제 8 항에 있어서, 상기 (h) 외부접속단자의 형성단계 후에 상기 반도체 웨이퍼를 절단하여 개별 패키지로 분리하는 단계를 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009158B1 (ko) 2008-07-03 2011-01-18 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US10199551B2 (en) 2016-12-08 2019-02-05 Samsung Electronics Co., Ltd. Semiconductor light-emitting device

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
SG99331A1 (en) * 2000-01-13 2003-10-27 Hitachi Ltd Method of producing electronic part with bumps and method of producing elctronic part
KR100561638B1 (ko) * 2000-01-21 2006-03-15 한국전자통신연구원 재배열 금속배선기술을 적용한 패키징 제조방법
JP2001230341A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体装置
KR100377127B1 (ko) * 2000-10-10 2003-03-26 임관일 웨이퍼 레벨 칩 사이즈 패키지 제조방법
US6664176B2 (en) * 2001-08-31 2003-12-16 Infineon Technologies Ag Method of making pad-rerouting for integrated circuit chips
JP3808365B2 (ja) * 2001-12-25 2006-08-09 シャープ株式会社 半導体装置およびその製造方法
US6593220B1 (en) * 2002-01-03 2003-07-15 Taiwan Semiconductor Manufacturing Company Elastomer plating mask sealed wafer level package method
KR100452819B1 (ko) * 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
US6596619B1 (en) * 2002-05-17 2003-07-22 Taiwan Semiconductor Manufacturing Company Method for fabricating an under bump metallization structure
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
JP3871609B2 (ja) * 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
CN1287435C (zh) * 2002-06-27 2006-11-29 松下电器产业株式会社 半导体装置及其制造方法
JP2004063672A (ja) * 2002-07-26 2004-02-26 Oki Electric Ind Co Ltd 有機絶縁膜の形成方法、及び半導体装置の製造方法
TW558782B (en) * 2002-09-10 2003-10-21 Siliconware Precision Industries Co Ltd Fabrication method for strengthened flip-chip solder bump
TWI244184B (en) * 2002-11-12 2005-11-21 Siliconware Precision Industries Co Ltd Semiconductor device with under bump metallurgy and method for fabricating the same
US7275216B2 (en) * 2003-03-24 2007-09-25 Microsoft Corporation System and method for designing electronic forms and hierarchical schemas
DE10318078B4 (de) * 2003-04-17 2007-03-08 Infineon Technologies Ag Verfahren zum Schutz einer Umverdrahtung auf Wafern/Chips
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
JP4008388B2 (ja) * 2003-06-30 2007-11-14 シャープ株式会社 半導体キャリア用フィルムおよびそれを用いた半導体装置、液晶モジュール
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
JP4094574B2 (ja) * 2004-03-08 2008-06-04 シャープ株式会社 半導体装置及びその製造方法
JP4389626B2 (ja) * 2004-03-29 2009-12-24 ソニー株式会社 固体撮像素子の製造方法
TWI232571B (en) * 2004-04-09 2005-05-11 Advanced Semiconductor Eng Wafer structure and method for forming a redistribution layer therein
TWI239594B (en) * 2004-10-06 2005-09-11 Advanced Semiconductor Eng Redistribution layer structure of a wafer and the fabrication method thereof
JP4683897B2 (ja) * 2004-10-14 2011-05-18 Ｏｋｉセミコンダクタ株式会社 加速度センサチップパッケージ及びその製造方法
JP2006120677A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 配線基板の接続端子構造
US7339275B2 (en) * 2004-11-22 2008-03-04 Freescale Semiconductor, Inc. Multi-chips semiconductor device assemblies and methods for fabricating the same
CN100468674C (zh) * 2004-11-25 2009-03-11 日本电气株式会社 半导体器件及其制造方法、线路板及其制造方法、半导体封装件和电子装置
JP4843229B2 (ja) * 2005-02-23 2011-12-21 株式会社東芝 半導体装置の製造方法
JP4055015B2 (ja) 2005-04-04 2008-03-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2006303379A (ja) 2005-04-25 2006-11-02 Seiko Epson Corp 半導体装置の製造方法
US7446422B1 (en) * 2005-04-26 2008-11-04 Amkor Technology, Inc. Wafer level chip scale package and manufacturing method for the same
JP5107236B2 (ja) 2005-05-10 2012-12-26 ダウ・コーニング・コーポレイション 電子デバイスにおけるエレクトロマイグレーションを最小限に抑えるための方法
TWI258176B (en) * 2005-05-12 2006-07-11 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
US7960269B2 (en) * 2005-07-22 2011-06-14 Megica Corporation Method for forming a double embossing structure
JP5138181B2 (ja) * 2005-08-01 2013-02-06 三星電子株式会社 フェライト遮蔽構造を備えた半導体パッケージ
KR100647483B1 (ko) * 2005-08-19 2006-11-23 삼성전자주식회사 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를이용한 웨이퍼 레벨 패키지 및 이의 제조 방법
US7517785B2 (en) * 2005-10-21 2009-04-14 General Electric Company Electronic interconnects and methods of making same
TWI261888B (en) * 2005-11-08 2006-09-11 Advanced Semiconductor Eng Wafer structure with solder bump and method for producing the same
KR100713928B1 (ko) * 2006-02-08 2007-05-07 주식회사 하이닉스반도체 반도체 칩 패키지
JP2007227497A (ja) * 2006-02-22 2007-09-06 Seiko Instruments Inc 半導体装置の製造方法
KR100794658B1 (ko) * 2006-07-07 2008-01-14 삼성전자주식회사 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지
US20080079150A1 (en) * 2006-09-28 2008-04-03 Juergen Simon Die arrangement and method for producing a die arrangement
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
KR100818112B1 (ko) 2007-03-30 2008-03-31 주식회사 하이닉스반도체 재배선 및 그의 제조방법 및 이를 이용한 웨이퍼 레벨패키지 및 그의 제조방법
US7834449B2 (en) * 2007-04-30 2010-11-16 Broadcom Corporation Highly reliable low cost structure for wafer-level ball grid array packaging
KR100916695B1 (ko) * 2007-10-12 2009-09-11 네패스 피티이 리미티드 반도체 패키지 및 그 제조 방법
KR20090042574A (ko) * 2007-10-26 2009-04-30 삼성전자주식회사 반도체 모듈 및 이를 구비하는 전자 장치
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
JP2010040599A (ja) * 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 半導体モジュールおよび半導体装置
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8643164B2 (en) * 2009-06-11 2014-02-04 Broadcom Corporation Package-on-package technology for fan-out wafer-level packaging
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US9916763B2 (en) 2010-06-30 2018-03-13 Primal Space Systems, Inc. Visibility event navigation method and system
US9620469B2 (en) 2013-11-18 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming post-passivation interconnect structure
KR101148601B1 (ko) * 2010-07-05 2012-05-25 삼성전기주식회사 아이씨 모듈 및 이의 제조 방법과 아이씨 모듈을 이용한 임베디드 인쇄회로기판 및 이의 제조 방법
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
JP2012054359A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2012074406A (ja) * 2010-09-03 2012-04-12 Toshiba Corp 半導体装置および半導体装置の製造方法
US8298929B2 (en) 2010-12-03 2012-10-30 International Business Machines Corporation Offset solder vias, methods of manufacturing and design structures
US9905520B2 (en) * 2011-06-16 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Solder ball protection structure with thick polymer layer
US20140145345A1 (en) * 2012-11-27 2014-05-29 Infineon Technologies Ag Method of forming a semiconductor structure, and a semiconductor structure
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US9171782B2 (en) * 2013-08-06 2015-10-27 Qualcomm Incorporated Stacked redistribution layers on die
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US10651365B2 (en) * 2017-03-16 2020-05-12 Vanguard International Semiconductor Corporation Electrical contact structure and methods for forming the same
US10696610B2 (en) 2017-12-11 2020-06-30 Valvoline Licensing And Intellectual Property Llc Scalable synthesis of hydrogenated alpha styrene dimer
KR102028715B1 (ko) 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
US10903151B2 (en) * 2018-05-23 2021-01-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10522488B1 (en) * 2018-10-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning polymer layer to reduce stress
CA3130106C (en) 2019-03-13 2023-05-02 Valvoline Licensing And Intellectual Property Llc Novel traction fluid with improved low temperature properties
WO2023272645A1 (zh) * 2021-06-30 2023-01-05 深南电路股份有限公司 封装芯片及其制作方法、再布线封装芯片及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851425B2 (ja) 1975-08-22 1983-11-16 株式会社日立製作所 ハンドウタイソウチ
US4268849A (en) 1978-11-03 1981-05-19 National Semiconductor Corporation Raised bonding pad
US4742014A (en) 1985-05-10 1988-05-03 Texas Instruments Incorporated Method of making metal contacts and interconnections for VLSI devices with copper as a primary conductor
JPH0615618A (ja) 1992-07-01 1994-01-25 Yuichi Kamakura 板材のジョイント構造
JP2942424B2 (ja) 1992-10-30 1999-08-30 京セラ株式会社 半導体素子収納用パッケージ
US5391517A (en) 1993-09-13 1995-02-21 Motorola Inc. Process for forming copper interconnect structure
US5466972A (en) 1994-05-09 1995-11-14 At&T Corp. Metallization for polymer-dielectric multichip modules including a Ti/Pd alloy layer
US6132851A (en) 1994-06-28 2000-10-17 Ga-Tek Inc. Adhesive compositions and copper foils and copper clad laminates using same
JP3352352B2 (ja) * 1997-03-31 2002-12-03 新光電気工業株式会社 めっき装置、めっき方法およびバンプの形成方法
JPH10308565A (ja) 1997-05-02 1998-11-17 Shinko Electric Ind Co Ltd 配線基板
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JP3654485B2 (ja) 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
JPH11234082A (ja) 1998-02-13 1999-08-27 Toko Inc 表面弾性波装置
KR100269540B1 (ko) 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6197613B1 (en) 1999-03-23 2001-03-06 Industrial Technology Research Institute Wafer level packaging method and devices formed
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009158B1 (ko) 2008-07-03 2011-01-18 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US10199551B2 (en) 2016-12-08 2019-02-05 Samsung Electronics Co., Ltd. Semiconductor light-emitting device

Also Published As

Publication number Publication date
JP2001144223A (ja) 2001-05-25
JP4068293B2 (ja) 2008-03-26
US20020020855A1 (en) 2002-02-21
US6492198B2 (en) 2002-12-10
KR20010029097A (ko) 2001-04-06

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